JP2003197747A - 汎用ロジックモジュール及びこれを用いたａｓｉｃ - Google Patents
汎用ロジックモジュール及びこれを用いたａｓｉｃInfo
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Abstract
(57)【要約】
【課題】論理回路として使用されない汎用ロジックセル
におけるオフリーク電流の発生を防止できる汎用ロジッ
クモジュール及びこれを用いたＡＳＩＣを提供する。 【解決手段】汎用ロジックモジュールは、第１配線層で
一部が接続されることにより形成された汎用ロジックセ
ルがアレイ状に配置された下地の上に、前記汎用ロジッ
クセルを接続するための第２配線層を形成することによ
り論理回路が形成される汎用ロジックモジュールであっ
て、前記汎用ロジックセルは、電源電位（ＶＤＤ）及び
グランド電位（ＧＮＤ）の少なくとも１つに未接続のト
ランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を含むように構成さ
れている。
におけるオフリーク電流の発生を防止できる汎用ロジッ
クモジュール及びこれを用いたＡＳＩＣを提供する。 【解決手段】汎用ロジックモジュールは、第１配線層で
一部が接続されることにより形成された汎用ロジックセ
ルがアレイ状に配置された下地の上に、前記汎用ロジッ
クセルを接続するための第２配線層を形成することによ
り論理回路が形成される汎用ロジックモジュールであっ
て、前記汎用ロジックセルは、電源電位（ＶＤＤ）及び
グランド電位（ＧＮＤ）の少なくとも１つに未接続のト
ランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を含むように構成さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は汎用ロジックモジュ
ール及びこれを用いたＡＳＩＣに関し、特にオフリーク
電流の発生を防止しつつオンチップキャパシタを構成す
る技術に関する。
ール及びこれを用いたＡＳＩＣに関し、特にオフリーク
電流の発生を防止しつつオンチップキャパシタを構成す
る技術に関する。
【０００２】
【従来の技術】従来、一般的なフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）、マスクプログラマブルな
機能ブロックベースのゲートアレイといった汎用ロジッ
クモジュールが知られている。
ルゲートアレイ（ＦＰＧＡ）、マスクプログラマブルな
機能ブロックベースのゲートアレイといった汎用ロジッ
クモジュールが知られている。
【０００３】この汎用ロジックモジュールは、半導体基
板上に形成されたＭＯＳトランジスタをｍ層（ｍは１以
上の整数）の配線層で電気的に接続することにより汎用
ロジックセルと呼ばれる基本回路をアレイ状に形成し、
これを下地として、上記汎用ロジックセルをｎ層（ｎは
１以上の整数）の配線層で電気的に接続することによ
り、所望の論理回路が組み込まれたＡＳＩＣ（Applicat
ion Specific Integrated Circuit）を構成できるよう
にした半導体装置である。なお、基本回路は、一般に、
例えばインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、マ
ルチプレクサといった小規模な機能を有する論理回路か
ら構成される。
板上に形成されたＭＯＳトランジスタをｍ層（ｍは１以
上の整数）の配線層で電気的に接続することにより汎用
ロジックセルと呼ばれる基本回路をアレイ状に形成し、
これを下地として、上記汎用ロジックセルをｎ層（ｎは
１以上の整数）の配線層で電気的に接続することによ
り、所望の論理回路が組み込まれたＡＳＩＣ（Applicat
ion Specific Integrated Circuit）を構成できるよう
にした半導体装置である。なお、基本回路は、一般に、
例えばインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、マ
ルチプレクサといった小規模な機能を有する論理回路か
ら構成される。
【０００４】この汎用ロジックモジュールを用いれば、
所望の論理回路を実現するように上記ｎ層の配線パター
ンを設計し、その配線パターンが焼き付けられたリソグ
ラフィーマスクを用いて、第ｍ層まで配線された下地と
しての半導体基板上に配線層を形成する半導体製造工程
により、所望の論理回路が形成された半導体チップが得
られる。
所望の論理回路を実現するように上記ｎ層の配線パター
ンを設計し、その配線パターンが焼き付けられたリソグ
ラフィーマスクを用いて、第ｍ層まで配線された下地と
しての半導体基板上に配線層を形成する半導体製造工程
により、所望の論理回路が形成された半導体チップが得
られる。
【０００５】この汎用ロジックモジュールは以下のよう
に利用される。例えば、半導体メーカは、第ｍ層まで形
成された半導体基板の情報をユーザに公開する。ユーザ
は、公開された情報に基づいて所望の論理回路を設計
し、その論理回路を実現するための半導体チップの製作
を半導体メーカに依頼する。半導体メーカはユーザから
受け取った論理回路に基づいてｎ層の配線パターンを自
動設計し、上述したように半導体チップを製作する。
に利用される。例えば、半導体メーカは、第ｍ層まで形
成された半導体基板の情報をユーザに公開する。ユーザ
は、公開された情報に基づいて所望の論理回路を設計
し、その論理回路を実現するための半導体チップの製作
を半導体メーカに依頼する。半導体メーカはユーザから
受け取った論理回路に基づいてｎ層の配線パターンを自
動設計し、上述したように半導体チップを製作する。
【０００６】一般的なゲートアレイでは配線層が形成さ
れていない下地が用意され、全ての配線層がユーザの要
求に応じて形成される。このような構成を有するゲート
アレイに比べると、汎用ロジックモジュールは、ユーザ
による論理回路の設計から半導体チップの完成までの工
期が短くなるという長所がある。
れていない下地が用意され、全ての配線層がユーザの要
求に応じて形成される。このような構成を有するゲート
アレイに比べると、汎用ロジックモジュールは、ユーザ
による論理回路の設計から半導体チップの完成までの工
期が短くなるという長所がある。
【０００７】なお、上記のような汎用ロジックモジュー
ルとして、例えば特開平７−１０６９４９号（米国特許
第５０５５７１８号）は、３個の２入力マルチプレクサ
を組み合わせた４入力のマルチプレクサ（ＭＵＸ）から
構成された「汎用組み合わせ論理モジュール」を開示し
ている。また、他の汎用ロジックモジュールとして、米
国特許第５６８４４１２号は、「CELL FORMING PART OF
A CUSTOMIZABLE ARRAY」を開示している。また、特開
昭６１−６１４３７号は、論理機能には使われない未使
用領域をＶＤＤ及びＧＮＤ間のデカップリングコンデン
サとして利用するマスタースライス型集積回路を開示し
ている。更に、特開平２−２４１０６１号は、電源電位
と設置電位間にノイズ吸収用のデカップリングコンデン
サを備えたＣＭＯＳゲートアレイを開示している。
ルとして、例えば特開平７−１０６９４９号（米国特許
第５０５５７１８号）は、３個の２入力マルチプレクサ
を組み合わせた４入力のマルチプレクサ（ＭＵＸ）から
構成された「汎用組み合わせ論理モジュール」を開示し
ている。また、他の汎用ロジックモジュールとして、米
国特許第５６８４４１２号は、「CELL FORMING PART OF
A CUSTOMIZABLE ARRAY」を開示している。また、特開
昭６１−６１４３７号は、論理機能には使われない未使
用領域をＶＤＤ及びＧＮＤ間のデカップリングコンデン
サとして利用するマスタースライス型集積回路を開示し
ている。更に、特開平２−２４１０６１号は、電源電位
と設置電位間にノイズ吸収用のデカップリングコンデン
サを備えたＣＭＯＳゲートアレイを開示している。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の汎用ロジックモジュールでは、汎用ロジックセルに
含まれるＭＯＳトランジスタには、既に電源（ＶＤＤ）
配線及びグランド（ＧＮＤ）配線にそれぞれ接続済みの
ものが存在する。このようなＭＯＳトランジスタでは、
ソース−ドレイン間にオフリーク電流が発生する。従っ
て、論理回路として使用されない未接続の汎用ロジック
セルに含まれるＭＯＳトランジスタであってもオフリー
ク電流が発生する。
来の汎用ロジックモジュールでは、汎用ロジックセルに
含まれるＭＯＳトランジスタには、既に電源（ＶＤＤ）
配線及びグランド（ＧＮＤ）配線にそれぞれ接続済みの
ものが存在する。このようなＭＯＳトランジスタでは、
ソース−ドレイン間にオフリーク電流が発生する。従っ
て、論理回路として使用されない未接続の汎用ロジック
セルに含まれるＭＯＳトランジスタであってもオフリー
ク電流が発生する。
【０００９】図３は、ＭＯＳトランジスタのゲート長Ｌ
ｅｆｆ、電源電圧Ｖｃｃ及びオフリーク電流Ｉｏｆｆの
関係を示す。この図３に示されるように、オフリーク電
流は、ゲート長が短くなり、電源電圧小さくなるに連れ
て大きくなる。従って、近年のＭＯＳトランジスタの微
細化が進むに連れてオフリーク電流による消費電力が無
視できなくなってきている。
ｅｆｆ、電源電圧Ｖｃｃ及びオフリーク電流Ｉｏｆｆの
関係を示す。この図３に示されるように、オフリーク電
流は、ゲート長が短くなり、電源電圧小さくなるに連れ
て大きくなる。従って、近年のＭＯＳトランジスタの微
細化が進むに連れてオフリーク電流による消費電力が無
視できなくなってきている。
【００１０】多数の汎用ロジックセルが集積された汎用
ロジックモジュールを用いて論理回路を構成する場合、
実際に使用される汎用ロジックセルの割合は５０％程度
と言われている。従って、汎用ロジックモジュールを用
いて構成された論理回路では、未使用の汎用ロジックセ
ルによって多大な電力が消費されており、改善が望まれ
ている。
ロジックモジュールを用いて論理回路を構成する場合、
実際に使用される汎用ロジックセルの割合は５０％程度
と言われている。従って、汎用ロジックモジュールを用
いて構成された論理回路では、未使用の汎用ロジックセ
ルによって多大な電力が消費されており、改善が望まれ
ている。
【００１１】一方、近年は、ＡＳＩＣの動作周波数の向
上も著しい。その結果、ＭＯＳトランジスタのスイッチ
ング動作に起因して汎用ロジックモジュール内部の電源
ラインにノイズが発生し、誤動作するという事態も発生
している。
上も著しい。その結果、ＭＯＳトランジスタのスイッチ
ング動作に起因して汎用ロジックモジュール内部の電源
ラインにノイズが発生し、誤動作するという事態も発生
している。
【００１２】本発明は、上述した問題を解消するために
なされたものであり、その目的は、論理回路として使用
されない汎用ロジックセルにおけるオフリーク電流の発
生を防止できる汎用ロジックモジュール及びこれを用い
たＡＳＩＣを提供することにある。
なされたものであり、その目的は、論理回路として使用
されない汎用ロジックセルにおけるオフリーク電流の発
生を防止できる汎用ロジックモジュール及びこれを用い
たＡＳＩＣを提供することにある。
【００１３】
【課題を解決するための手段】以下に、［発明の実施の
形態］で使用する番号・符号を用いて、課題を解決する
ための手段を説明する。これらの番号・符号は、［特許
請求の範囲］の記載と［発明の実施の形態］の記載との
対応関係を明らかにするために付加されたものである
が、［特許請求の範囲］に記載されている発明の技術的
範囲の解釈に用いてはならない。
形態］で使用する番号・符号を用いて、課題を解決する
ための手段を説明する。これらの番号・符号は、［特許
請求の範囲］の記載と［発明の実施の形態］の記載との
対応関係を明らかにするために付加されたものである
が、［特許請求の範囲］に記載されている発明の技術的
範囲の解釈に用いてはならない。
【００１４】本発明の第１の態様に係る汎用ロジックモ
ジュールは、上記目的を達成するために、第１配線層で
一部が接続されることにより形成された汎用ロジックセ
ルがアレイ状に配置された下地の上に、前記汎用ロジッ
クセルを接続するための第２配線層を形成することによ
り論理回路が形成される汎用ロジックモジュールであっ
て、前記汎用ロジックセルは、電源電位（ＶＤＤ）及び
グランド電位（ＧＮＤ）の少なくとも１つに未接続のト
ランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を含むように構成さ
れている。
ジュールは、上記目的を達成するために、第１配線層で
一部が接続されることにより形成された汎用ロジックセ
ルがアレイ状に配置された下地の上に、前記汎用ロジッ
クセルを接続するための第２配線層を形成することによ
り論理回路が形成される汎用ロジックモジュールであっ
て、前記汎用ロジックセルは、電源電位（ＶＤＤ）及び
グランド電位（ＧＮＤ）の少なくとも１つに未接続のト
ランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を含むように構成さ
れている。
【００１５】この第１の態様に係る汎用ロジックモジュ
ールによれば、汎用ロジックモジュールに含まれる汎用
ロジックセルを構成するトランジスタ（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）は、第１配線層において電源電位（ＶＤＤ）及
びグランド電位（ＧＮＤ）の少なくとも１つに未接続に
されており、この汎用ロジックセルが例えば論理回路を
構成するために使用される場合は、上記トランジスタ
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）は第２配線層において電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）が配線に接続さ
れる。一方、この汎用ロジックセルが論理回路を構成す
るために使用されない場合は、上記トランジスタ（Ａ，
Ｂ，Ｃ，Ｄ，Ｅ）は、第２配線層においても電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）の少なくとも１
つに未接続のままである。従って、汎用ロジックセルが
論理回路を構成するために使用されない場合は、消費電
力を削減できる。
ールによれば、汎用ロジックモジュールに含まれる汎用
ロジックセルを構成するトランジスタ（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）は、第１配線層において電源電位（ＶＤＤ）及
びグランド電位（ＧＮＤ）の少なくとも１つに未接続に
されており、この汎用ロジックセルが例えば論理回路を
構成するために使用される場合は、上記トランジスタ
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）は第２配線層において電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）が配線に接続さ
れる。一方、この汎用ロジックセルが論理回路を構成す
るために使用されない場合は、上記トランジスタ（Ａ，
Ｂ，Ｃ，Ｄ，Ｅ）は、第２配線層においても電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）の少なくとも１
つに未接続のままである。従って、汎用ロジックセルが
論理回路を構成するために使用されない場合は、消費電
力を削減できる。
【００１６】また、本発明の第２の態様に係るＡＳＩＣ
は、上記と同様の目的で、第１配線層で一部が接続され
ることにより形成された汎用ロジックセルがアレイ状に
配置された下地の上に、前記汎用ロジックセルを接続す
るための第２配線層を形成することにより論理回路が形
成される汎用ロジックモジュールによって形成されたＡ
ＳＩＣであって、前記論理回路の形成に使用されない汎
用ロジックセルは、電源電位（ＶＤＤ）及びグランド電
位（ＧＮＤ）の少なくとも１つに未接続のトランジスタ
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を含むように構成されている。
は、上記と同様の目的で、第１配線層で一部が接続され
ることにより形成された汎用ロジックセルがアレイ状に
配置された下地の上に、前記汎用ロジックセルを接続す
るための第２配線層を形成することにより論理回路が形
成される汎用ロジックモジュールによって形成されたＡ
ＳＩＣであって、前記論理回路の形成に使用されない汎
用ロジックセルは、電源電位（ＶＤＤ）及びグランド電
位（ＧＮＤ）の少なくとも１つに未接続のトランジスタ
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を含むように構成されている。
【００１７】この第２の態様に係るＡＳＩＣでは、前記
論理回路の形成に使用されない汎用ロジックセルに含ま
れるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の少なくとも
１つの端子（Ｔ１、Ｔ４、Ｔ７）が前記第２配線層で電
源電位（ＶＤＤ）又はグランド電位（ＧＮＤ）に接続さ
れることによりオンチップキャパシタ（ＣＡＰ）が形成
されるように構成できる。この構成によれば、トランジ
スタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）のスイッチング動作に起因
して汎用ロジックモジュール内部の電源ラインにノイズ
が発生し、誤動作するという事態を回避できる。
論理回路の形成に使用されない汎用ロジックセルに含ま
れるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の少なくとも
１つの端子（Ｔ１、Ｔ４、Ｔ７）が前記第２配線層で電
源電位（ＶＤＤ）又はグランド電位（ＧＮＤ）に接続さ
れることによりオンチップキャパシタ（ＣＡＰ）が形成
されるように構成できる。この構成によれば、トランジ
スタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）のスイッチング動作に起因
して汎用ロジックモジュール内部の電源ラインにノイズ
が発生し、誤動作するという事態を回避できる。
【００１８】また、本発明の第３の態様に係るＡＳＩＣ
の製造方法は、上記と同様の目的で、第１配線層で一部
を接続することにより汎用ロジックセルがアレイ状に配
置された下地を形成し、該形成された下地の上に前記汎
用ロジックセルを接続する第２配線層を形成することに
より論理回路を形成することによってＡＳＩＣを製造す
るＡＳＩＣ製造方法であって、前記下地を形成するステ
ップでは、前記汎用ロジックセルの各々に含まれるトラ
ンジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）が電源電位（ＶＤＤ）
位及びグランド電位（ＧＮＤ）の少なくとも１つに未接
続である下地を形成し、前記論理回路を形成するステッ
プでは、前記論理回路の形成に使用される汎用ロジック
セルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）を電源電位（ＶＤＤ）及びグランド電位（ＧＮＤ）
に接続し、前記論理回路の形成に使用されない汎用ロジ
ックセルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）を電源電位（ＶＤＤ）及びグランド電位（ＧＮ
Ｄ）の少なくとも１つに未接続のままにして前記論理回
路を形成するように構成されている。
の製造方法は、上記と同様の目的で、第１配線層で一部
を接続することにより汎用ロジックセルがアレイ状に配
置された下地を形成し、該形成された下地の上に前記汎
用ロジックセルを接続する第２配線層を形成することに
より論理回路を形成することによってＡＳＩＣを製造す
るＡＳＩＣ製造方法であって、前記下地を形成するステ
ップでは、前記汎用ロジックセルの各々に含まれるトラ
ンジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）が電源電位（ＶＤＤ）
位及びグランド電位（ＧＮＤ）の少なくとも１つに未接
続である下地を形成し、前記論理回路を形成するステッ
プでは、前記論理回路の形成に使用される汎用ロジック
セルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）を電源電位（ＶＤＤ）及びグランド電位（ＧＮＤ）
に接続し、前記論理回路の形成に使用されない汎用ロジ
ックセルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）を電源電位（ＶＤＤ）及びグランド電位（ＧＮ
Ｄ）の少なくとも１つに未接続のままにして前記論理回
路を形成するように構成されている。
【００１９】この第３の態様に係るＡＳＩＣの製造方法
において、前記論理回路を形成するステップでは、更
に、前記論理回路の形成に使用されない汎用ロジックセ
ルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）の少なくとも１つの端子（Ｔ１，Ｔ４，Ｔ７）を前
記第２配線層で電源電位（ＶＤＤ）又はグランド電位
（ＧＮＤ）に接続することによりオンチップキャパシタ
（ＣＡＰ）を形成するように構成できる。
において、前記論理回路を形成するステップでは、更
に、前記論理回路の形成に使用されない汎用ロジックセ
ルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）の少なくとも１つの端子（Ｔ１，Ｔ４，Ｔ７）を前
記第２配線層で電源電位（ＶＤＤ）又はグランド電位
（ＧＮＤ）に接続することによりオンチップキャパシタ
（ＣＡＰ）を形成するように構成できる。
【００２０】また、本発明の第４の態様に係るＡＳＩＣ
の設計方法は、上記と同様の目的で、第１配線層で一部
が接続されることにより形成された汎用ロジックセルが
アレイ状に配置された下地の上に、前記汎用ロジックセ
ルを接続するための第２配線層を形成することにより論
理回路が形成される汎用ロジックモジュールによって形
成されるＡＳＩＣの設計方法であって、前記第１配線層
のマスクを、前記汎用ロジックセルの各々に含まれるト
ランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電位（ＶＤ
Ｄ）及びグランド電位（ＧＮＤ）の少なくとも１つに未
接続にするように設計し、前記第２配線層のマスクを、
前記論理回路の形成に使用される汎用ロジックセルを構
成するトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）に接続し、前記
論理回路の形成に使用されない汎用ロジックセルを構成
するトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）の少なくとも１
つに未接続のままにするように設計する、ように構成さ
れている。
の設計方法は、上記と同様の目的で、第１配線層で一部
が接続されることにより形成された汎用ロジックセルが
アレイ状に配置された下地の上に、前記汎用ロジックセ
ルを接続するための第２配線層を形成することにより論
理回路が形成される汎用ロジックモジュールによって形
成されるＡＳＩＣの設計方法であって、前記第１配線層
のマスクを、前記汎用ロジックセルの各々に含まれるト
ランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電位（ＶＤ
Ｄ）及びグランド電位（ＧＮＤ）の少なくとも１つに未
接続にするように設計し、前記第２配線層のマスクを、
前記論理回路の形成に使用される汎用ロジックセルを構
成するトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）に接続し、前記
論理回路の形成に使用されない汎用ロジックセルを構成
するトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電位
（ＶＤＤ）及びグランド電位（ＧＮＤ）の少なくとも１
つに未接続のままにするように設計する、ように構成さ
れている。
【００２１】この第４の態様に係るＡＳＩＣの設計方法
において、前記第２配線層のマスクを設計するステップ
では、更に、前記論理回路の形成に使用されない汎用ロ
ジックセルの各々に含まれるトランジスタ（Ａ，Ｂ，
Ｃ，Ｄ，Ｅ）の少なくとも１つの端子（Ｔ１，Ｔ４，Ｔ
７）を電源電位（ＶＤＤ）又はグランド電位（ＧＮＤ）
に接続してオンチップキャパシタ（ＣＡＰ）を形成する
ようなマスクを設計するように構成できる。
において、前記第２配線層のマスクを設計するステップ
では、更に、前記論理回路の形成に使用されない汎用ロ
ジックセルの各々に含まれるトランジスタ（Ａ，Ｂ，
Ｃ，Ｄ，Ｅ）の少なくとも１つの端子（Ｔ１，Ｔ４，Ｔ
７）を電源電位（ＶＤＤ）又はグランド電位（ＧＮＤ）
に接続してオンチップキャパシタ（ＣＡＰ）を形成する
ようなマスクを設計するように構成できる。
【００２２】更に、本発明の第５の態様に係るＡＳＩＣ
の提供方法は、上記と同様の目的で、第１配線層で一部
を接続することにより汎用ロジックセルがアレイ状に配
置された下地であって、前記汎用ロジックセルの各々に
含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電
位（ＶＤＤ）及びグランド電位（ＧＮＤ）の少なくとも
１つに未接続にした下地の情報をユーザに提供し、該提
供された情報に基づいてユーザから製作が要求された論
理回路を、前記下地の上に形成される第２配線層で前記
汎用ロジックセルを接続することにより形成し、ここ
で、前記論理回路の形成に使用される汎用ロジックセル
の各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）
を電源電位（ＶＤＤ）及びグランド電位（ＧＮＤ）に接
続し、前記論理回路の形成に使用されない汎用ロジック
セルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）を電源電位（ＶＤＤ）及びグランド電位（ＧＮＤ）
の少なくとも１つに未接続のままにして前記論理回路を
形成して前記ユーザに提供するように構成されている。
の提供方法は、上記と同様の目的で、第１配線層で一部
を接続することにより汎用ロジックセルがアレイ状に配
置された下地であって、前記汎用ロジックセルの各々に
含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を電源電
位（ＶＤＤ）及びグランド電位（ＧＮＤ）の少なくとも
１つに未接続にした下地の情報をユーザに提供し、該提
供された情報に基づいてユーザから製作が要求された論
理回路を、前記下地の上に形成される第２配線層で前記
汎用ロジックセルを接続することにより形成し、ここ
で、前記論理回路の形成に使用される汎用ロジックセル
の各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）
を電源電位（ＶＤＤ）及びグランド電位（ＧＮＤ）に接
続し、前記論理回路の形成に使用されない汎用ロジック
セルの各々に含まれるトランジスタ（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）を電源電位（ＶＤＤ）及びグランド電位（ＧＮＤ）
の少なくとも１つに未接続のままにして前記論理回路を
形成して前記ユーザに提供するように構成されている。
【００２３】この第５の態様に係るＡＳＩＣの提供方法
において、前記ユーザからのオンチップキャパシタ（Ｃ
ＡＰ）の要求に応答して、前記論理回路を形成するステ
ップでは、更に、前記論理回路の形成に使用されない汎
用ロジックセルに含まれるトランジスタ（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）の少なくとも１つの端子（Ｔ１，Ｔ４，Ｔ７）
を前記第２配線層で電源電位（ＶＤＤ）又はグランド電
位（ＧＮＤ）に接続することによりオンチップキャパシ
タ（ＣＡＰ）を形成するマスクを設計するように構成で
きる。
において、前記ユーザからのオンチップキャパシタ（Ｃ
ＡＰ）の要求に応答して、前記論理回路を形成するステ
ップでは、更に、前記論理回路の形成に使用されない汎
用ロジックセルに含まれるトランジスタ（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）の少なくとも１つの端子（Ｔ１，Ｔ４，Ｔ７）
を前記第２配線層で電源電位（ＶＤＤ）又はグランド電
位（ＧＮＤ）に接続することによりオンチップキャパシ
タ（ＣＡＰ）を形成するマスクを設計するように構成で
きる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【００２５】本発明の実施の形態１に係る汎用ロジック
モジュールは、半導体基板上に形成されたＭＯＳトラン
ジスタを例えば３層から成る第１配線層で電気的に接続
することにより汎用ロジックセルと呼ばれる基本回路を
アレイ状に形成し、これを下地として、上記汎用ロジッ
クセルを例えば２層から成る第２配線層で電気的に接続
することにより、所望の論理回路を構成するために使用
される。このような論理回路が組み込まれた汎用ロジッ
クモジュールを用いて形成されたＩＣ（集積回路）を本
明細書では「ＡＳＩＣ」と呼ぶ。なお、本発明の実施の
形態１及び２では、汎用ロジックセルは、反転タイプの
２入力マルチプレクサから構成されているが、これに限
定されず、他の種々の論理回路を汎用ロジックセルとし
て用いることができる。
モジュールは、半導体基板上に形成されたＭＯＳトラン
ジスタを例えば３層から成る第１配線層で電気的に接続
することにより汎用ロジックセルと呼ばれる基本回路を
アレイ状に形成し、これを下地として、上記汎用ロジッ
クセルを例えば２層から成る第２配線層で電気的に接続
することにより、所望の論理回路を構成するために使用
される。このような論理回路が組み込まれた汎用ロジッ
クモジュールを用いて形成されたＩＣ（集積回路）を本
明細書では「ＡＳＩＣ」と呼ぶ。なお、本発明の実施の
形態１及び２では、汎用ロジックセルは、反転タイプの
２入力マルチプレクサから構成されているが、これに限
定されず、他の種々の論理回路を汎用ロジックセルとし
て用いることができる。
【００２６】（実施の形態１）図１は、本発明の実施の
形態１に係る汎用ロジックモジュールを形成する汎用ロ
ジックセルの構成を示す回路図である。この汎用ロジッ
クセルは、第１配線層で接続されることにより構成され
た基本セルＡ、Ｂ、Ｃ、Ｄ及びＥを備えている。
形態１に係る汎用ロジックモジュールを形成する汎用ロ
ジックセルの構成を示す回路図である。この汎用ロジッ
クセルは、第１配線層で接続されることにより構成され
た基本セルＡ、Ｂ、Ｃ、Ｄ及びＥを備えている。
【００２７】基本セルＡ、Ｂ及びＣの各々は、Ｐチャン
ネルＭＯＳとＮチャンネルＭＯＳとがシリーズに接続さ
れることにより構成されている。基本セルＡ、Ｂ及びＣ
の各々に含まれるＰチャンネルＭＯＳ及びＮチャンネル
ＭＯＳは、本発明のトランジスタに対応する。
ネルＭＯＳとＮチャンネルＭＯＳとがシリーズに接続さ
れることにより構成されている。基本セルＡ、Ｂ及びＣ
の各々に含まれるＰチャンネルＭＯＳ及びＮチャンネル
ＭＯＳは、本発明のトランジスタに対応する。
【００２８】基本セルＡでは、ＰチャンネルＭＯＳのソ
ースから第２配線層に引き出された端子Ｔ２は未接続
（図１上では「Ｎ．Ｃ．」と記載している。以下、同
様）であり、ＮチャンネルＭＯＳのソースから引き出さ
れた端子Ｔ３は第１配線層又は第２配線層で接地されて
いる。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯ
Ｓの各ゲートから第２配線層に引き出された端子Ｔ１は
未接続である。この基本セルＡは、端子Ｔ２が第２配線
層で電源ＶＤＤに接続されることによりインバータとし
て機能し、入力された信号を反転して出力する。
ースから第２配線層に引き出された端子Ｔ２は未接続
（図１上では「Ｎ．Ｃ．」と記載している。以下、同
様）であり、ＮチャンネルＭＯＳのソースから引き出さ
れた端子Ｔ３は第１配線層又は第２配線層で接地されて
いる。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯ
Ｓの各ゲートから第２配線層に引き出された端子Ｔ１は
未接続である。この基本セルＡは、端子Ｔ２が第２配線
層で電源ＶＤＤに接続されることによりインバータとし
て機能し、入力された信号を反転して出力する。
【００２９】同様に、基本セルＢでは、ＰチャンネルＭ
ＯＳのソースから第２配線層に引き出された端子Ｔ５は
未接続であり、ＮチャンネルＭＯＳのソースから引き出
された端子Ｔ６は第１配線層又は第２配線層で接地され
ている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭ
ＯＳの各ゲートから第２配線層に引き出された端子Ｔ４
は未接続である。この基本セルＢは、端子Ｔ５が第２配
線層で電源ＶＤＤに接続されることにより、インバータ
として機能し、入力された信号を反転して出力する。
ＯＳのソースから第２配線層に引き出された端子Ｔ５は
未接続であり、ＮチャンネルＭＯＳのソースから引き出
された端子Ｔ６は第１配線層又は第２配線層で接地され
ている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭ
ＯＳの各ゲートから第２配線層に引き出された端子Ｔ４
は未接続である。この基本セルＢは、端子Ｔ５が第２配
線層で電源ＶＤＤに接続されることにより、インバータ
として機能し、入力された信号を反転して出力する。
【００３０】同様に、基本セルＣでは、ＰチャンネルＭ
ＯＳのソースから第２配線層に引き出された端子Ｔ８は
未接続であり、ＮチャンネルＭＯＳのソースから引き出
された端子Ｔ９は第１配線層又は第２配線層で接地され
ている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭ
ＯＳの各ゲートから第２配線層に引き出された端子Ｔ７
は未接続である。この基本セルＣは、端子Ｔ８が第２配
線層で電源ＶＤＤに接続されることにより、インバータ
として機能し、入力された信号を反転して出力する。
ＯＳのソースから第２配線層に引き出された端子Ｔ８は
未接続であり、ＮチャンネルＭＯＳのソースから引き出
された端子Ｔ９は第１配線層又は第２配線層で接地され
ている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭ
ＯＳの各ゲートから第２配線層に引き出された端子Ｔ７
は未接続である。この基本セルＣは、端子Ｔ８が第２配
線層で電源ＶＤＤに接続されることにより、インバータ
として機能し、入力された信号を反転して出力する。
【００３１】トランスファゲートＤ及びＥの各々は、Ｐ
チャンネルＭＯＳとＮチャンネルＭＯＳとがパラレルに
接続された構造、即ちソース同士及びドレイン同士が接
続された構造を有し、ＰチャンネルＭＯＳのゲート及び
ＮチャンネルＭＯＳのゲートに供給される信号に応じ
て、その入力端子に供給される信号を通過させ又はその
入力端子に供給される信号の通過を阻止する。以下で
は、ＰチャンネルＭＯＳのゲートを第１制御入力端子と
呼び、ＮチャンネルＭＯＳのゲートを第２制御入力端子
と呼ぶ。
チャンネルＭＯＳとＮチャンネルＭＯＳとがパラレルに
接続された構造、即ちソース同士及びドレイン同士が接
続された構造を有し、ＰチャンネルＭＯＳのゲート及び
ＮチャンネルＭＯＳのゲートに供給される信号に応じ
て、その入力端子に供給される信号を通過させ又はその
入力端子に供給される信号の通過を阻止する。以下で
は、ＰチャンネルＭＯＳのゲートを第１制御入力端子と
呼び、ＮチャンネルＭＯＳのゲートを第２制御入力端子
と呼ぶ。
【００３２】基本セルＡの出力は、基本セルＥ（トラン
スファゲート）の入力端子に接続されている。この基本
セルＥの出力から第２配線層に引き出された端子Ｔ１０
は未接続である。また、基本セルＢの出力は、基本セル
Ｄ（トランスファゲート）の入力端子に接続されてい
る。この基本セルＤの出力は、上記端子Ｔ１０に接続さ
れている。
スファゲート）の入力端子に接続されている。この基本
セルＥの出力から第２配線層に引き出された端子Ｔ１０
は未接続である。また、基本セルＢの出力は、基本セル
Ｄ（トランスファゲート）の入力端子に接続されてい
る。この基本セルＤの出力は、上記端子Ｔ１０に接続さ
れている。
【００３３】また、上述した端子Ｔ７は、基本セルＤの
第２制御入力端子及び基本セルＥの第１制御入力端子に
接続されている。また、基本セルＣの出力は、基本セル
Ｄの第１制御入力端子及び基本セルＥの第２制御入力端
子に接続されている。
第２制御入力端子及び基本セルＥの第１制御入力端子に
接続されている。また、基本セルＣの出力は、基本セル
Ｄの第１制御入力端子及び基本セルＥの第２制御入力端
子に接続されている。
【００３４】この汎用ロジックセルでは、基本セルＡ、
Ｂ、Ｃ、Ｄ及びＥを構成するＰチャンネルＭＯＳ及びＮ
チャンネルＭＯＳ、並びにこれら基本セルを接続する配
線は第１配線層に形成されて下地を構成している。端子
Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８及びＴ１０は、下
地の上に形成される第２配線層で接続可能になってい
る。この汎用ロジックセルは、端子Ｔ１、Ｔ２、Ｔ４、
Ｔ５、Ｔ７、Ｔ８及びＴ１０を第２配線層で接続又は未
接続にすることにより、種々の機能を発揮するように構
成される。
Ｂ、Ｃ、Ｄ及びＥを構成するＰチャンネルＭＯＳ及びＮ
チャンネルＭＯＳ、並びにこれら基本セルを接続する配
線は第１配線層に形成されて下地を構成している。端子
Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８及びＴ１０は、下
地の上に形成される第２配線層で接続可能になってい
る。この汎用ロジックセルは、端子Ｔ１、Ｔ２、Ｔ４、
Ｔ５、Ｔ７、Ｔ８及びＴ１０を第２配線層で接続又は未
接続にすることにより、種々の機能を発揮するように構
成される。
【００３５】例えば、この汎用ロジックセルの端子Ｔ
２、端子Ｔ５及び端子Ｔ８が電源ＶＤＤに接続されるこ
とにより、第１段目がインバータ、第２段目がトランス
ファゲートで構成される反転出力タイプの２入力マルチ
プレクサが構成される。この場合、端子Ｔ１及び端子Ｔ
４が入力端子、端子Ｔ７が選択信号入力端子、端子Ｔ１
０が出力端子になる。
２、端子Ｔ５及び端子Ｔ８が電源ＶＤＤに接続されるこ
とにより、第１段目がインバータ、第２段目がトランス
ファゲートで構成される反転出力タイプの２入力マルチ
プレクサが構成される。この場合、端子Ｔ１及び端子Ｔ
４が入力端子、端子Ｔ７が選択信号入力端子、端子Ｔ１
０が出力端子になる。
【００３６】このマルチプレクサを用いれば、端子Ｔ
１、Ｔ４、Ｔ７及びＴ１０の接続の仕方により種々の論
理素子を構成できる。この汎用ロジックセルで構成され
る論理素子の幾つかの例は、本願出願人が先に出願した
特願２０００−３１９２６９に記載されているので必要
に応じて参照されたい。
１、Ｔ４、Ｔ７及びＴ１０の接続の仕方により種々の論
理素子を構成できる。この汎用ロジックセルで構成され
る論理素子の幾つかの例は、本願出願人が先に出願した
特願２０００−３１９２６９に記載されているので必要
に応じて参照されたい。
【００３７】また、この汎用ロジックセルの端子Ｔ２、
端子Ｔ５、端子Ｔ８及び端子Ｔ１０を未接続のままに
し、端子Ｔ１、端子Ｔ４及び端子Ｔ７を電源ＶＤＤに接
続することにより、基本セルＡ、Ｂ及びＣの各々のＮチ
ャンネルＭＯＳ、基本セルＤのＮチャンネルＭＯＳは、
電源ＶＤＤとグランドＧＮＤとの間に配置されたデカッ
プリングコンデンサとして機能する。
端子Ｔ５、端子Ｔ８及び端子Ｔ１０を未接続のままに
し、端子Ｔ１、端子Ｔ４及び端子Ｔ７を電源ＶＤＤに接
続することにより、基本セルＡ、Ｂ及びＣの各々のＮチ
ャンネルＭＯＳ、基本セルＤのＮチャンネルＭＯＳは、
電源ＶＤＤとグランドＧＮＤとの間に配置されたデカッ
プリングコンデンサとして機能する。
【００３８】本発明の実施の形態１に係る汎用ロジック
モジュールは、以上のように構成される汎用ロジックセ
ルを複数集積して構成される。この汎用ロジックモジュ
ールを用いれば、第１配線層で一部が接続されることに
より形成された汎用ロジックセルがアレイ状に配置され
た下地の上に、汎用ロジックセルを接続するための第２
配線層を形成することにより所望の機能を有する論理回
路を含むＡＳＩＣを構成できる。この場合、論理回路の
形成に使用されない汎用ロジックセルの基本セルを構成
するＰチャンネルＭＯＳのソースは、電源ＶＤＤに接続
されない。また、論理回路の形成に使用されない汎用ロ
ジックセルの基本セルに含まれるＭＯＳのゲートを第２
配線層で電源ＶＤＤに接続されることによりオンチップ
キャパシタが形成される。
モジュールは、以上のように構成される汎用ロジックセ
ルを複数集積して構成される。この汎用ロジックモジュ
ールを用いれば、第１配線層で一部が接続されることに
より形成された汎用ロジックセルがアレイ状に配置され
た下地の上に、汎用ロジックセルを接続するための第２
配線層を形成することにより所望の機能を有する論理回
路を含むＡＳＩＣを構成できる。この場合、論理回路の
形成に使用されない汎用ロジックセルの基本セルを構成
するＰチャンネルＭＯＳのソースは、電源ＶＤＤに接続
されない。また、論理回路の形成に使用されない汎用ロ
ジックセルの基本セルに含まれるＭＯＳのゲートを第２
配線層で電源ＶＤＤに接続されることによりオンチップ
キャパシタが形成される。
【００３９】この汎用ロジックモジュールを用いたＡＳ
ＩＣを製造する場合は、第１配線層で一部を接続するこ
とにより汎用ロジックセルがアレイ状に配置された下地
を形成し、この形成された下地の上に汎用ロジックセル
を接続する第２配線層を形成することにより論理回路を
形成する。上記下地を形成する場合は、汎用ロジックセ
ルの各々に含まれるＰチャンネルＭＯＳのソースが電源
ＶＤＤに未接続にされる。また、上記論理回路を形成す
る場合は、この論理回路の形成に使用される汎用ロジッ
クセルの各々に含まれるＰチャンネルＭＯＳのソースを
電源ＶＤＤに接続し、論理回路の形成に使用されない汎
用ロジックセルの各々に含まれるＰチャンネルＭＯＳの
ソースは電源ＶＤＤに未接続のままにされる。また、論
理回路を形成する場合は、更に、論理回路の形成に使用
されない汎用ロジックセルの各々に含まれるＭＯＳのゲ
ートを第２配線層で電源ＶＤＤに接続することによりオ
ンチップキャパシタが形成される。
ＩＣを製造する場合は、第１配線層で一部を接続するこ
とにより汎用ロジックセルがアレイ状に配置された下地
を形成し、この形成された下地の上に汎用ロジックセル
を接続する第２配線層を形成することにより論理回路を
形成する。上記下地を形成する場合は、汎用ロジックセ
ルの各々に含まれるＰチャンネルＭＯＳのソースが電源
ＶＤＤに未接続にされる。また、上記論理回路を形成す
る場合は、この論理回路の形成に使用される汎用ロジッ
クセルの各々に含まれるＰチャンネルＭＯＳのソースを
電源ＶＤＤに接続し、論理回路の形成に使用されない汎
用ロジックセルの各々に含まれるＰチャンネルＭＯＳの
ソースは電源ＶＤＤに未接続のままにされる。また、論
理回路を形成する場合は、更に、論理回路の形成に使用
されない汎用ロジックセルの各々に含まれるＭＯＳのゲ
ートを第２配線層で電源ＶＤＤに接続することによりオ
ンチップキャパシタが形成される。
【００４０】また、この汎用ロジックモジュールを用い
たＡＳＩＣを設計する場合は、所望の論理回路を実現す
るように第２配線層の配線パターンを設計し、その配線
パターンが焼き付けられたリソグラフィーマスクを用い
て、３層まで配線された下地としての半導体基板上に第
２配線層を形成する半導体製造工程により、所望の論理
回路が形成された半導体チップが得られる。
たＡＳＩＣを設計する場合は、所望の論理回路を実現す
るように第２配線層の配線パターンを設計し、その配線
パターンが焼き付けられたリソグラフィーマスクを用い
て、３層まで配線された下地としての半導体基板上に第
２配線層を形成する半導体製造工程により、所望の論理
回路が形成された半導体チップが得られる。
【００４１】この汎用ロジックモジュールを用いたＡＳ
ＩＣは、以下の方法でユーザに提供できる。例えば、半
導体メーカは、３層まで形成された半導体基板の情報を
ユーザに公開する。ユーザは、公開された情報に基づい
て所望の論理回路を設計し、その論理回路を実現するた
めの半導体チップの製作を半導体メーカに依頼する。半
導体メーカはユーザから受け取った論理回路に基づいて
２層の配線パターンを自動設計し、上述したように半導
体チップを製作してユーザに提供する。
ＩＣは、以下の方法でユーザに提供できる。例えば、半
導体メーカは、３層まで形成された半導体基板の情報を
ユーザに公開する。ユーザは、公開された情報に基づい
て所望の論理回路を設計し、その論理回路を実現するた
めの半導体チップの製作を半導体メーカに依頼する。半
導体メーカはユーザから受け取った論理回路に基づいて
２層の配線パターンを自動設計し、上述したように半導
体チップを製作してユーザに提供する。
【００４２】以上説明したように、本発明の実施の形態
１に係る汎用ロジックモジュールによれば、論理回路を
構成するために使用されない汎用ロジックセルの端子Ｔ
２、Ｔ５及びＴ８は未接続であるので、基本セルを構成
するＭＯＳトランジスタのソース−ドレイン間のオフリ
ーク電流を略ゼロにすることができる。その結果、ＡＳ
ＩＣの全体としての消費電力を抑えることができる。
１に係る汎用ロジックモジュールによれば、論理回路を
構成するために使用されない汎用ロジックセルの端子Ｔ
２、Ｔ５及びＴ８は未接続であるので、基本セルを構成
するＭＯＳトランジスタのソース−ドレイン間のオフリ
ーク電流を略ゼロにすることができる。その結果、ＡＳ
ＩＣの全体としての消費電力を抑えることができる。
【００４３】例えば、図３に示すように、ゲート長Ｌｅ
ｆｆが０．１３μｍ、電源電圧Ｖｃｃが１．５Ｖの場合
は、オフリーク電流Ｉｏｆｆは５ｎＡ／μｍである。
今、１０Ｍゲート（４０Ｍトランジスタ）規模のチップ
において、ゲート幅を１．６μｍとし、５０％のゲート
が論理回路を構成するために使用されないものとする
と、１チップあたり「５［ｎＡ／μｍ］＊１．６［μ
ｍ］＊（４０＊１０６［Ｔｒ］）＊０．５＝１６０［ｍ
Ａ］」の消費電流が節減される。
ｆｆが０．１３μｍ、電源電圧Ｖｃｃが１．５Ｖの場合
は、オフリーク電流Ｉｏｆｆは５ｎＡ／μｍである。
今、１０Ｍゲート（４０Ｍトランジスタ）規模のチップ
において、ゲート幅を１．６μｍとし、５０％のゲート
が論理回路を構成するために使用されないものとする
と、１チップあたり「５［ｎＡ／μｍ］＊１．６［μ
ｍ］＊（４０＊１０６［Ｔｒ］）＊０．５＝１６０［ｍ
Ａ］」の消費電流が節減される。
【００４４】また、上記汎用ロジックセルの端子Ｔ１、
Ｔ４及びＴ７を電源ＶＤＤに接続することにより、該汎
用ロジックセルの基本セルＡ、Ｂ、Ｃ及びＤの各Ｎチャ
ンネルＭＯＳがキャパシタＣＡＰとして機能し、電源Ｖ
ＤＤ及びグランドＧＮＤ間に挿入されたデカップリング
コンデンサとして作用する。従って、ＭＯＳトランジス
タのスイッチング動作に起因する電源ラインのノイズを
抑止でき、誤動作が発生する事態を回避できる。
Ｔ４及びＴ７を電源ＶＤＤに接続することにより、該汎
用ロジックセルの基本セルＡ、Ｂ、Ｃ及びＤの各Ｎチャ
ンネルＭＯＳがキャパシタＣＡＰとして機能し、電源Ｖ
ＤＤ及びグランドＧＮＤ間に挿入されたデカップリング
コンデンサとして作用する。従って、ＭＯＳトランジス
タのスイッチング動作に起因する電源ラインのノイズを
抑止でき、誤動作が発生する事態を回避できる。
【００４５】例えば、１０Ｍゲート（４０Ｍトランジス
タ）規模のチップにおいて、５０％のゲートをオンチッ
プキャパシタに使用した場合の容量は、以下の通りであ
る。各汎用ロジックセルが１０トランジスタで構成され
ているので、ゲート容量を２．５ｆＦとした場合、総オ
ンチップ容量は「２．５［ｆＦ］＊（４０＊１０６［Ｔ
ｒ］）＊０．５＝５０［ｎＦ］」となる。
タ）規模のチップにおいて、５０％のゲートをオンチッ
プキャパシタに使用した場合の容量は、以下の通りであ
る。各汎用ロジックセルが１０トランジスタで構成され
ているので、ゲート容量を２．５ｆＦとした場合、総オ
ンチップ容量は「２．５［ｆＦ］＊（４０＊１０６［Ｔ
ｒ］）＊０．５＝５０［ｎＦ］」となる。
【００４６】（実施の形態２）図２は本発明の実施の形
態２に係る汎用ロジックモジュールで使用される汎用ロ
ジックセルの構成を示す回路図である。この汎用ロジッ
クセルは、基本セルＡ、Ｂ、Ｃ、Ｄ及びＥから構成され
ている。
態２に係る汎用ロジックモジュールで使用される汎用ロ
ジックセルの構成を示す回路図である。この汎用ロジッ
クセルは、基本セルＡ、Ｂ、Ｃ、Ｄ及びＥから構成され
ている。
【００４７】基本セルＡ、Ｂ及びＣの各々は、Ｐチャン
ネルＭＯＳとＮチャンネルＭＯＳとがシリーズに接続さ
れることにより構成されている。基本セルＡ、Ｂ及びＣ
の各々に含まれるＰチャンネルＭＯＳ及びＮチャンネル
ＭＯＳは本発明の素子に対応する。
ネルＭＯＳとＮチャンネルＭＯＳとがシリーズに接続さ
れることにより構成されている。基本セルＡ、Ｂ及びＣ
の各々に含まれるＰチャンネルＭＯＳ及びＮチャンネル
ＭＯＳは本発明の素子に対応する。
【００４８】基本セルＡでは、ＰチャンネルＭＯＳのソ
ースから引き出された端子Ｔ２は第１配線層又は第２配
線層で電源ＶＤＤに接続され。ＮチャンネルＭＯＳのソ
ースから第２配線層に引き出された端子Ｔ３は未接続で
ある。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯ
Ｓの各ゲートから第２配線層に引き出された端子Ｔ１は
未接続である。この基本セルＡは、端子Ｔ２がグランド
ＧＮＤに接続されることによりインバータとして機能
し、入力された信号を反転して出力する。
ースから引き出された端子Ｔ２は第１配線層又は第２配
線層で電源ＶＤＤに接続され。ＮチャンネルＭＯＳのソ
ースから第２配線層に引き出された端子Ｔ３は未接続で
ある。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯ
Ｓの各ゲートから第２配線層に引き出された端子Ｔ１は
未接続である。この基本セルＡは、端子Ｔ２がグランド
ＧＮＤに接続されることによりインバータとして機能
し、入力された信号を反転して出力する。
【００４９】同様に、基本セルＢでは、ＰチャンネルＭ
ＯＳのソースから引き出された端子Ｔ５は第１配線層又
は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭ
ＯＳのソースから第２配線層に引き出された端子Ｔ６は
未接続である。また、ＰチャンネルＭＯＳ及びＮチャン
ネルＭＯＳの各ゲートから第２配線層に引き出された端
子Ｔ４は未接続である。この基本セルＢは、端子Ｔ６が
グランドＧＮＤに接続されることによりインバータとし
て機能し、入力された信号を反転して出力する。
ＯＳのソースから引き出された端子Ｔ５は第１配線層又
は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭ
ＯＳのソースから第２配線層に引き出された端子Ｔ６は
未接続である。また、ＰチャンネルＭＯＳ及びＮチャン
ネルＭＯＳの各ゲートから第２配線層に引き出された端
子Ｔ４は未接続である。この基本セルＢは、端子Ｔ６が
グランドＧＮＤに接続されることによりインバータとし
て機能し、入力された信号を反転して出力する。
【００５０】同様に、基本セルＣでは、ＰチャンネルＭ
ＯＳのソースから引き出された端子Ｔ８は第１配線層又
は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭ
ＯＳのソースから第２配線層に引き出された端子Ｔ９は
未接続である。また、ＰチャンネルＭＯＳ及びＮチャン
ネルＭＯＳの各ゲートから第２配線層に引き出された端
子Ｔ７は未接続である。この基本セルＣは、端子Ｔ９が
グランドＧＮＤに接続されることによりインバータとし
て機能し、入力された信号を反転して出力する。
ＯＳのソースから引き出された端子Ｔ８は第１配線層又
は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭ
ＯＳのソースから第２配線層に引き出された端子Ｔ９は
未接続である。また、ＰチャンネルＭＯＳ及びＮチャン
ネルＭＯＳの各ゲートから第２配線層に引き出された端
子Ｔ７は未接続である。この基本セルＣは、端子Ｔ９が
グランドＧＮＤに接続されることによりインバータとし
て機能し、入力された信号を反転して出力する。
【００５１】トランスファゲートＤ及びＥの各々は、実
施の形態１のそれらと同じである。基本セルＡの出力
は、基本セルＥ（トランスファゲート）の入力端子に接
続されている。この基本セルＥの出力から第２配線層に
引き出された端子Ｔ１０は未接続である。また、基本セ
ルＢの出力は、基本セルＤ（トランスファゲート）の入
力端子に接続されている。この基本セルＤの出力は、上
記端子Ｔ０に接続されている。
施の形態１のそれらと同じである。基本セルＡの出力
は、基本セルＥ（トランスファゲート）の入力端子に接
続されている。この基本セルＥの出力から第２配線層に
引き出された端子Ｔ１０は未接続である。また、基本セ
ルＢの出力は、基本セルＤ（トランスファゲート）の入
力端子に接続されている。この基本セルＤの出力は、上
記端子Ｔ０に接続されている。
【００５２】また、上述した端子Ｔ７は、基本セルＤの
第２制御入力端子及び基本セルＥの第１制御入力端子に
接続されている。また、基本セルＣの出力は、基本セル
Ｄの第１制御入力端子及び基本セルＥの第２制御入力端
子に接続されている。
第２制御入力端子及び基本セルＥの第１制御入力端子に
接続されている。また、基本セルＣの出力は、基本セル
Ｄの第１制御入力端子及び基本セルＥの第２制御入力端
子に接続されている。
【００５３】上記汎用ロジックセルは、基本セルＡ、
Ｂ、Ｃ、Ｄ及びＥを構成するＰチャンネルＭＯＳ及びＮ
チャンネルＭＯＳ、並びにこれら基本セルを接続する配
線は第１配線層に形成されて下地を構成している。端子
Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ７、Ｔ９及びＴ１０は、下
地の上に形成される第２配線層に設けられている。この
汎用ロジックセルは、端子Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ
７、Ｔ９及びＴ１０を第２配線層で接続又は未接続にす
ることにより、種々の機能を発揮するように構成され
る。
Ｂ、Ｃ、Ｄ及びＥを構成するＰチャンネルＭＯＳ及びＮ
チャンネルＭＯＳ、並びにこれら基本セルを接続する配
線は第１配線層に形成されて下地を構成している。端子
Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ７、Ｔ９及びＴ１０は、下
地の上に形成される第２配線層に設けられている。この
汎用ロジックセルは、端子Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ
７、Ｔ９及びＴ１０を第２配線層で接続又は未接続にす
ることにより、種々の機能を発揮するように構成され
る。
【００５４】例えば、この汎用ロジックセルの端子Ｔ
３、端子Ｔ６及び端子Ｔ９がグランドＧＮＤに接続され
ることにより、第１段目がインバータ、第２段目がトラ
ンスファゲートで構成される反転出力タイプの２入力マ
ルチプレクサが構成される。この場合、端子Ｔ１及び端
子Ｔ２が入力端子、端子Ｔ７が選択信号入力端子、端子
Ｔ１０が出力端子になる。このマルチプレクサを用いれ
ば、端子Ｔ１、Ｔ４、Ｔ７及びＴ１０の接続の仕方によ
り種々の論理素子を構成できる。
３、端子Ｔ６及び端子Ｔ９がグランドＧＮＤに接続され
ることにより、第１段目がインバータ、第２段目がトラ
ンスファゲートで構成される反転出力タイプの２入力マ
ルチプレクサが構成される。この場合、端子Ｔ１及び端
子Ｔ２が入力端子、端子Ｔ７が選択信号入力端子、端子
Ｔ１０が出力端子になる。このマルチプレクサを用いれ
ば、端子Ｔ１、Ｔ４、Ｔ７及びＴ１０の接続の仕方によ
り種々の論理素子を構成できる。
【００５５】また、この汎用ロジックセルの端子Ｔ３、
端子Ｔ６、端子Ｔ９及び端子Ｔ１０を未接続のままに
し、端子Ｔ１、端子Ｔ４及び端子Ｔ７をグランドＧＮＤ
に接続することにより、基本セルＡ、Ｂ及びＣの各々の
ＰチャンネルＭＯＳ、基本セルＥのＰチャンネルＭＯＳ
は、電源ＶＤＤとグランドＧＮＤとの間に配置されたデ
カップリングコンデンサを構成する。
端子Ｔ６、端子Ｔ９及び端子Ｔ１０を未接続のままに
し、端子Ｔ１、端子Ｔ４及び端子Ｔ７をグランドＧＮＤ
に接続することにより、基本セルＡ、Ｂ及びＣの各々の
ＰチャンネルＭＯＳ、基本セルＥのＰチャンネルＭＯＳ
は、電源ＶＤＤとグランドＧＮＤとの間に配置されたデ
カップリングコンデンサを構成する。
【００５６】本発明の汎用ロジックモジュールは、以上
のように構成される汎用ロジックセルを複数集積して構
成される。この汎用ロジックモジュールを用いれば、第
２配線層で汎用ロジックモジュールの端子を接続するこ
とにより、所望の機能を有する論理回路を構成すること
ができる。
のように構成される汎用ロジックセルを複数集積して構
成される。この汎用ロジックモジュールを用いれば、第
２配線層で汎用ロジックモジュールの端子を接続するこ
とにより、所望の機能を有する論理回路を構成すること
ができる。
【００５７】この実施の形態２に係る汎用ロジックモジ
ュールを用いたＡＳＩＣの製造、設計、提供は、上述し
た実施の形態１と同様にして実現できる。
ュールを用いたＡＳＩＣの製造、設計、提供は、上述し
た実施の形態１と同様にして実現できる。
【００５８】以上説明したように、本発明の実施の形態
２に係る汎用ロジックモジュールによれば、論理回路を
構成するために使用されない汎用ロジックセルの端子Ｔ
３、Ｔ６及びＴ９は未接続であるので、基本セルを構成
するＭＯＳトランジスタのソース−ドレイン間のオフリ
ーク電流を略ゼロにすることができる。その結果、ＡＳ
ＩＣの全体としての消費電力を抑えることができる。
２に係る汎用ロジックモジュールによれば、論理回路を
構成するために使用されない汎用ロジックセルの端子Ｔ
３、Ｔ６及びＴ９は未接続であるので、基本セルを構成
するＭＯＳトランジスタのソース−ドレイン間のオフリ
ーク電流を略ゼロにすることができる。その結果、ＡＳ
ＩＣの全体としての消費電力を抑えることができる。
【００５９】また、上記汎用ロジックセルの端子Ｔ１、
Ｔ４及びＴ７をグランドＧＮＤに接続することにより、
該汎用ロジックセルの基本セルＡ、Ｂ、Ｃ及びＤの各Ｐ
チャンネルＭＯＳがキャパシタＣＡＰとして機能し、電
源ＶＤＤ及びグランドＧＮＤ間に挿入されたデカップリ
ングコンデンサとして作用する。従って、ＭＯＳトラン
ジスタのスイッチング動作に起因する電源ラインのノイ
ズを抑止でき、誤動作が発生する事態を回避できる。
Ｔ４及びＴ７をグランドＧＮＤに接続することにより、
該汎用ロジックセルの基本セルＡ、Ｂ、Ｃ及びＤの各Ｐ
チャンネルＭＯＳがキャパシタＣＡＰとして機能し、電
源ＶＤＤ及びグランドＧＮＤ間に挿入されたデカップリ
ングコンデンサとして作用する。従って、ＭＯＳトラン
ジスタのスイッチング動作に起因する電源ラインのノイ
ズを抑止でき、誤動作が発生する事態を回避できる。
【００６０】
【発明の効果】以上詳述したように、本発明によれば、
論理回路として使用されない汎用ロジックセルにおける
オフリーク電流の発生を防止できる汎用ロジックモジュ
ール及びこれを用いたＡＳＩＣを提供できる。また、未
接続で論理的に使用されない汎用ロジックセル内のトラ
ンジスタをデカップリングコンデンサとして使用するこ
とにより、チップ内部の電源ラインで発生するノイズが
抑止されて安定的な動作が可能になる。
論理回路として使用されない汎用ロジックセルにおける
オフリーク電流の発生を防止できる汎用ロジックモジュ
ール及びこれを用いたＡＳＩＣを提供できる。また、未
接続で論理的に使用されない汎用ロジックセル内のトラ
ンジスタをデカップリングコンデンサとして使用するこ
とにより、チップ内部の電源ラインで発生するノイズが
抑止されて安定的な動作が可能になる。
【図１】本発明の実施の形態１に係る汎用ロジックセル
の構成を示す回路図である。
の構成を示す回路図である。
【図２】本発明の実施の形態２に係る汎用ロジックセル
の構成を示す回路図である。
の構成を示す回路図である。
【図３】ＭＯＳトランジスタのゲート長Ｌｅｆｆ、電源
電圧Ｖｃｃ及びオフリーク電流Ｉｏｆｆの関係を示す図
である。
電圧Ｖｃｃ及びオフリーク電流Ｉｏｆｆの関係を示す図
である。
Ａ、Ｂ、Ｃ、Ｄ、Ｅ 基本セル
ＣＡＰ キャパシタ
Ｔ１〜Ｔ１０ 端子
ＶＤＤ 電源
ＧＮＤ グランド
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中嶋 和広
東京都港区芝五丁目７番１号 日本電気株
式会社内
Ｆターム(参考） 5F064 AA02 AA08 BB05 BB06 BB07
BB40 CC12 CC23 EE23 EE26
EE52
5J042 BA01 BA12 CA00 DA00
5J056 AA03 BB49 CC00 DD13 DD29
EE00 HH02 KK00
Claims (9)
- 【請求項１】 第１配線層で一部が接続されることによ
り形成された汎用ロジックセルがアレイ状に配置された
下地の上に、前記汎用ロジックセルを接続するための第
２配線層を形成することにより論理回路が形成される汎
用ロジックモジュールであって、 前記汎用ロジックセルは、電源電位及びグランド電位の
少なくとも１つに未接続のトランジスタを含む、汎用ロ
ジックモジュール。 - 【請求項２】 第１配線層で一部が接続されることによ
り形成された汎用ロジックセルがアレイ状に配置された
下地の上に、前記汎用ロジックセルを接続するための第
２配線層を形成することにより論理回路が形成される汎
用ロジックモジュールによって形成されたＡＳＩＣであ
って、 前記論理回路の形成に使用されない汎用ロジックセル
は、電源電位及びグランド電位の少なくとも１つに未接
続のトランジスタを含む、ＡＳＩＣ。 - 【請求項３】 前記論理回路の形成に使用されない汎用
ロジックセルに含まれるトランジスタの少なくとも１つ
の端子が前記第２配線層で電源電位又はグランド電位に
接続されることによりオンチップキャパシタが形成され
ている、請求項２に記載のＡＳＩＣ。 - 【請求項４】 第１配線層で一部を接続することにより
汎用ロジックセルがアレイ状に配置された下地を形成
し、 該形成された下地の上に前記汎用ロジックセルを接続す
る第２配線層を形成することにより論理回路を形成する
ことによってＡＳＩＣを製造するＡＳＩＣ製造方法であ
って、 前記下地を形成するステップでは、 前記汎用ロジックセルの各々に含まれるトランジスタが
電源電位及びグランド電位の少なくとも１つに未接続で
ある下地を形成し、 前記論理回路を形成するステップでは、 前記論理回路の形成に使用される汎用ロジックセルの各
々に含まれるトランジスタを電源電位及びグランド電位
に接続し、前記論理回路の形成に使用されない汎用ロジ
ックセルの各々に含まれるトランジスタを電源電位及び
グランド電位の少なくとも１つに未接続のままにして前
記論理回路を形成する、ＡＳＩＣの製造方法。 - 【請求項５】 前記論理回路を形成するステップでは、
更に、 前記論理回路の形成に使用されない汎用ロジックセルの
各々に含まれるトランジスタの少なくとも１つの端子を
前記第２配線層で電源電位又はグランド電位に接続する
ことによりオンチップキャパシタを形成する、請求項４
に記載のＡＳＩＣの製造方法。 - 【請求項６】 第１配線層で一部が接続されることによ
り形成された汎用ロジックセルがアレイ状に配置された
下地の上に、前記汎用ロジックセルを接続するための第
２配線層を形成することにより論理回路が形成される汎
用ロジックモジュールによって形成されるＡＳＩＣの設
計方法であって、 前記第１配線層のマスクを、前記汎用ロジックセルの各
々に含まれるトランジスタを電源電位及びグランド電位
の少なくとも１つに未接続にするように設計し、 前記第２配線層のマスクを、前記論理回路の形成に使用
される汎用ロジックセルを構成するトランジスタを電源
電位及びグランド電位に接続し、前記論理回路の形成に
使用されない汎用ロジックセルを構成するトランジスタ
を電源電位及びグランド電位の少なくとも１つに未接続
のままにするように設計する、ＡＳＩＣの設計方法。 - 【請求項７】 前記第２配線層のマスクを設計するステ
ップでは、更に、 前記論理回路の形成に使用されない汎用ロジックセルの
各々に含まれるトランジスタの少なくとも１つの端子を
電源電位又はグランド電位に接続してオンチップキャパ
シタを形成するようなマスクを設計する、請求項６に記
載のＡＳＩＣの設計方法。 - 【請求項８】 第１配線層で一部を接続することにより
汎用ロジックセルがアレイ状に配置された下地であっ
て、前記汎用ロジックセルの各々に含まれるトランジス
タを電源電位及びグランド電位の少なくとも１つに未接
続にした下地の情報をユーザに提供し、 該提供された情報に基づいてユーザから製作が要求され
た論理回路を、前記下地の上に形成される第２配線層で
前記汎用ロジックセルを接続することにより形成し、こ
こで、前記論理回路の形成に使用される汎用ロジックセ
ルの各々に含まれるトランジスタを電源電位及びグラン
ド電位に接続し、前記論理回路の形成に使用されない汎
用ロジックセルの各々に含まれるトランジスタを電源電
位及びグランド電位の少なくとも１つに未接続のままに
して前記論理回路を形成して前記ユーザに提供する、Ａ
ＳＩＣの提供方法。 - 【請求項９】 前記ユーザからのオンチップキャパシタ
の要求に応答して、前記論理回路を形成するステップで
は、更に、 前記論理回路の形成に使用されない汎用ロジックセルに
含まれるトランジスタの少なくとも１つの端子を前記第
２配線層で電源電位又はグランド電位に接続することに
よりオンチップキャパシタを形成するマスクを設計す
る、請求項８に記載のＡＳＩＣの提供方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390321A JP3953313B2 (ja) | 2001-12-21 | 2001-12-21 | 汎用ロジックモジュールを用いたａｓｉｃ及びその設計・製造方法 |
| US10/325,572 US6946875B2 (en) | 2001-12-21 | 2002-12-19 | Universal logic module and ASIC using the same |
| EP02028615A EP1326344A3 (en) | 2001-12-21 | 2002-12-20 | Universal logic module and ASIC using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390321A JP3953313B2 (ja) | 2001-12-21 | 2001-12-21 | 汎用ロジックモジュールを用いたａｓｉｃ及びその設計・製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP2003197747A true JP2003197747A (ja) | 2003-07-11 |
| JP3953313B2 JP3953313B2 (ja) | 2007-08-08 |
Family
ID=19188366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001390321A Expired - Fee Related JP3953313B2 (ja) | 2001-12-21 | 2001-12-21 | 汎用ロジックモジュールを用いたａｓｉｃ及びその設計・製造方法 |
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| Country | Link |
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| EP (1) | EP1326344A3 (ja) |
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| US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
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- 2001-12-21 JP JP2001390321A patent/JP3953313B2/ja not_active Expired - Fee Related
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2002
- 2002-12-19 US US10/325,572 patent/US6946875B2/en not_active Expired - Lifetime
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|---|---|
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