JP5262082B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に係り、特に複数の動作周波数で動作する構成の半導体集積回路に関する。

半導体集積回路は、様々な電子機器に搭載されている。ノートパソコンや携帯電話等に代表されるバッテリーで駆動される電子機器に搭載された半導体集積回路の場合、バッテリーによる駆動時間を少しでも伸ばすために低消費電力になるような回路設計が求められている。駆動時間を延ばすための対策として、半導体集積回路の用途に応じて別々の動作周波数で動作させるような回路設計手法が用いられている。ここで言う、別々の動作周波数で動作させるような回路設計手法とは、１つのクロックネットが複数の周波数で動作するように回路を設計する手法のことである。

例えば、電子機器において高速動作が要求されるアプリケーションを動作させる場合は、半導体集積回路を１００ＭＨｚの周波数で動作させるが、通常のアプリケーションを動作させる場合は、半分の５０ＭＨｚの周波数で動作させる。動作している回路部分が同じであれば、１００ＭＨｚで動作させるより半分の５０ＭＨｚで動作させた方が消費電力は小さくなる。このように、半導体集積回路の用途に応じて動作周波数を変えることで、バッテリーによる駆動時間を少しでも長くする工夫がされている。

１つのクロックネットが複数の動作周波数を有する半導体集積回路は、動作周波数毎にタイミング制約を満たす必要がある。通常、高い動作周波数の方がタイミング制約が厳しいため、高い動作周波数の条件で使用するセルの選択を行う。このため、低い動作周波数で見た場合、選択されたセルは過剰な駆動能力、即ち、性能を有するように見えることがある。

図１は複数の動作周波数を有するクロックネット１を示す図であり、図２は単一の動作周波数で動作するクロックネット２を示す図である。例えば、図１のクロックネット１は、１００ＭＨｚ又は５０ＭＨｚの動作周波数で動作可能である。図１及び図２において、説明の便宜上、各セル１１，１２内に示された数字は、駆動能力の高さを任意単位で示し、数字が大きい程駆動能力が高い、即ち、消費電力が大きいものとする。

図１及び図２に示すクロックネット１，２の構成自体は同じであるが、図１のクロックネット１で使用されているセル１１と図２のクロックネット２で使用されているセル１２とでは駆動能力が異なる。このため、動作周波数を同じ５０ＭＨｚに設定しても、図１のクロックネット１の方がセル１１の駆動能力が高い分、図２のクロックネット２より消費電力が大きい。この問題を回避するために、駆動能力（又は、性能）を変更できる機能を備えたセルを使用する様々な半導体集積回路が提案されている。

駆動能力を変更できる機能を備えたセルは、大きく２つの型に分かれる。１つは同じ機能で駆動能力の異なるトランジスタ回路を複数用意し、制御端子に印加される制御信号により１つのトランジスタ回路を選択する排他型である。もう１つは同じ機能のトランジスタ回路（駆動能力は問わない）を複数用意し、１つのトランジスタ回路は常に動作させ、残りのトランジスタ回路は制御端子に印加される制御信号により必要な数だけトランジスタ回路を並列に接続して動作させる並列型である。

図３は排他型のセル構造１５を概念的に示す図であり、図４は並列型のセル構造１６を概念的に示す図である。図３において、２１は制御端子、２２，２３は駆動能力の異なるトランジスタ回路から１つを選択する回路、２４は同じ機能で駆動能力の異なるトランジスタ回路である。又、図４において、３１は制御端子、３２，３３は希望の駆動能力を得るために必要な分だけトランジスタ回路を接続する回路、３４は同じ機能で駆動能力は問わないトランジスタ回路である。ここでは、説明の便宜上、トランジスタ回路３４の駆動能力が「１」であるものとする。

排他型のセル構造は、例えば特許文献１、特許文献２等にて提案されている。又、並列型のセル構造は、例えば特許文献３、特許文献４等にて提案されている。
特開２００５−３１８３６３号公報 特開平９−９１０５６号公報 特開２００３−３１８７２３号公報 特開昭６３−８０６２２号公報

排他型のセル構造は、機能が同じで駆動能力の異なる複数のトランジスタ回路を備えているため、回路規模が並列型のセル構造と比べて大きくなってしまう。

又、排他型のセル構造及び並列型のセル構造では、いずれも専用の制御端子が必要であった。

更に、従来の排他型のセル構造及び並列型のセル構造の場合、いずれも使用していないトランジスタ回路にも常に電源配線から電圧は印加されているため、トランジスタ回路がたとえオフ状態であっても、電源配線から印加されている電圧のためにソース・ドレイン間に電位差が生じてリーク電流が流れてしまう。１つのセルにおけるリーク電流は非常に小さいが、半導体集積回路の回路規模によっては総リーク電流が無視できない大きさになってしまう。リーク電流による電力消費は、特に携帯機器の場合、バッテリー駆動時間を短くする原因となってしまう。

そこで、本発明は、比較的小さな回路規模で、且つ、専用の制御端子を設けることなく低消費電力を実現可能な半導体集積回路を提供することを目的とする。

上記の課題は、入力端子及び出力端子を有し、複数の動作周波数で動作する半導体集積回路であって、該入力端子と該出力端子との間に並列接続された第１の論理回路及び第２の論理回路と、該第２の論理回路と該出力端子との間に接続された第１の導通制御回路とを備え、該第１の論理回路は常に第１の電源系統からの動作電圧を印加され、該第２の論理回路は該動作周波数に応じて第２の電源系統からの動作電圧又は接地電圧を印加され、該第１の導通制御回路は該第２の電源系統からの電圧に応じて導通し、該第２の電源系統からの電圧により、該第２の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする半導体集積回路に関する。

本発明によれば、比較的小さな回路規模で、且つ、専用の制御端子を設けることなく低消費電力を実現可能な半導体集積回路を実現することができる。

本発明では、半導体集積回路内のトランジスタ回路を、動作周波数に応じて必要な分だけ並列に動作させる並列型のセル構造又はマクロ構造にする。セル構造又はマクロ構造内の電源を複数の電源系統に分け、１つの電源系統には常に動作電圧を印加し、残りの電源系統には動作周波数に応じて動作電圧又は接地電圧を印加する。ただし、電圧が接地電圧になることによりトランジスタ回路の一部が非動作状態になってもセル構造又はマクロ構造の機能自体は変化がないようにする。

更に、常に動作電圧が印加されているトランジスタ回路部と、動作周波数に応じて動作電圧又は接地電圧が印加されるトランジスタ回路部との間で不要なリーク電流が流れないように、これらのトランジスタ回路部の間に、動作周波数に応じて動作電圧又は接地電圧が印加される電源ネットを制御信号とする、導通制御回路を設ける。この導通制御回路は、セル構造又はマクロ構造内の入力部と出力部、或いは、出力部のみに設ける。

導通制御回路をセル構造又はマクロ構造内の出力部のみに設けた場合、回路規模を小さくすることができるが、入力部が導通しているため、トランジスタのゲート酸化膜をトンネル効果で突き抜けて電流が流れることにより生じるゲートリーク電流が僅かながら発生する可能性がある。このゲートリーク電流は、特に微細テクノロジでは顕著となる。

一方、導通制御回路をセル構造又はマクロ構造内の入力部と出力部の両方に設けた場合、回路規模は前者の場合よりは大きくなるが、ゲートリーク電流の発生は抑制可能となる。

図５は、本発明の第１実施例の要部を示す回路図である。図５は、インバータ機能を有し、２つの電源系統を有する半導体集積回路のセル構造（又は、マクロ構造）３５−１を示す。本実施例及び後述する各実施例では、説明の便宜上、半導体集積回路は、１つのクロックネットが複数の動作周波数で動作する構成の半導体集積回路であるものとする。このセル構造３５−１は、入力端子３７、インバータ回路部４１，４２、導通制御回路４３及び出力端子３８を有する。図５のセル構造３５−１では、インバータ回路部４１は図示の如く接続された３個のＰチャネルトランジスタと３個のＮチャネルトランジスタを有し、インバータ回路４２は図示の如く接続された４個のＰチャネルトランジスタと４個のＮチャネルトランジスタを有するが、各インバータ回路部４１，４２を構成するトランジスタの数、種類及び接続はこれに限定されるものではない。インバータ回路部４１は電源系統ＶＤＤ１に接続されており、インバータ回路部４２は電源系統ＶＤＤ２に接続されている。電源系統ＶＤＤ１は、セル構造３５−１に常に動作電圧ＶＤＤをＶＤＤ１として印加する。一方、電源系統ＶＤＤ２は、半導体集積回路の動作周波数に応じてセル構造３５−１に動作電圧ＶＤＤ又は接地電圧ＧＮＤをＶＤＤ２として印加する。

インバータ回路部４１とインバータ回路部４２の間には、電源系統ＶＤＤ２からの電圧を制御信号とする導通制御回路４３が、セル構造３５−１内の入力部と出力部に設けられている。この導通制御回路４３は、電源系統ＶＤＤ２からの電圧ＶＤＤ２と、電圧ＶＤＤ２の反転電圧であるＶＤＤ２＊（ＶＤＤ２バー）により制御される。電圧ＶＤＤ２＊は、電源系統ＶＤＤ１のインバータセル４４に電圧ＶＤＤ２を入力することで得られる。電圧ＶＤＤ２＊を生成するインバータセル４４は、セル構造３５−１の一部を構成する必要はない。これは、導通制御回路４３に対する制御信号は、実際には複数のセル構造に対して同時に入力されるため、電圧ＶＤＤ２＊を生成するインバータセル４４は半導体集積回路内で最低１つ設けられていれば良いからである。つまり、インバータセル４４は、セル構造３５−１内に設けられていても、セル構造３５−１外に設けられていても良い。

電源系統ＶＤＤ２は、半導体集積回路を高い動作周波数で動作させる時には動作電圧ＶＤＤを印加し、低い動作周波数で動作させる時には接地電圧ＧＮＤを印加する。高い動作周波数及び低い動作周波数は、特定の周波数に限定されるものではなく、高い動作周波数が低い動作周波数と比較して高い周波数関係にあれば良い。半導体集積回路を高い動作周波数で動作させる時には電源系統ＶＤＤ２が動作電圧ＶＤＤを印加するため、インバータ回路部４２が動作状態になる。又、動作電圧ＶＤＤを印加することで、導通制御回路４３が導通状態になる。これにより、セル構造３５−１内のトランジスタが全て動作状態となり、７個のＰチャネルトランジスタ及び７個のＮチャネルトランジスタが並列に接続されたインバータセルが構成される。半導体集積回路を低い動作周波数で動作させる時は、電源系統ＶＤＤ２が接地電圧ＧＮＤを印加するため、インバータ回路部４２が非動作状態になる。

インバータ回路部４２に接地電圧ＧＮＤを印加することで、トランジスタのゲートがどのような状態であっても、トランジスタのソース・ドレイン間に電位差がないため、ソース−ドレイン間にリーク電流は発生しない。又、電源系統ＶＤＤ２から接地電圧ＧＮＤをセル構造３５−１に印加することで、導通制御回路は４３非導通状態になる。これによりセル内のトランジスタ回路部４１のみが動作状態となり、３個のＰチャネルトランジスタ及び３個のＮチャネルトランジスタが並列に接続されたインバータセルが構成される。

図６は、本発明の第２実施例の要部を示す回路図である。図６は、インバータ機能を有し、３つの電源系統を有する半導体集積回路のセル構造３５−２を示す。図６中、図５と同一部分には同一符号を付し、その説明は省略する。このセル構造３５−２は、入力端子３７、インバータ回路部４１，４２，５１、導通制御回路４３，５３及び出力端子３８を有する。

インバータ回路部５１は電源系統ＶＤＤ３に接続されている。電源系統ＶＤＤ３は、半導体集積回路の動作周波数に応じてセル構造３５−２に動作電圧ＶＤＤ又は接地電圧ＧＮＤをＶＤＤ３として印加する。図６のセル構造３５−２では、インバータ回路部５１は図示の如く接続された４個のＰチャネルトランジスタと４個のＮチャネルトランジスタを有するが、各インバータ回路部４１，４２，５１を構成するトランジスタの数、種類及び接続は、図６に示すものに限定されるものではない。

インバータ回路部４１とインバータ回路部５１の間には、電源系統ＶＤＤ３からの電圧を制御信号とする導通制御回路５３が、セル構造３５−２内の入力部と出力部に設けられている。この導通制御回路５３は、電源系統ＶＤＤ３からの電圧ＶＤＤ３と、電圧ＶＤＤ３の反転電圧であるＶＤＤ３＊（ＶＤＤ３バー）により制御される。電圧ＶＤＤ３＊は、例えば電源系統ＶＤＤ１のインバータセル（図示せず）に電圧ＶＤＤ３を入力することで得られる。電圧ＶＤＤ３＊を生成するインバータセルは、図５に示すインバータセル４４の場合と同様に、セル構造３５−２の一部を構成する必要はなく、又、電圧ＶＤＤ３＊を生成するインバータセルは半導体集積回路内で最低１つ設けられていれば良い。

このように、電源系統が３つの場合でも、セル構造の基本的な構成は図５の電源系統が２つの場合と同様であり、本発明は電源系統が４つ以上の場合にも同様にして適用可能であることは言うまでもない。

図７は、本発明の第３実施例の要部を示す回路図である。図７は、２入力ＮＡＮＤ機能を有し、２つの電源系統を有するセル構造３５−３を示す。このセル構造３５−３は、入力端子７１，７２、ＮＡＮＤ回路部６１，６２、導通制御回路６３及び出力端子７３を有する。図７のセル構造３５−３では、ＮＡＮＤ回路部６１は図示の如く接続された２個のＰチャネルトランジスタと２個のＮチャネルトランジスタを有し、ＮＡＮＤ回路部６２は図示の如く接続された６個のＰチャネルトランジスタと６個のＮチャネルトランジスタを有するが、各ＮＡＮＤ回路部６１，６２を構成するトランジスタの数、種類及び接続は、図７に示すものに限定されるものではない。

ＮＡＮＤ回路部６１は電源系統ＶＤＤ１に接続されており、ＮＡＮＤ回路部６２は電源系統ＶＤＤ２に接続されている。電源系統ＶＤＤ１は、セル構造３５−３に常に動作電圧ＶＤＤをＶＤＤ１として印加する。一方、電源系統ＶＤＤ２は、半導体集積回路の動作周波数に応じてセル構造３５−３に動作電圧ＶＤＤ又は接地電圧ＧＮＤをＶＤＤ２として印加する。

ＮＡＮＤ回路部６１とＮＡＮＤ回路部６２の間には、電源系統ＶＤＤ２からの電圧を制御信号とする導通制御回路６３が、セル構造３５−３内の入力部と出力部に設けられている。この導通制御回路６３は、電源系統ＶＤＤ２からの電圧ＶＤＤ２と、電圧ＶＤＤ２の反転電圧であるＶＤＤ２＊（ＶＤＤ２バー）により制御される。電圧ＶＤＤ２＊は、電源系統ＶＤＤ１のインバータセル（図示せず）に電圧ＶＤＤ２を入力することで得られる。電圧ＶＤＤ２＊を生成するインバータセルは、図５に示すインバータセル４４の場合と同様に、セル構造３５−３の一部を構成する必要はなく、半導体集積回路内で最低１つ設けられていれば良い。

このように、図７に示す如き２入力ＮＡＮＤ回路の場合でも、セル構造の基本的な構成は図５のインバータ回路で構成されたセル構造の場合と同様であり、本発明は２入力ＮＡＮＤ回路以外のＡＮＤ回路、ＯＲ回路、ＮＯＲ回路等の組み合わせ回路、フリップフロップ回路等の順序回路等にも同様に適用可能であることは言うまでもない。

図８は、本発明の第４実施例の要部を示す回路図である。図８は、２入力ＮＡＮＤ機能を有し、２つの電源系統を有するセル構造３５−４を示す。このセル構造３５−４は、入力端子９１，９２、２入力ＮＡＮＤ回路及びインバータ（２入力ＡＮＤ）回路部８０、インバータ回路部８１，８２、導通制御回路８３及び出力端子９３を有する。図８のセル構造３５−４では、２入力ＮＡＮＤ回路及びインバータ回路部８０は図示の如く接続された３個のＰチャネルトランジスタと３個のＮチャネルトランジスタを有し、インバータ回路部８１は図示の如く接続された１個のＰチャネルトランジスタと１個のＮチャネルトランジスタを有し、インバータ回路部８２は図示の如く接続された３個のＰチャネルトランジスタと３個のＮチャネルトランジスタを有するが、各回路部８０，８１，８２を構成するトランジスタの数、種類及び接続は、図８に示すものに限定されるものではない。

２入力ＮＡＮＤ及びインバータ回路部８０と、インバータ回路部８１とは電源系統ＶＤＤ１に接続されており、インバータ回路部８２は電源系統ＶＤＤ２に接続されている。電源系統ＶＤＤ１は、セル構造３５−４に常に動作電圧ＶＤＤをＶＤＤ１として印加する。一方、電源系統ＶＤＤ２は、半導体集積回路の動作周波数に応じてセル構造３５−４に動作電圧ＶＤＤ又は接地電圧ＧＮＤをＶＤＤ２として印加する。

インバータ回路部８１とインバータ回路部８２の間には、電源系統ＶＤＤ２からの電圧を制御信号とする導通制御回路８３が、セル構造３５−４内でインバータ回路８１，８２により構成されるバッファ回路の入力部と出力部に設けられている。この導通制御回路８３は、電源系統ＶＤＤ２からの電圧ＶＤＤ２と、電圧ＶＤＤ２の反転電圧であるＶＤＤ２＊（ＶＤＤ２バー）により制御される。電圧ＶＤＤ２＊は、例えば電源系統ＶＤＤ１のインバータセル（図示せず）に電圧ＶＤＤ２を入力することで得られる。電圧ＶＤＤ２＊を生成するインバータセルは、図５に示すインバータセル４４の場合と同様に、セル構造３５−４の一部を構成する必要はなく、又、電圧ＶＤＤ２＊を生成するインバータセルは半導体集積回路内で最低１つ設けられていれば良い。

一般的に、機能が同じで駆動能力が異なるセル構造は、図９に示す例のように、基本回路部分は同じで最終段のバッファのみ駆動能力を変えている場合が多い。図９は、同じ機能で駆動能力の異なるセル構造の一例を説明する図である。図９において、説明の便宜上、各セル内に示された数字は、駆動能力の高さを任意単位で示し、数字が大きい程駆動能力が高い、即ち、消費電力が大きいものとする。図９において、上側のセル構造も下側のセル構造もＮＡＮＤ回路である。上側のセル構造の場合、ＮＡＮＤ回路は同じ構成を有するが、出力段のバッファの駆動能力は異なる。又、下側のセル構造の場合、ＡＮＤ回路は同じ構成を有するが、出力段のインバータの駆動能力は異なる。このようにセル構造の機能が損なわれない範囲で、セル構造内の回路の一部だけに本発明のセル構造を適用することも可能である。

上記各実施例によれば、電源から半導体集積回路に印加される電圧自体を導通制御回路の制御信号として用いているため、専用の制御端子を設ける必要がない。又、低い動作周波数で半導体集積回路を動作させる時、使用していないトランジスタ回路の電源系統から接地電圧を印加するため、ソース・ドレイン間のリーク電流の発生を抑制可能となる。これにより、低い動作周波数で半導体集積回路を動作させる時は、駆動能力を変更できる機能を備えた従来のセル構造よりも低消費電力を実現可能となる。

上記各実施例において、導通制御回路をセル構造（又は、マクロ構造）内の出力部のみに設けるようにしても良い。この場合、回路規模を小さくすることができるが、入力部が導通しているため、トランジスタのゲート酸化膜をトンネル効果で突き抜けて電流が流れることにより生じるゲートリーク電流が僅かながら発生する可能性がある。このゲートリーク電流は、特に微細テクノロジでは顕著となる。一方、導通制御回路をセル構造（又は、マクロ構造）内の入力部と出力部の両方に設けた場合、回路規模は前者の場合よりは大きくなるが、ゲートリーク電流の発生は抑制可能となる。従って、導通制御回路をセル構造の出力部のみに設けるか否かは、半導体集積回路の用途に応じて選定すれば良い。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）
入力端子及び出力端子を有し、複数の動作周波数で動作する半導体集積回路であって、
該入力端子と該出力端子との間に並列接続された第１の論理回路及び第２の論理回路と、
該第２の論理回路と該出力端子との間に接続された第１の導通制御回路とを備え、
該第１の論理回路は常に第１の電源系統からの動作電圧を印加され、
該第２の論理回路は該動作周波数に応じて第２の電源系統からの動作電圧又は接地電圧を印加され、
該第１の導通制御回路は該第２の電源系統からの電圧に応じて導通し、
該第２の電源系統からの電圧により、該第２の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、半導体集積回路。
（付記２）
該入力端子と該第２の論理回路との間に接続され、該第２の電源系統からの電圧に応じて導通する第２の導通制御回路を更に備え、
該第２の電源系統からの電圧により、該第２の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、付記１記載の半導体集積回路。
（付記３）
該入力端子は１つであり、該第１及び第２の論理回路はインバータ回路であり、該出力端子は１つであることを特徴とする、付記１又は２記載の半導体集積回路。
（付記４）
該入力端子は複数あり、該第１及び第２の論理回路はＮＡＮＤ回路であり、該出力端子は１つであることを特徴とする、付記１又は２記載の半導体集積回路。
（付記５）
該入力端子と該出力端子との間に、該第１及び第２の論理回路と並列接続された第３の論理回路と、
該第３の論理回路と該出力端子との間に接続された第２の導通制御回路とを備え、
該第３の論理回路は該動作周波数に応じて第３の電源系統からの動作電圧又は接地電圧を印加され、
該第２の導通制御回路は該第３の電源系統からの電圧に応じて導通し、
該第３の電源系統からの電圧により、該第３の論理回路内の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、付記１記載の半導体集積回路。
（付記６）
該入力端子と該第２の論理回路との間に接続され、該第２の電源系統からの電圧に応じて導通する第３の導通制御回路と、
該入力端子と該第３の論理回路との間に接続され、該第３の電源系統からの電圧に応じて導通する第４の導通制御回路とを更に備え、
該第２の電源系統からの電圧により、該第２の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行い、
該第３の電源系統からの電圧により、該第３の論理回路内の他の一部のトランジスタの動作状態及びリーク電流の制御を行うことを特徴とする、付記５記載の半導体集積回路。
（付記７）
該入力端子と該第１の論理回路との間に設けられた第３の論理回路を更に備え、
該第３の論理回路は常に該第１の電源系統からの動作電圧を印加されることを特徴とする、付記１記載の半導体集積回路。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

複数の動作周波数を有するクロックネットを示す図である。 単一の動作周波数で動作するクロックネットを示す図である。 排他型のセル構造を概念的に示す図である。 並列型のセル構造を概念的に示す図である。 本発明の第１実施例の要部を示す回路図である。 本発明の第２実施例の要部を示す回路図である。 本発明の第３実施例の要部を示す回路図である。 本発明の第４実施例の要部を示す回路図である。 同じ機能で駆動能力の異なるセル構造の一例を説明する図である。

符号の説明

３５−１〜３５−４ セル構造
３７，７１，７２，９１，９２ 入力端子
３８，７３，９３ 出力端子
４１，４２，５１，８１，８２ インバータ回路
４３，５３，６３，８３ 導通制御回路
８０ ＮＡＮＤ及びインバータ回路

Claims (5)

1. 入力端子及び出力端子を有する半導体集積回路であって、
   前記入力端子と前記出力端子との間に並列接続された第１の論理回路及び第２の論理回路と、
   前記第２の論理回路と前記出力端子との間に接続された第１の導通制御回路と、
   前記第１の論理回路の電源端子に動作電圧を印加する第１の電源系統と、
   前記第２の論理回路の電源端子に動作電圧又は接地電圧を印加する第２の電源系統とを備え、
   前記第１の導通制御回路は、前記第２の電源系統からの動作電圧に応じて導通し、前記第２の電源系統からの接地電圧に応じて非導通となり、
   前記第２の電源系統は、前記第２の論理回路の電源端子に、前記半導体集積回路が第１の動作周波数で動作する場合には前記動作電圧を印加し、前記半導体集積回路が前記第１の動作周波数よりも低い第２の動作周波数で動作する場合には前記接地電圧を印加することを特徴とする、半導体集積回路。
2. 前記入力端子と前記第２の論理回路との間に接続され、前記第２の電源系統からの動作電圧に応じて導通し、前記第２の電源系統からの接地電圧に応じて非導通となる第２の導通制御回路を更に備えることを特徴とする、請求項１記載の半導体集積回路。
3. 前記入力端子と前記出力端子との間に、前記第１及び第２の論理回路と並列接続された第３の論理回路と、
   前記第３の論理回路と前記出力端子との間に接続された第２の導通制御回路と、
   前記第３の論理回路の電源端子に動作電圧又は接地電圧を印加する第３の電源系統とを備え、
   前記第２の導通制御回路は、前記第３の電源系統からの動作電圧に応じて導通し、前記第３の電源系統からの接地電圧に応じて非導通となり、
   前記第３の電源系統は、前記第３の論理回路の電源端子に、前記半導体集積回路が前記第１の動作周波数で動作する場合には前記動作電圧を印加し、前記半導体集積回路が前記第１の動作周波数よりも低い前記第２の動作周波数で動作する場合には前記接地電圧を印加することを特徴とする、請求項１記載の半導体集積回路。
4. 前記入力端子と前記第２の論理回路との間に接続され、前記第２の電源系統からの動作電圧に応じて導通し、前記第２の電源系統からの接地電圧に応じて非導通となる第３の導通制御回路と、
   前記入力端子と前記第３の論理回路との間に接続され、前記第３の電源系統からの動作電圧に応じて導通し、前記第３の電源系統からの接地電圧に応じて非導通となる第４の導通制御回路とを更に備えることを特徴とする、請求項３記載の半導体集積回路。
5. 前記入力端子と前記第１の論理回路との間に設けられた第３の論理回路を更に備え、
   前記第３の論理回路は前記第１の電源系統からの動作電圧を印加されることを特徴とする、請求項１記載の半導体集積回路。

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