JPH09199608A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH09199608A JPH09199608A JP8005432A JP543296A JPH09199608A JP H09199608 A JPH09199608 A JP H09199608A JP 8005432 A JP8005432 A JP 8005432A JP 543296 A JP543296 A JP 543296A JP H09199608 A JPH09199608 A JP H09199608A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- line
- logic circuit
- gate
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スイッチング時における電源線、グランド線
の電圧値の変動を抑制し、論理回路の遅延時間の増大や
誤動作の発生を防止する。 【解決手段】 Ｎウエル２１とＰ型拡散層２４、２５、
２６とゲート２２、２３とからなるＰＭＯＳ２、および
Ｐウエル３１とＮ型拡散層３４、３５、３６とゲート３
２、３３とからなるＮＭＯＳ３からなるセル１が多数、
規則的に配置されてなり、多数のセル１のうちの一部の
セルが配線接続されて論理回路を構成する実使用セル１
とされ、残部が未使用セル１とされ、実使用セルに電源
線１４およびグランド線１５が配線接続されている半導
体集積回路において、電源線１４と未使用セル１のうち
の少なくとも一つのＮＭＯＳ３のゲート３２とを電源接
続線１４１によって接続し、グランド線１５と未使用セ
ルのうちの少なくとも一つのＰＭＯＳ２のゲート２３と
をグランド接続線１５１によって接続した。
の電圧値の変動を抑制し、論理回路の遅延時間の増大や
誤動作の発生を防止する。 【解決手段】 Ｎウエル２１とＰ型拡散層２４、２５、
２６とゲート２２、２３とからなるＰＭＯＳ２、および
Ｐウエル３１とＮ型拡散層３４、３５、３６とゲート３
２、３３とからなるＮＭＯＳ３からなるセル１が多数、
規則的に配置されてなり、多数のセル１のうちの一部の
セルが配線接続されて論理回路を構成する実使用セル１
とされ、残部が未使用セル１とされ、実使用セルに電源
線１４およびグランド線１５が配線接続されている半導
体集積回路において、電源線１４と未使用セル１のうち
の少なくとも一つのＮＭＯＳ３のゲート３２とを電源接
続線１４１によって接続し、グランド線１５と未使用セ
ルのうちの少なくとも一つのＰＭＯＳ２のゲート２３と
をグランド接続線１５１によって接続した。
Description
【０００１】
【発明の属する技術分野】この発明は、ゲートアレー構
造を有する半導体集積回路に関するものである。
造を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の製造分野では、
配線領域を持たず、一般にセルと呼ばれている基本ゲー
トがチップ全面に規則的に配置されたシー・オブ・ゲー
ト（以下、ＳＯＧと記す）構造のゲートアレーＬＳＩが
製造され、実用化されている。ＳＯＧ構造では一般的
に、配置されたセルが全て使用されることがなく、一部
のセルが配線接続されて論理回路が設けられる。したが
って、例えば配線領域として使用されたセルや論理回路
構成に使用されなかったセルは、空きセル（未使用セ
ル）としてチップ上に形成されているが配線処理されな
い。
配線領域を持たず、一般にセルと呼ばれている基本ゲー
トがチップ全面に規則的に配置されたシー・オブ・ゲー
ト（以下、ＳＯＧと記す）構造のゲートアレーＬＳＩが
製造され、実用化されている。ＳＯＧ構造では一般的
に、配置されたセルが全て使用されることがなく、一部
のセルが配線接続されて論理回路が設けられる。したが
って、例えば配線領域として使用されたセルや論理回路
構成に使用されなかったセルは、空きセル（未使用セ
ル）としてチップ上に形成されているが配線処理されな
い。
【０００３】
【発明が解決しようとする課題】一方、近年において
は、半導体集積回路の微細化によりＳＯＧが高集積化さ
れており、これに伴ってセルに電源を供給する電源線、
グランド線の配線幅も狭められている。その結果、電源
線、グランド線の配線抵抗が増大し、論理回路のスイッ
チング電流により電源線、グランド線の電圧値が大きく
降下する等、電源線、グランド線の電圧値の変動が起き
て、この変動が論理回路の遅延時間の増大や誤動作を起
こすといった不具合が発生している。したがって、スイ
ッチング時における電源線、グランド線の電圧値の変動
を抑制でき、このことにより論理回路の遅延時間の増大
や誤動作の発生を抑えることができる半導体集積回路の
開発が期待されている。
は、半導体集積回路の微細化によりＳＯＧが高集積化さ
れており、これに伴ってセルに電源を供給する電源線、
グランド線の配線幅も狭められている。その結果、電源
線、グランド線の配線抵抗が増大し、論理回路のスイッ
チング電流により電源線、グランド線の電圧値が大きく
降下する等、電源線、グランド線の電圧値の変動が起き
て、この変動が論理回路の遅延時間の増大や誤動作を起
こすといった不具合が発生している。したがって、スイ
ッチング時における電源線、グランド線の電圧値の変動
を抑制でき、このことにより論理回路の遅延時間の増大
や誤動作の発生を抑えることができる半導体集積回路の
開発が期待されている。
【０００４】
【課題を解決するための手段】この発明は上記課題を解
決するために、ＮウエルとＰ型拡散層とゲートとからな
るＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと記
す）、およびＰウエルとＮ型拡散層とゲートとからなる
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと記
す）からなるセルが多数、規則的に配置されてなり、多
数のセルのうちの一部のセルが配線接続されて論理回路
を構成する論理回路使用セルとされ、残部が論理回路に
使用されない論理回路未使用セルとされ、論理回路使用
セルに電源線およびグランド線が配線接続されてなる半
導体集積回路においてなされたものである。すなわち、
請求項１の発明に係る半導体集積回路では、電源線と、
論理回路未使用セルのうちの少なくとも一つのＮＭＯＳ
のゲートとを電源接続線によって接続し、グランド線
と、論理回路未使用セルのうちの少なくとも一つのＰＭ
ＯＳのゲートとをグランド接続線によって接続した。
決するために、ＮウエルとＰ型拡散層とゲートとからな
るＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと記
す）、およびＰウエルとＮ型拡散層とゲートとからなる
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと記
す）からなるセルが多数、規則的に配置されてなり、多
数のセルのうちの一部のセルが配線接続されて論理回路
を構成する論理回路使用セルとされ、残部が論理回路に
使用されない論理回路未使用セルとされ、論理回路使用
セルに電源線およびグランド線が配線接続されてなる半
導体集積回路においてなされたものである。すなわち、
請求項１の発明に係る半導体集積回路では、電源線と、
論理回路未使用セルのうちの少なくとも一つのＮＭＯＳ
のゲートとを電源接続線によって接続し、グランド線
と、論理回路未使用セルのうちの少なくとも一つのＰＭ
ＯＳのゲートとをグランド接続線によって接続した。
【０００５】請求項２の発明に係る半導体集積回路で
は、電源線と、論理回路未使用セルのうちの少なくとも
一つのＮ型拡散層とを電源接続線によって接続し、グラ
ンド線と、論理回路未使用セルのうちの少なくとも一つ
のＰ型拡散層とをグランド接続線によって接続した。
は、電源線と、論理回路未使用セルのうちの少なくとも
一つのＮ型拡散層とを電源接続線によって接続し、グラ
ンド線と、論理回路未使用セルのうちの少なくとも一つ
のＰ型拡散層とをグランド接続線によって接続した。
【０００６】請求項１の発明では、電源線と、論理回路
未使用セルのうちの少なくとも一つのＮＭＯＳのゲート
とが接続されているため、論理回路のスイッチング時、
ＮＭＯＳのゲートとその直下のＰウエルとの間に形成さ
れるゲート容量が電源−グランド間のデカップリング・
コンデンサとして働く。この結果、電源線の電圧値がグ
ランド電圧値に対して安定化される。またグランド線
と、論理回路未使用セルのうちの少なくとも一つのＰＭ
ＯＳのゲートとが接続されているため、論理回路のスイ
ッチング時、ゲートとその直下のＮウエルとの間に形成
されるゲート容量が電源−グランド間のデカップリング
・コンデンサとして働く。この結果、グランド線の電圧
値が電源電圧値に対して安定化される。
未使用セルのうちの少なくとも一つのＮＭＯＳのゲート
とが接続されているため、論理回路のスイッチング時、
ＮＭＯＳのゲートとその直下のＰウエルとの間に形成さ
れるゲート容量が電源−グランド間のデカップリング・
コンデンサとして働く。この結果、電源線の電圧値がグ
ランド電圧値に対して安定化される。またグランド線
と、論理回路未使用セルのうちの少なくとも一つのＰＭ
ＯＳのゲートとが接続されているため、論理回路のスイ
ッチング時、ゲートとその直下のＮウエルとの間に形成
されるゲート容量が電源−グランド間のデカップリング
・コンデンサとして働く。この結果、グランド線の電圧
値が電源電圧値に対して安定化される。
【０００７】請求項２の発明では、電源線と、論理回路
未使用セルのうちの少なくとも一つのＮ型拡散層とが接
続されているため、論理回路のスイッチング時、Ｎ型拡
散層とその直下のＰウエルとの接合によるＰ−Ｎ接合容
量が電源−グランド間のデカップリング・コンデンサと
して働く。またグランド線と、論理回路未使用セルのう
ちの少なくとも一つのＰ型拡散層とが接続されているた
め、論理回路のスイッチング時、Ｐ型拡散層とその直下
のＮウエルとの接合によるＰ−Ｎ接合容量が電源−グラ
ンド間のデカップリング・コンデンサとして働く。よっ
て、電源線、グランド線のスイッチング時の電圧変動を
低く抑えられる。
未使用セルのうちの少なくとも一つのＮ型拡散層とが接
続されているため、論理回路のスイッチング時、Ｎ型拡
散層とその直下のＰウエルとの接合によるＰ−Ｎ接合容
量が電源−グランド間のデカップリング・コンデンサと
して働く。またグランド線と、論理回路未使用セルのう
ちの少なくとも一つのＰ型拡散層とが接続されているた
め、論理回路のスイッチング時、Ｐ型拡散層とその直下
のＮウエルとの接合によるＰ−Ｎ接合容量が電源−グラ
ンド間のデカップリング・コンデンサとして働く。よっ
て、電源線、グランド線のスイッチング時の電圧変動を
低く抑えられる。
【０００８】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の実施の形態を図面に基づいて説明する。図１は、本
発明の第１実施形態を示す要部のレイアウト図であり、
特に本発明の特徴である論理回路未使用セルの配線接続
の一例を一セル分について示したものである。また図２
は図１におけるＡ−Ａ線矢視断面図である。この半導体
集積回路は図１および図２に示すように、一つの基本の
セル１が、二つのＰＭＯＳ２と二つのＮＭＯＳ３とから
構成され、この基本のセル１が基体（チップ）に多数、
規則的に配置されたゲートアレー構造を有している。
路の実施の形態を図面に基づいて説明する。図１は、本
発明の第１実施形態を示す要部のレイアウト図であり、
特に本発明の特徴である論理回路未使用セルの配線接続
の一例を一セル分について示したものである。また図２
は図１におけるＡ−Ａ線矢視断面図である。この半導体
集積回路は図１および図２に示すように、一つの基本の
セル１が、二つのＰＭＯＳ２と二つのＮＭＯＳ３とから
構成され、この基本のセル１が基体（チップ）に多数、
規則的に配置されたゲートアレー構造を有している。
【０００９】すなわち、一つのセル１において基体１１
には、Ｎウエル２１とＰウエル３１とが並んで形成され
ている。Ｎウエル２１形成位置の基体１１上には、二つ
のＰＭＯＳ２のゲート２２、２３が互いに略平行に形成
されており、Ｎウエル２１より基体１１の表層側には、
二つのゲート２２、２３を境にして三つのＰ型拡散層２
４、２５、２６が形成されている。そして、ゲート２
２、２３とＰ型拡散層２４、２５、２６とにより二つの
ＰＭＯＳ２が形成されている。同様に、Ｐウエル３１形
成位置の基体１１上には、二つのＮＭＯＳ３のゲート３
２、３３が、互いに略平行に形成されかつその長さ方向
がそれぞれ、ＰＭＯＳ２のゲート２２、２３の長さ方向
にほぼ一致するように設けられている。またＰウエル３
１より基体１１の表層側に、二つのゲート３２、３３を
境にして三つのＮ型拡散層３４、３５、３６が形成され
ている。そして、ゲート３２、３３とＮ型拡散層３４、
３５、３６とによって二つのＮＭＯＳ３が形成されてい
る。
には、Ｎウエル２１とＰウエル３１とが並んで形成され
ている。Ｎウエル２１形成位置の基体１１上には、二つ
のＰＭＯＳ２のゲート２２、２３が互いに略平行に形成
されており、Ｎウエル２１より基体１１の表層側には、
二つのゲート２２、２３を境にして三つのＰ型拡散層２
４、２５、２６が形成されている。そして、ゲート２
２、２３とＰ型拡散層２４、２５、２６とにより二つの
ＰＭＯＳ２が形成されている。同様に、Ｐウエル３１形
成位置の基体１１上には、二つのＮＭＯＳ３のゲート３
２、３３が、互いに略平行に形成されかつその長さ方向
がそれぞれ、ＰＭＯＳ２のゲート２２、２３の長さ方向
にほぼ一致するように設けられている。またＰウエル３
１より基体１１の表層側に、二つのゲート３２、３３を
境にして三つのＮ型拡散層３４、３５、３６が形成され
ている。そして、ゲート３２、３３とＮ型拡散層３４、
３５、３６とによって二つのＮＭＯＳ３が形成されてい
る。
【００１０】なお、ゲート２２、２３の両端はそれぞ
れ、Ｐ型拡散層２４、２５、２６の外方のＮウエル２１
上に延出して形成され、ゲート３２、３３の両端はそれ
ぞれ、Ｎ型拡散層３４、３５、３６外方のＰウエル３１
上に延出して形成されている。また図２に示すように、
ゲート２２、２３、３２、３３と基体１１との間にはゲ
ート絶縁膜１２が介装されている。
れ、Ｐ型拡散層２４、２５、２６の外方のＮウエル２１
上に延出して形成され、ゲート３２、３３の両端はそれ
ぞれ、Ｎ型拡散層３４、３５、３６外方のＰウエル３１
上に延出して形成されている。また図２に示すように、
ゲート２２、２３、３２、３３と基体１１との間にはゲ
ート絶縁膜１２が介装されている。
【００１１】前述したようにこのように構成されたセル
１は基体１１に多数、規則的に配置されており、多数の
セル１のうちの一部のセル１が配線接続されて論理回路
が構成されている。ここで論理回路に使用されるセル１
を、論理回路使用セル（以下、実使用セルと記す）１と
し、残部を論理回路に使用されない論理回路未使用セル
（以下、未使用セルと記す）１とする。
１は基体１１に多数、規則的に配置されており、多数の
セル１のうちの一部のセル１が配線接続されて論理回路
が構成されている。ここで論理回路に使用されるセル１
を、論理回路使用セル（以下、実使用セルと記す）１と
し、残部を論理回路に使用されない論理回路未使用セル
（以下、未使用セルと記す）１とする。
【００１２】一方、基体１１に規則的に配置された各セ
ル１のＰＭＯＳ２上には、絶縁膜１３（図２参照）を介
してアルミニウム（Ａｌ）からなる電源線１４が連続し
て設けられおり、各セル１のＮＭＯＳ３上には絶縁膜１
３を介してＡｌからなるグランド線１５が連続して設け
られている。通常、Ｎウエル２１の電位は電源電位ＶＤ
Ｄ、Ｐウエル３１の電位は接地電位ＧＮＤとされてお
り、よって例えば図１に示す未使用セル１に設けられた
電源線１４、グランド線１５は、紙面の左右方向に延び
て、それぞれ未使用セル１の周辺に設けられた実使用セ
ルのＮウエル２１、Ｐウエル３１に配線接続されてい
る。
ル１のＰＭＯＳ２上には、絶縁膜１３（図２参照）を介
してアルミニウム（Ａｌ）からなる電源線１４が連続し
て設けられおり、各セル１のＮＭＯＳ３上には絶縁膜１
３を介してＡｌからなるグランド線１５が連続して設け
られている。通常、Ｎウエル２１の電位は電源電位ＶＤ
Ｄ、Ｐウエル３１の電位は接地電位ＧＮＤとされてお
り、よって例えば図１に示す未使用セル１に設けられた
電源線１４、グランド線１５は、紙面の左右方向に延び
て、それぞれ未使用セル１の周辺に設けられた実使用セ
ルのＮウエル２１、Ｐウエル３１に配線接続されてい
る。
【００１３】ところで、本実施形態において上記電源線
１４は、未使用セル１のＮＭＯＳ３のゲート３２と電源
接続線１４１によって接続されており、上記グランド線
１５は、未使用セル１のＰＭＯＳ２のゲート２３とグラ
ンド接続線１５１によって接続されている。具体的に
は、電源線１４から未使用セル１のＮＭＯＳ３のゲート
３２に向けて電源接続線１４１が延びて形成され、電源
接続線１４１の先端側が、図２に示すごとく絶縁膜１３
に形成されたコンタクトホール１６を介してゲート３２
の先端部に接続されている。またグランド線１５から未
使用セル１のＰＭＯＳ２のゲート２３に向けてグランド
接続線１５１が延びて形成され、グランド接続線１５１
の先端側が絶縁膜１３に形成されたコンタクトホール１
７を介してゲート２３の先端部に接続されている。
１４は、未使用セル１のＮＭＯＳ３のゲート３２と電源
接続線１４１によって接続されており、上記グランド線
１５は、未使用セル１のＰＭＯＳ２のゲート２３とグラ
ンド接続線１５１によって接続されている。具体的に
は、電源線１４から未使用セル１のＮＭＯＳ３のゲート
３２に向けて電源接続線１４１が延びて形成され、電源
接続線１４１の先端側が、図２に示すごとく絶縁膜１３
に形成されたコンタクトホール１６を介してゲート３２
の先端部に接続されている。またグランド線１５から未
使用セル１のＰＭＯＳ２のゲート２３に向けてグランド
接続線１５１が延びて形成され、グランド接続線１５１
の先端側が絶縁膜１３に形成されたコンタクトホール１
７を介してゲート２３の先端部に接続されている。
【００１４】電源接続線１４１、グランド接続線１５１
は、配線抵抗の点からその長さができるだけ短くなるよ
うに形成されていることが好ましく、したがって本実施
形態では電源線１４においてＮＭＯＳ３のゲート３２に
近接する位置より電源接続線１４１が延びて形成され、
グランド線１５においてＰＭＯＳ２のゲート２３に近接
する位置よりグランド接続線１５１が延びて形成された
状態となっている。なお電源接続線１４１、グランド接
続線１５１は、電源線１４、グランド線１５のパターン
形成と同時に形成され、電源線１４、グランド線１５と
同様Ａｌからなっている。
は、配線抵抗の点からその長さができるだけ短くなるよ
うに形成されていることが好ましく、したがって本実施
形態では電源線１４においてＮＭＯＳ３のゲート３２に
近接する位置より電源接続線１４１が延びて形成され、
グランド線１５においてＰＭＯＳ２のゲート２３に近接
する位置よりグランド接続線１５１が延びて形成された
状態となっている。なお電源接続線１４１、グランド接
続線１５１は、電源線１４、グランド線１５のパターン
形成と同時に形成され、電源線１４、グランド線１５と
同様Ａｌからなっている。
【００１５】このように構成された半導体集積回路で
は、電源線１４が、未使用セル１のＮＭＯＳ３のゲート
３２と電源接続線１４１によって接続されているため、
ゲート３２とＰウエル３１との間に形成されるＭＯＳキ
ャパシタ構造のゲート容量が、電源−グランド間のデカ
ップリング・コンデンサとして働くことになる。したが
って電源線１４の電圧値がグランド電圧値に対し安定化
される。またグランド線１５が、未使用セル１のＰＭＯ
Ｓ２のゲート２３とグランド接続線１５１によって接続
されていることから、ゲート２３とＮウエル２１との間
に形成されるゲート容量が、同じく電源−グランド間の
デカップリング・コンデンサとして働くため、グランド
線１５の電圧値が電源電圧値に対し安定化される。その
結果、この半導体集積回路に設けられた論理回路のスイ
ッチング時における電源線１４、グランド線１５の電圧
値変動が抑えられ、未使用セル１の周辺の実使用セルの
電源電圧値が安定化される。
は、電源線１４が、未使用セル１のＮＭＯＳ３のゲート
３２と電源接続線１４１によって接続されているため、
ゲート３２とＰウエル３１との間に形成されるＭＯＳキ
ャパシタ構造のゲート容量が、電源−グランド間のデカ
ップリング・コンデンサとして働くことになる。したが
って電源線１４の電圧値がグランド電圧値に対し安定化
される。またグランド線１５が、未使用セル１のＰＭＯ
Ｓ２のゲート２３とグランド接続線１５１によって接続
されていることから、ゲート２３とＮウエル２１との間
に形成されるゲート容量が、同じく電源−グランド間の
デカップリング・コンデンサとして働くため、グランド
線１５の電圧値が電源電圧値に対し安定化される。その
結果、この半導体集積回路に設けられた論理回路のスイ
ッチング時における電源線１４、グランド線１５の電圧
値変動が抑えられ、未使用セル１の周辺の実使用セルの
電源電圧値が安定化される。
【００１６】図３は上記実施形態の半導体集積回路にお
ける電源線１４およびグランド線１５の波形図であり、
図中（ａ）は電源線１４の波形、（ｂ）はグランド線１
５の波形、（ｃ）はこの半導体集積回路における論理回
路の出力波形を示している。また図中破線は比較例であ
り、ゲート３２に接続しなかった場合の電源線１４の波
形（ｄ）と論理回路の出力波形（ｅ）をそれぞれ示して
いる。図３に示すように、論理回路が”Ｌｏｗ”出力か
ら”Ｈｉｇｈ”出力へスイッチングすると、電源線１４
にスイッチング電流が流れるため、比較例では電源１４
の配線抵抗によって（ｄ）に示すように大きな電圧降下
が発生する。これに対し、上記実施形態の場合には、
（ａ）に示すように電源線１４の電圧降下量が小さくな
っており、（ｅ）に示すように論理回路の出力が急峻に
なっている。
ける電源線１４およびグランド線１５の波形図であり、
図中（ａ）は電源線１４の波形、（ｂ）はグランド線１
５の波形、（ｃ）はこの半導体集積回路における論理回
路の出力波形を示している。また図中破線は比較例であ
り、ゲート３２に接続しなかった場合の電源線１４の波
形（ｄ）と論理回路の出力波形（ｅ）をそれぞれ示して
いる。図３に示すように、論理回路が”Ｌｏｗ”出力か
ら”Ｈｉｇｈ”出力へスイッチングすると、電源線１４
にスイッチング電流が流れるため、比較例では電源１４
の配線抵抗によって（ｄ）に示すように大きな電圧降下
が発生する。これに対し、上記実施形態の場合には、
（ａ）に示すように電源線１４の電圧降下量が小さくな
っており、（ｅ）に示すように論理回路の出力が急峻に
なっている。
【００１７】また図示しないが、グランド線１５におい
てもゲート２３に接続しなかった場合には、スイッチン
グ時に図３（ｄ）に示した電源線１４と同様の電圧降下
がみられる一方、ゲート２３に接続することでグランド
線１５の電圧降下量が小さくなることが確認される。こ
れらのことからも、ゲート３２とＰウエル３１との間に
形成されるゲート容量と、ゲート２３とＮウエル２１と
の間に形成されるゲート容量とによるデカップリング・
コンデンサ効果によって、スイッチング時における電源
線１４およびグランド線１５の電圧値が安定化されたこ
とがわかる。
てもゲート２３に接続しなかった場合には、スイッチン
グ時に図３（ｄ）に示した電源線１４と同様の電圧降下
がみられる一方、ゲート２３に接続することでグランド
線１５の電圧降下量が小さくなることが確認される。こ
れらのことからも、ゲート３２とＰウエル３１との間に
形成されるゲート容量と、ゲート２３とＮウエル２１と
の間に形成されるゲート容量とによるデカップリング・
コンデンサ効果によって、スイッチング時における電源
線１４およびグランド線１５の電圧値が安定化されたこ
とがわかる。
【００１８】以上のように第１実施形態によれば、電源
線１４およびグランド線１５の電圧値を安定化すること
ができるので、電源電圧降下に起因する論理回路の遅延
時間の増大や誤動作の発生を抑制することができる。ま
た電源線１４、グランド線１５の形成と同時に電源接続
線１４１、グランド接続線１５１を形成することができ
るので、工程数を増加させることなく上記効果を得るこ
とができる。
線１４およびグランド線１５の電圧値を安定化すること
ができるので、電源電圧降下に起因する論理回路の遅延
時間の増大や誤動作の発生を抑制することができる。ま
た電源線１４、グランド線１５の形成と同時に電源接続
線１４１、グランド接続線１５１を形成することができ
るので、工程数を増加させることなく上記効果を得るこ
とができる。
【００１９】なお、上記実施形態では、電源線を未使用
セルのうちの一つのＮＭＯＳのゲートに接続し、グラン
ド線を未使用セルのうちの一つのＰＭＯＳのゲートに接
続した場合について説明したが、これに限定されるもの
でなく、電源線を未使用セルのうちの二つ以上のＮＭＯ
Ｓのゲートと接続してもよく、またグランド線を未使用
セルのうちの二つ以上のＰＭＯＳのゲートに接続しても
よいのはもちろんである。
セルのうちの一つのＮＭＯＳのゲートに接続し、グラン
ド線を未使用セルのうちの一つのＰＭＯＳのゲートに接
続した場合について説明したが、これに限定されるもの
でなく、電源線を未使用セルのうちの二つ以上のＮＭＯ
Ｓのゲートと接続してもよく、またグランド線を未使用
セルのうちの二つ以上のＰＭＯＳのゲートに接続しても
よいのはもちろんである。
【００２０】次に本発明の第２実施形態を図４および図
５を用いて説明する。なお、図４は図１と同様、未使用
セルの配線接続を一セル分について示したレイアウト図
であり、図５は図４におけるＢ−Ｂ線矢視断面図であ
る。この実施形態において、上記第１実施形態と相違す
るのは、電源線１４が未使用セル１のＮＭＯＳ３のゲー
ト３２でなくＮ型拡散層３４と接続され、グランド線１
５が未使用セル１のＰＭＯＳ２のゲート２３でなくＰ型
拡散層２６と接続されている点である。
５を用いて説明する。なお、図４は図１と同様、未使用
セルの配線接続を一セル分について示したレイアウト図
であり、図５は図４におけるＢ−Ｂ線矢視断面図であ
る。この実施形態において、上記第１実施形態と相違す
るのは、電源線１４が未使用セル１のＮＭＯＳ３のゲー
ト３２でなくＮ型拡散層３４と接続され、グランド線１
５が未使用セル１のＰＭＯＳ２のゲート２３でなくＰ型
拡散層２６と接続されている点である。
【００２１】すなわち、電源線１４からＮＭＯＳ３のＮ
型拡散層３４に向けて電源接続線１４１が延びて形成さ
れ、電源接続線１４１の先端側が、図５に示すごとく絶
縁膜１３に形成されたコンタクトホール１８を介してＮ
型拡散層３４に接続されている。またグランド線１５か
らＰＭＯＳ２のＰ型拡散層２６に向けてグランド接続線
１５１が延びて形成され、グランド接続線１５１の先端
側が絶縁膜１３に形成されたコンタクトホール１９を介
してＰ型拡散層２６に接続されている。
型拡散層３４に向けて電源接続線１４１が延びて形成さ
れ、電源接続線１４１の先端側が、図５に示すごとく絶
縁膜１３に形成されたコンタクトホール１８を介してＮ
型拡散層３４に接続されている。またグランド線１５か
らＰＭＯＳ２のＰ型拡散層２６に向けてグランド接続線
１５１が延びて形成され、グランド接続線１５１の先端
側が絶縁膜１３に形成されたコンタクトホール１９を介
してＰ型拡散層２６に接続されている。
【００２２】このように構成された半導体集積回路で
は、電源線１４がＮ型拡散層３４と接続されているた
め、Ｎ型拡散層３４と、接地電位とされているＰウエル
３１との接合による、いわゆるＰ−Ｎ接合容量が電源−
グランド間のデカップリング・コンデンサとして働くこ
とになる。またグランド線１５がＰ型拡散層２６が接続
されているため、Ｐ型拡散層２６と、電源電位とされて
いるＮウエル２１との接合によるＰ−Ｎ接合容量が電源
−グランド間のデカップリング・コンデンサとして働く
ことになる。したがって、第２実施形態の半導体集積回
路によっても、論理回路のスイッチング時における電源
線１４、グランド線１５の電圧値を安定化でき、電源電
圧降下を抑制することができるので、電源電圧降下に起
因する論理回路の遅延時間の増大や誤動作の発生を抑制
することができる。
は、電源線１４がＮ型拡散層３４と接続されているた
め、Ｎ型拡散層３４と、接地電位とされているＰウエル
３１との接合による、いわゆるＰ−Ｎ接合容量が電源−
グランド間のデカップリング・コンデンサとして働くこ
とになる。またグランド線１５がＰ型拡散層２６が接続
されているため、Ｐ型拡散層２６と、電源電位とされて
いるＮウエル２１との接合によるＰ−Ｎ接合容量が電源
−グランド間のデカップリング・コンデンサとして働く
ことになる。したがって、第２実施形態の半導体集積回
路によっても、論理回路のスイッチング時における電源
線１４、グランド線１５の電圧値を安定化でき、電源電
圧降下を抑制することができるので、電源電圧降下に起
因する論理回路の遅延時間の増大や誤動作の発生を抑制
することができる。
【００２３】なお、この実施形態では、電源線を未使用
セルのうちの一つのＮ型拡散層に接続し、グランド線を
未使用セルのうちの一つのＰ型拡散層に接続した場合に
ついて説明したが、電源線を未使用セルのうちの二つ以
上のＮ型拡散層に接続してもよく、同様に、グランド線
を未使用セルのうちの二つ以上のＰ型拡散層に接続して
もよいのはもちろんである。
セルのうちの一つのＮ型拡散層に接続し、グランド線を
未使用セルのうちの一つのＰ型拡散層に接続した場合に
ついて説明したが、電源線を未使用セルのうちの二つ以
上のＮ型拡散層に接続してもよく、同様に、グランド線
を未使用セルのうちの二つ以上のＰ型拡散層に接続して
もよいのはもちろんである。
【００２４】次に本発明の第３実施形態を図６を用いて
説明する。なお、図６は図１と同様、未使用セルの配線
接続を一セル分について示したレイアウト図である。図
６に示すようにこの実施形態は、第１実施形態と第２実
施形態とが組み合わされたものであり、電源線１４とＮ
ＭＯＳ３のゲート３２とＮ型拡散層３４とが電源接続線
１４１によって接続されており、グランド線１５とＰＭ
ＯＳ２のゲート２３とＰ型拡散層２６とがグランド接続
線１５１によって接続されている。
説明する。なお、図６は図１と同様、未使用セルの配線
接続を一セル分について示したレイアウト図である。図
６に示すようにこの実施形態は、第１実施形態と第２実
施形態とが組み合わされたものであり、電源線１４とＮ
ＭＯＳ３のゲート３２とＮ型拡散層３４とが電源接続線
１４１によって接続されており、グランド線１５とＰＭ
ＯＳ２のゲート２３とＰ型拡散層２６とがグランド接続
線１５１によって接続されている。
【００２５】このように構成された半導体集積回路で
は、未使用セル１において、Ｎ型拡散層３４とＰウエル
３１との接合によるＰ−Ｎ接合容量とともに、ＮＭＯＳ
３のゲート３２とＰウエル３１との間に形成されるゲー
ト容量が、電源−グランド間のデカップリング・コンデ
ンサとして働く。またＰ型拡散層２６とＮウエル２１と
の接合によるＰ−Ｎ接合容量とともに、ＰＭＯＳ２のゲ
ート２３とＮウエル２１との間に形成されるゲート容量
が電源−グランド間のデカップリング・コンデンサとし
て働く。したがって、論理回路のスイッチング時におけ
る電源線１４、グランド線１５の電圧値を一層安定化で
き、電源電圧降下をより抑制することができるので、電
源電圧降下に起因する論理回路の遅延時間の増大や誤動
作の発生をさらに抑えることができる。
は、未使用セル１において、Ｎ型拡散層３４とＰウエル
３１との接合によるＰ−Ｎ接合容量とともに、ＮＭＯＳ
３のゲート３２とＰウエル３１との間に形成されるゲー
ト容量が、電源−グランド間のデカップリング・コンデ
ンサとして働く。またＰ型拡散層２６とＮウエル２１と
の接合によるＰ−Ｎ接合容量とともに、ＰＭＯＳ２のゲ
ート２３とＮウエル２１との間に形成されるゲート容量
が電源−グランド間のデカップリング・コンデンサとし
て働く。したがって、論理回路のスイッチング時におけ
る電源線１４、グランド線１５の電圧値を一層安定化で
き、電源電圧降下をより抑制することができるので、電
源電圧降下に起因する論理回路の遅延時間の増大や誤動
作の発生をさらに抑えることができる。
【００２６】なお、この実施形態では、電源線を同じ未
使用セルのＮＭＯＳのゲートとＮ型拡散層に接続した場
合について説明したが、電源線を異なる未使用セルに形
成されたＮＭＯＳのゲート、ＮＭＯＳのＮ型拡散層に接
続することも可能である。同様にグランド線を異なる未
使用セルに形成されたＰＭＯＳのゲート、ＰＭＯＳのＰ
型拡散層に接続することも可能である。また本発明は、
ゲートアレー構造を少なくともチップ内の一部に有する
全ての半導体集積回路に適用することができる。
使用セルのＮＭＯＳのゲートとＮ型拡散層に接続した場
合について説明したが、電源線を異なる未使用セルに形
成されたＮＭＯＳのゲート、ＮＭＯＳのＮ型拡散層に接
続することも可能である。同様にグランド線を異なる未
使用セルに形成されたＰＭＯＳのゲート、ＰＭＯＳのＰ
型拡散層に接続することも可能である。また本発明は、
ゲートアレー構造を少なくともチップ内の一部に有する
全ての半導体集積回路に適用することができる。
【００２７】
【発明の効果】以上説明したように請求項１の発明によ
れば、電源線に接続された未使用セルのＮＭＯＳのゲー
トとＰウエルとの間に形成されるゲート容量が、電源−
グランド間のデカップリング・コンデンサとして働き、
またグランド線に接続された未使用セルのＰＭＯＳのゲ
ートとＮウエルとの間に形成されるゲート容量が、電源
−グランド間のデカップリング・コンデンサとして働く
ので、論理回路のスイッチング時における電源線、グラ
ンド線の電圧値を安定化できる。したがって、論理回路
の遅延時間の増大や誤動作の発生を抑制することができ
る。請求項２の発明によれば、電源線に接続された未使
用セルのＮ型拡散層と、Ｐウエルとの接合によるＰ−Ｎ
接合容量が、電源−グランド間のデカップリング・コン
デンサとして働き、またグランド線に接続された未使用
セルのＰ型拡散層と、Ｎウエルとの接合によるＰ−Ｎ接
合容量が、電源−グランド間のデカップリング・コンデ
ンサとして働くので、請求項１の発明と同様の効果を得
ることができる。
れば、電源線に接続された未使用セルのＮＭＯＳのゲー
トとＰウエルとの間に形成されるゲート容量が、電源−
グランド間のデカップリング・コンデンサとして働き、
またグランド線に接続された未使用セルのＰＭＯＳのゲ
ートとＮウエルとの間に形成されるゲート容量が、電源
−グランド間のデカップリング・コンデンサとして働く
ので、論理回路のスイッチング時における電源線、グラ
ンド線の電圧値を安定化できる。したがって、論理回路
の遅延時間の増大や誤動作の発生を抑制することができ
る。請求項２の発明によれば、電源線に接続された未使
用セルのＮ型拡散層と、Ｐウエルとの接合によるＰ−Ｎ
接合容量が、電源−グランド間のデカップリング・コン
デンサとして働き、またグランド線に接続された未使用
セルのＰ型拡散層と、Ｎウエルとの接合によるＰ−Ｎ接
合容量が、電源−グランド間のデカップリング・コンデ
ンサとして働くので、請求項１の発明と同様の効果を得
ることができる。
【図１】本発明に係る半導体集積回路の第１実施形態の
要部を示すレイアウト図である。
要部を示すレイアウト図である。
【図２】図１におけるＡ−Ａ線矢視断面図である。
【図３】論理回路のスイッチング時における電源線およ
びグランド線の波形図である。
びグランド線の波形図である。
【図４】本発明に係る半導体集積回路の第２実施形態の
要部を示すレイアウト図である。
要部を示すレイアウト図である。
【図５】図４におけるＢ−Ｂ線矢視断面図である。
【図６】本発明に係る半導体集積回路の第３実施形態の
要部を示すレイアウト図である。
要部を示すレイアウト図である。
１ セル ２ ＰＭＯＳ ３ ＮＭＯＳ １１ 基体 １４ 電源線 １５ グランド線 ２１ Ｎウエル ２２、２３、３２、３３ ゲート ２４、２５、２６ Ｐ型拡散層 ３１ Ｐウエル ３４、３５、３６ Ｎ型拡散層 １４１ 電源接続線 １５１ グランド接続線
Claims (3)
- 【請求項１】 基体に形成されたＮウエルと、該Ｎウエ
ルより前記基体の表層側に形成されたＰ型拡散層と、前
記基体上に形成されたゲートとからなるＰチャネルＭＯ
Ｓトランジスタ、および前記基体に形成されたＰウエル
と、該Ｐウエルより前記基体の表層側に形成されたＮ型
拡散層と、前記基体上に形成されたゲートとからなるＮ
チャネルＭＯＳトランジスタを有するセルが多数、規則
的に配置されてなり、該多数のセルのうちの一部のセル
が配線接続されて論理回路を構成する論理回路使用セル
とされ、残部が前記論理回路に使用されない論理回路未
使用セルとされ、前記論理回路使用セルに電源線および
グランド線が配線接続されてなる半導体集積回路におい
て、 前記電源線と、前記論理回路未使用セルのうちの少なく
とも一つのＮチャネルＭＯＳトランジスタのゲートとが
電源接続線によって接続され、 前記グランド線と、前記論理回路未使用セルのうちの少
なくとも一つのＰチャネルＭＯＳトランジスタのゲート
とがグランド接続線によって接続されてなることを特徴
とする半導体集積回路。 - 【請求項２】 基体に形成されたＮウエルと、該Ｎウエ
ルより前記基体の表層側に形成されたＰ型拡散層と、前
記基体上に形成されたゲートとからなるＰチャネルＭＯ
Ｓトランジスタ、および前記基体に形成されたＰウエル
と、該Ｐウエルより前記基体の表層側に形成されたＮ型
拡散層と、前記基体上に形成されたゲートとからなるＮ
チャネルＭＯＳトランジスタを有するセルが多数、規則
的に配置されてなり、該多数のセルのうちの一部のセル
が配線接続されて論理回路を構成する論理回路使用セル
とされ、残部が前記論理回路に使用されない論理回路未
使用セルとされ、前記論理回路使用セルに電源線および
グランド線が配線接続されてなる半導体集積回路におい
て、 前記電源線と、前記論理回路未使用セルのうちの少なく
とも一つのＮ型拡散層とが電源接続線によって接続さ
れ、 前記グランド線と、前記論理回路未使用セルのうちの少
なくとも一つのＰ型拡散層とがグランド接続線によって
接続されてなることを特徴とする半導体集積回路。 - 【請求項３】 前記電源接続線は、前記論理回路未使用
セルのうちの少なくとも一つのＮ型拡散層に接続し、 前記グランド接続線は、前記論理回路未使用セルのうち
の少なくとも一つのＰ型拡散層に接続してなることを特
徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005432A JPH09199608A (ja) | 1996-01-17 | 1996-01-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005432A JPH09199608A (ja) | 1996-01-17 | 1996-01-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199608A true JPH09199608A (ja) | 1997-07-31 |
Family
ID=11611039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005432A Pending JPH09199608A (ja) | 1996-01-17 | 1996-01-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946875B2 (en) | 2001-12-21 | 2005-09-20 | Nec Electronics Corporation | Universal logic module and ASIC using the same |
-
1996
- 1996-01-17 JP JP8005432A patent/JPH09199608A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946875B2 (en) | 2001-12-21 | 2005-09-20 | Nec Electronics Corporation | Universal logic module and ASIC using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6515337B1 (en) | Input protection circuit connected to projection circuit power source potential line | |
| US7638821B2 (en) | Integrated circuit incorporating decoupling capacitor under power and ground lines | |
| US7106562B2 (en) | Protection circuit section for semiconductor circuit system | |
| JP3228583B2 (ja) | 半導体集積回路装置 | |
| US7863652B2 (en) | Semiconductor integrated circuit device | |
| JP2002100761A (ja) | シリコンｍｏｓｆｅｔ高周波半導体デバイスおよびその製造方法 | |
| KR980012291A (ko) | 반도체 장치 | |
| JPH0897362A (ja) | 半導体集積回路の電源保護回路 | |
| JP2937923B2 (ja) | 半導体集積回路 | |
| JP2004304136A (ja) | 半導体装置 | |
| JPH03116864A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JP2008041986A (ja) | 半導体集積回路装置 | |
| JPH09199608A (ja) | 半導体集積回路 | |
| US5930191A (en) | Semiconductor memory device having a plurality of power voltages | |
| JP2741712B2 (ja) | 半導体集積回路装置 | |
| JPH1168043A (ja) | Ｅｓｄ保護回路 | |
| JP3805662B2 (ja) | 半導体集積回路 | |
| JP2000150796A (ja) | 半導体装置 | |
| JP2901542B2 (ja) | 半導体集積回路 | |
| JPH11135645A (ja) | 半導体集積回路装置 | |
| JPH05335485A (ja) | 半導体集積回路装置 | |
| JPH11265942A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH1187606A (ja) | 静電保護回路およびこれを備えた半導体集積回路装置 | |
| JP2003092350A (ja) | 半導体集積回路及びスタンダードセルライブラリ | |
| JP2000022075A (ja) | 半導体集積回路 |