JPH07297290A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07297290A JPH07297290A JP6088921A JP8892194A JPH07297290A JP H07297290 A JPH07297290 A JP H07297290A JP 6088921 A JP6088921 A JP 6088921A JP 8892194 A JP8892194 A JP 8892194A JP H07297290 A JPH07297290 A JP H07297290A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】セル内の空きスペースを有効利用してダミート
ランジスタを形成し、回路変更時には電源配線のパター
ンの変更のみで対応できる半導体集積回路装置を提供す
る。 【構成】セル１Ａ，１Ｂ内には電源配線１０の下方にＰ
ＭＯＳトランジスタよりなるダミートランジスタ１３が
形成され、電源配線１１の下方にＮＭＯＳトランジスタ
よりなるダミートランジスタ１４が形成されている。セ
ル１Ａのトランジスタ１４のゲート電極２０が露出する
ように配線１１のパターンが変更され、セル１Ｂのトラ
ンジスタ１３のゲート電極１７が露出するように配線１
０のパターンが変更されている。トランジスタ１４の両
Ｎ型領域は配線１１に接続され、トランジスタ１３の両
Ｐ型領域は配線１０に接続されている。信号線２１のコ
ンタクト２１ａと電極２０，１７とが接続されている。
ランジスタを形成し、回路変更時には電源配線のパター
ンの変更のみで対応できる半導体集積回路装置を提供す
る。 【構成】セル１Ａ，１Ｂ内には電源配線１０の下方にＰ
ＭＯＳトランジスタよりなるダミートランジスタ１３が
形成され、電源配線１１の下方にＮＭＯＳトランジスタ
よりなるダミートランジスタ１４が形成されている。セ
ル１Ａのトランジスタ１４のゲート電極２０が露出する
ように配線１１のパターンが変更され、セル１Ｂのトラ
ンジスタ１３のゲート電極１７が露出するように配線１
０のパターンが変更されている。トランジスタ１４の両
Ｎ型領域は配線１１に接続され、トランジスタ１３の両
Ｐ型領域は配線１０に接続されている。信号線２１のコ
ンタクト２１ａと電極２０，１７とが接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置
（ＬＳＩ）に係り、詳しくはＣＭＯＳトランジスタより
なるセルが多数形成されたＬＳＩに関する。
（ＬＳＩ）に係り、詳しくはＣＭＯＳトランジスタより
なるセルが多数形成されたＬＳＩに関する。
【０００２】近年、ＬＳＩが大規模化し高集積化されて
いる。その反面、ＬＳＩの短納期化、コストダウンが要
求されている。そのため、タイミング調整の必要や、回
路に不具合がある場合の回路変更時にも、高集積な回路
を最小限のコストで短納期で変更する必要がある。
いる。その反面、ＬＳＩの短納期化、コストダウンが要
求されている。そのため、タイミング調整の必要や、回
路に不具合がある場合の回路変更時にも、高集積な回路
を最小限のコストで短納期で変更する必要がある。
【０００３】
【従来の技術】図５には従来のスタンダードセルＬＳＩ
におけるセル４１が示されている。このセル４１はＣＭ
ＯＳ構成であり、所定間隔を隔てて形成された３つのＰ
型半導体領域４２，４３，４４と、所定間隔を隔てて形
成された３つのＮ型半導体領域４５，４６，４７とを備
えている。各Ｐ型半導体領域と各Ｎ型半導体領域とは互
いに対向配置されている。互いに隣接するＰ型領域４
２，４３，４４間の上方にはゲート電極４８，４９が形
成されている。Ｐ型領域４２，４３及びゲート電極４８
によりＰＭＯＳトランジスタＴ５が形成され、Ｐ型領域
４３，４４及びゲート電極４９によりＰＭＯＳトランジ
スタＴ６が形成されている。従って、Ｐ型領域４２，４
４はトランジスタＴ５，Ｔ６のソースとなり、Ｐ型領域
４３はトランジスタＴ５，Ｔ６のドレインとなる。ま
た、互いに隣接するＮ型領域４５，４６，４７間の上方
には前記ゲート電極４８，４９が延びている。Ｎ型領域
４５，４６及びゲート電極４８によりＮＭＯＳトランジ
スタＴ７が形成され、Ｎ型領域４６，４７及びゲート電
極４９によりＮＭＯＳトランジスタＴ８が形成されてい
る。従って、Ｎ型領域４５はトランジスタＴ７のソース
となり、Ｎ型領域４６はトランジスタＴ７のドレインと
なる。Ｎ型領域４６はトランジスタＴ８のソースとな
り、Ｎ型領域４７はトランジスタＴ８のドレインとな
る。
におけるセル４１が示されている。このセル４１はＣＭ
ＯＳ構成であり、所定間隔を隔てて形成された３つのＰ
型半導体領域４２，４３，４４と、所定間隔を隔てて形
成された３つのＮ型半導体領域４５，４６，４７とを備
えている。各Ｐ型半導体領域と各Ｎ型半導体領域とは互
いに対向配置されている。互いに隣接するＰ型領域４
２，４３，４４間の上方にはゲート電極４８，４９が形
成されている。Ｐ型領域４２，４３及びゲート電極４８
によりＰＭＯＳトランジスタＴ５が形成され、Ｐ型領域
４３，４４及びゲート電極４９によりＰＭＯＳトランジ
スタＴ６が形成されている。従って、Ｐ型領域４２，４
４はトランジスタＴ５，Ｔ６のソースとなり、Ｐ型領域
４３はトランジスタＴ５，Ｔ６のドレインとなる。ま
た、互いに隣接するＮ型領域４５，４６，４７間の上方
には前記ゲート電極４８，４９が延びている。Ｎ型領域
４５，４６及びゲート電極４８によりＮＭＯＳトランジ
スタＴ７が形成され、Ｎ型領域４６，４７及びゲート電
極４９によりＮＭＯＳトランジスタＴ８が形成されてい
る。従って、Ｎ型領域４５はトランジスタＴ７のソース
となり、Ｎ型領域４６はトランジスタＴ７のドレインと
なる。Ｎ型領域４６はトランジスタＴ８のソースとな
り、Ｎ型領域４７はトランジスタＴ８のドレインとな
る。
【０００４】両Ｐ型領域４２，４４及びＮ型領域４５の
外端部にはコンタクト形成領域４２ａ，４４ａ，４５ａ
が互いに離間する方向に形成されている。コンタクト形
成領域４２ａ，４４ａの上方にはＰＭＯＳトランジスタ
Ｔ５，Ｔ６の外端部に沿ってトランジスタＴ５，Ｔ６の
配列方向に延びる電源配線５０が設けられている。コン
タクト形成領域４５ａの上方にはＮＭＯＳトランジスタ
Ｔ７，Ｔ８の外端部に沿ってトランジスタＴ７，Ｔ８の
配列方向に延びる電源配線５１が設けられている。配線
５０，５１には高電位及び低電位電源ＶDD，ＶSSが印加
される。
外端部にはコンタクト形成領域４２ａ，４４ａ，４５ａ
が互いに離間する方向に形成されている。コンタクト形
成領域４２ａ，４４ａの上方にはＰＭＯＳトランジスタ
Ｔ５，Ｔ６の外端部に沿ってトランジスタＴ５，Ｔ６の
配列方向に延びる電源配線５０が設けられている。コン
タクト形成領域４５ａの上方にはＮＭＯＳトランジスタ
Ｔ７，Ｔ８の外端部に沿ってトランジスタＴ７，Ｔ８の
配列方向に延びる電源配線５１が設けられている。配線
５０，５１には高電位及び低電位電源ＶDD，ＶSSが印加
される。
【０００５】上記のセル４１において、形成領域４２
ａ，４４ａはコンタクト４２ｂ，４４ｂによって配線５
０に接続され、Ｐ型領域４２，４４には電源ＶDDが印加
される。形成領域４５ａはコンタクト４５ｂによって配
線５１に接続され、Ｎ型領域４５には電源ＶSSが印加さ
れる。
ａ，４４ａはコンタクト４２ｂ，４４ｂによって配線５
０に接続され、Ｐ型領域４２，４４には電源ＶDDが印加
される。形成領域４５ａはコンタクト４５ｂによって配
線５１に接続され、Ｎ型領域４５には電源ＶSSが印加さ
れる。
【０００６】ゲート電極４８，４９には入力端子Ａ１，
Ａ２が設けられている。Ｐ型領域４３及びＮ型領域４７
は信号配線５２により接続され、同配線５２には出力端
子Ｘが設けられている。上記のようにしてセル４１によ
り入力端子Ａ１，Ａ２と１つの出力端子Ｘとを備えた２
入力ＮＡＮＤ回路が形成されている。
Ａ２が設けられている。Ｐ型領域４３及びＮ型領域４７
は信号配線５２により接続され、同配線５２には出力端
子Ｘが設けられている。上記のようにしてセル４１によ
り入力端子Ａ１，Ａ２と１つの出力端子Ｘとを備えた２
入力ＮＡＮＤ回路が形成されている。
【０００７】
【発明が解決しようとする課題】ところが、上記従来の
セル４１において、電源配線５０，５１の下方は空きス
ペースとなっており、有効利用されていない。この空き
スペースは１つで考えれば小さいが、半導体チップ上の
セルの数だけあるため、半導体チップの面積が増大す
る。
セル４１において、電源配線５０，５１の下方は空きス
ペースとなっており、有効利用されていない。この空き
スペースは１つで考えれば小さいが、半導体チップ上の
セルの数だけあるため、半導体チップの面積が増大す
る。
【０００８】そして、設計した回路のタイミング調整の
必要や、回路の不具合が発生した時の回路変更時にはす
べての配線層を変更しなければならないため、多大なコ
ストと時間を費やしていた。
必要や、回路の不具合が発生した時の回路変更時にはす
べての配線層を変更しなければならないため、多大なコ
ストと時間を費やしていた。
【０００９】半導体チップ上に前記セル４１と同様なダ
ミーセルを設けてある場合には、そのダミーセルの分の
面積が増大する。また、このようなダミーセルは所定の
回路とは無関係な位置に設けられるため、このダミーセ
ルを使用する場合には配線長も長くなり、配線を大幅に
変更しなければならない。さらに、ダミーセルを使用し
て生成できる機能も決められており、使用しないダミー
セルもあり、無駄なスペースとなっていた。
ミーセルを設けてある場合には、そのダミーセルの分の
面積が増大する。また、このようなダミーセルは所定の
回路とは無関係な位置に設けられるため、このダミーセ
ルを使用する場合には配線長も長くなり、配線を大幅に
変更しなければならない。さらに、ダミーセルを使用し
て生成できる機能も決められており、使用しないダミー
セルもあり、無駄なスペースとなっていた。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、セル内の空きスペース
を有効利用してダミートランジスタを形成し、回路変更
時には配線のパターンの変更のみで対応できる半導体集
積回路装置を提供することにある。
れたものであって、その目的は、セル内の空きスペース
を有効利用してダミートランジスタを形成し、回路変更
時には配線のパターンの変更のみで対応できる半導体集
積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１の発明では、Ｐ
ＭＯＳトランジスタと、ＮＭＯＳトランジスタとを対向
するように配置し、両ＭＯＳトランジスタの配置方向に
おける両ＭＯＳトランジスタの外端部には電源配線との
コンタクトを形成するためのコンタクト形成領域を互い
に離間する方向に形成してセルを構成する。両ＭＯＳト
ランジスタのコンタクト形成領域の上方を両ＭＯＳトラ
ンジスタの外端部に沿って延びる一対の電源配線を形成
する。セル内には一対の電源配線の下方においてそれぞ
れダミートランジスタを形成する。
ＭＯＳトランジスタと、ＮＭＯＳトランジスタとを対向
するように配置し、両ＭＯＳトランジスタの配置方向に
おける両ＭＯＳトランジスタの外端部には電源配線との
コンタクトを形成するためのコンタクト形成領域を互い
に離間する方向に形成してセルを構成する。両ＭＯＳト
ランジスタのコンタクト形成領域の上方を両ＭＯＳトラ
ンジスタの外端部に沿って延びる一対の電源配線を形成
する。セル内には一対の電源配線の下方においてそれぞ
れダミートランジスタを形成する。
【００１２】請求項２の発明では、電源配線は、ダミー
トランジスタの一部が露出するようにパターニングされ
ている。請求項３の発明では、電源配線は、ダミートラ
ンジスタの少なくともゲートコンタクト部が露出するよ
うにパターニングされ、該ダミートランジスタのソー
ス，ドレイン領域は該ダミートランジスタ上方の電源配
線に接続され、該ダミートランジスタのゲート電極は信
号線に接続されている。
トランジスタの一部が露出するようにパターニングされ
ている。請求項３の発明では、電源配線は、ダミートラ
ンジスタの少なくともゲートコンタクト部が露出するよ
うにパターニングされ、該ダミートランジスタのソー
ス，ドレイン領域は該ダミートランジスタ上方の電源配
線に接続され、該ダミートランジスタのゲート電極は信
号線に接続されている。
【００１３】請求項４の発明では、電源配線は、２つの
異なるセルにおいて、それぞれのセルに設けられたダミ
ートランジスタのゲートコンタクト部およびソース，ド
レイン領域の一方が露出するようにパターニングされ、
それぞれのゲート電極は共通の第１の信号線に接続さ
れ、一方の領域は共通の第２の信号線に接続され、他方
の領域はそれぞれの領域の上方の電源配線に接続されて
いる。
異なるセルにおいて、それぞれのセルに設けられたダミ
ートランジスタのゲートコンタクト部およびソース，ド
レイン領域の一方が露出するようにパターニングされ、
それぞれのゲート電極は共通の第１の信号線に接続さ
れ、一方の領域は共通の第２の信号線に接続され、他方
の領域はそれぞれの領域の上方の電源配線に接続されて
いる。
【００１４】請求項５の発明では、セルは一対のＰＭＯ
Ｓトランジスタと、一対のＮＭＯＳトランジスタとで構
成される。一対のＰＭＯＳトランジスタは、所定間隔を
隔てて形成された３つのＰ型半導体領域と、Ｐ型半導体
領域間の上方に形成された一対のゲート電極とからな
る。一対のＮＭＯＳトランジスタは、所定間隔を隔てて
形成された３つのＮ型半導体領域と、Ｎ型半導体領域間
の上方に形成された一対のゲート電極とからなる。
Ｓトランジスタと、一対のＮＭＯＳトランジスタとで構
成される。一対のＰＭＯＳトランジスタは、所定間隔を
隔てて形成された３つのＰ型半導体領域と、Ｐ型半導体
領域間の上方に形成された一対のゲート電極とからな
る。一対のＮＭＯＳトランジスタは、所定間隔を隔てて
形成された３つのＮ型半導体領域と、Ｎ型半導体領域間
の上方に形成された一対のゲート電極とからなる。
【００１５】
【作用】従って、請求項１の発明によれば、セル内の空
きスペースが有効に利用され、ダミートランジスタを設
けてあるにもかかわらず、半導体チップの面積の増大を
抑制でき、コストダウンが可能となる。
きスペースが有効に利用され、ダミートランジスタを設
けてあるにもかかわらず、半導体チップの面積の増大を
抑制でき、コストダウンが可能となる。
【００１６】請求項２の発明によれば、タイミング調整
が必要であったり、回路の不具合時の回路の変更におい
て、電源配線の変更のみでダミートランジスタの使用が
可能になる。また、配線変更時にダミートランジスタの
組合せで機能が決定される。
が必要であったり、回路の不具合時の回路の変更におい
て、電源配線の変更のみでダミートランジスタの使用が
可能になる。また、配線変更時にダミートランジスタの
組合せで機能が決定される。
【００１７】請求項３の発明によれば、信号線にダミー
トランジスタのゲート電極が接続されているので、信号
線を伝播する信号の伝播時間が遅くなり、タイミングが
調整される。
トランジスタのゲート電極が接続されているので、信号
線を伝播する信号の伝播時間が遅くなり、タイミングが
調整される。
【００１８】請求項４の発明によれば、第１の信号線の
信号の電圧レベルに基づいていずれか一方のダミートラ
ンジスタが動作し、そのダミートランジスタに接続され
ている電源配線の電圧が第２の信号線を介して出力され
る。
信号の電圧レベルに基づいていずれか一方のダミートラ
ンジスタが動作し、そのダミートランジスタに接続され
ている電源配線の電圧が第２の信号線を介して出力され
る。
【００１９】請求項５の発明によれば、一対のＰＭＯＳ
トランジスタは３つのＰ型領域からなり、１つのＰ型領
域を両トランジスタの共通の領域としている。一対のＮ
ＭＯＳトランジスタは３つのＮ型領域からなり、１つの
Ｎ型領域を両トランジスタの共通の領域としている。従
って、セルの占有する面積が小さくなり、集積度が向上
される。
トランジスタは３つのＰ型領域からなり、１つのＰ型領
域を両トランジスタの共通の領域としている。一対のＮ
ＭＯＳトランジスタは３つのＮ型領域からなり、１つの
Ｎ型領域を両トランジスタの共通の領域としている。従
って、セルの占有する面積が小さくなり、集積度が向上
される。
【００２０】
［第１実施例］以下、本発明をスタンダードセルに具体
化した第１実施例を図１に従って説明する。
化した第１実施例を図１に従って説明する。
【００２１】図１には本実施例の２つのセル１Ａ，１Ｂ
を使用して構成された２つの２入力ＮＡＮＤ回路が示さ
れている。セル１Ａ，１Ｂは同一の構成であり、ＣＭＯ
Ｓトランジスタで構成されている。セル１Ａ，１Ｂは所
定間隔を隔てて形成された３つのＰ型半導体領域２，
３，４と、所定間隔を隔てて形成された３つのＮ型半導
体領域５，６，７とを備えている。各Ｐ型領域２，３，
４と各Ｎ型領域５，６，７とは互いに対向配置されてい
る。
を使用して構成された２つの２入力ＮＡＮＤ回路が示さ
れている。セル１Ａ，１Ｂは同一の構成であり、ＣＭＯ
Ｓトランジスタで構成されている。セル１Ａ，１Ｂは所
定間隔を隔てて形成された３つのＰ型半導体領域２，
３，４と、所定間隔を隔てて形成された３つのＮ型半導
体領域５，６，７とを備えている。各Ｐ型領域２，３，
４と各Ｎ型領域５，６，７とは互いに対向配置されてい
る。
【００２２】互いに隣接するＰ型領域２，３，４間の上
方にはゲート電極８，９が形成されている。Ｐ型領域
２，３及びゲート電極８によりＰＭＯＳトランジスタＴ
１が形成され、Ｐ型領域３，４及びゲート電極９により
ＰＭＯＳトランジスタＴ２が形成されている。従って、
Ｐ型領域２，４はトランジスタＴ１，Ｔ２のソースとな
り、Ｐ型領域３はトランジスタＴ１，Ｔ２のドレインと
なる。
方にはゲート電極８，９が形成されている。Ｐ型領域
２，３及びゲート電極８によりＰＭＯＳトランジスタＴ
１が形成され、Ｐ型領域３，４及びゲート電極９により
ＰＭＯＳトランジスタＴ２が形成されている。従って、
Ｐ型領域２，４はトランジスタＴ１，Ｔ２のソースとな
り、Ｐ型領域３はトランジスタＴ１，Ｔ２のドレインと
なる。
【００２３】また、互いに隣接するＮ型領域５，６，７
間の上方には前記ゲート電極８，９が延びている。Ｎ型
領域５，６及びゲート電極８によりＮＭＯＳトランジス
タＴ３が形成され、Ｎ型領域６，７及びゲート電極９に
よりＮＭＯＳトランジスタＴ４が形成されている。従っ
て、Ｎ型領域５はトランジスタＴ３のソースとなり、Ｎ
型領域６はトランジスタＴ３のドレインとなる。Ｎ型領
域６はトランジスタＴ４のソースとなり、Ｎ型領域７は
トランジスタＴ４のドレインとなる。一対のＰＭＯＳト
ランジスタＴ１，Ｔ２はＰ型領域３を両トランジスタＴ
１，Ｔ２の共通の領域としている。一対のＮＭＯＳトラ
ンジスタＴ３，Ｔ４はＮ型領域６を両トランジスタＴ
３，Ｔ４の共通の領域としている。従って、セル１Ａ，
１Ｂの占有する面積を小さくでき、半導体チップの集積
度を向上することができる。
間の上方には前記ゲート電極８，９が延びている。Ｎ型
領域５，６及びゲート電極８によりＮＭＯＳトランジス
タＴ３が形成され、Ｎ型領域６，７及びゲート電極９に
よりＮＭＯＳトランジスタＴ４が形成されている。従っ
て、Ｎ型領域５はトランジスタＴ３のソースとなり、Ｎ
型領域６はトランジスタＴ３のドレインとなる。Ｎ型領
域６はトランジスタＴ４のソースとなり、Ｎ型領域７は
トランジスタＴ４のドレインとなる。一対のＰＭＯＳト
ランジスタＴ１，Ｔ２はＰ型領域３を両トランジスタＴ
１，Ｔ２の共通の領域としている。一対のＮＭＯＳトラ
ンジスタＴ３，Ｔ４はＮ型領域６を両トランジスタＴ
３，Ｔ４の共通の領域としている。従って、セル１Ａ，
１Ｂの占有する面積を小さくでき、半導体チップの集積
度を向上することができる。
【００２４】両Ｐ型領域２，４及びＮ型領域５の外端部
にはコンタクト形成領域２ａ，４ａ，５ａが互いに離間
する方向に形成されている。コンタクト形成領域２ａ，
４ａの上方にはトランジスタＴ１，Ｔ２の外端部に沿っ
てトランジスタＴ１，Ｔ２の配列方向に延びる電源配線
１０が設けられている。コンタクト形成領域５ａの上方
にはトランジスタＴ３，Ｔ４の外端部に沿ってトランジ
スタＴ３，Ｔ４の配列方向に延びる電源配線１１が設け
られている。配線１０，１１には高電位及び低電位電源
ＶDD，ＶSSが印加される。
にはコンタクト形成領域２ａ，４ａ，５ａが互いに離間
する方向に形成されている。コンタクト形成領域２ａ，
４ａの上方にはトランジスタＴ１，Ｔ２の外端部に沿っ
てトランジスタＴ１，Ｔ２の配列方向に延びる電源配線
１０が設けられている。コンタクト形成領域５ａの上方
にはトランジスタＴ３，Ｔ４の外端部に沿ってトランジ
スタＴ３，Ｔ４の配列方向に延びる電源配線１１が設け
られている。配線１０，１１には高電位及び低電位電源
ＶDD，ＶSSが印加される。
【００２５】セル１Ａ，１Ｂ内には、配線１０の下方に
おいてＰＭＯＳトランジスタよりなるダミートランジス
タ１３が形成され、配線１１の下方においてＮＭＯＳト
ランジスタよりなるダミートランジスタ１４が形成され
ている。トランジスタ１３は２つのＰ型半導体領域と、
両Ｐ型領域間の上方に形成されたゲート電極１７とから
なる。トランジスタ１４は２つのＮ型半導体領域と、両
Ｎ型領域間の上方に形成されたゲート電極２０とからな
る。
おいてＰＭＯＳトランジスタよりなるダミートランジス
タ１３が形成され、配線１１の下方においてＮＭＯＳト
ランジスタよりなるダミートランジスタ１４が形成され
ている。トランジスタ１３は２つのＰ型半導体領域と、
両Ｐ型領域間の上方に形成されたゲート電極１７とから
なる。トランジスタ１４は２つのＮ型半導体領域と、両
Ｎ型領域間の上方に形成されたゲート電極２０とからな
る。
【００２６】上記のセル１Ａ，１Ｂにおいて、形成領域
２ａ，４ａはコンタクト２ｂ，４ｂによって配線１０に
接続され、Ｐ型領域２，４には電源ＶDDが印加される。
形成領域５ａはコンタクト５ｂによって配線１１に接続
され、Ｎ型領域５には電源ＶSSが印加される。
２ａ，４ａはコンタクト２ｂ，４ｂによって配線１０に
接続され、Ｐ型領域２，４には電源ＶDDが印加される。
形成領域５ａはコンタクト５ｂによって配線１１に接続
され、Ｎ型領域５には電源ＶSSが印加される。
【００２７】ゲート電極８，９には入力端子Ａ１，Ａ２
が設けられている。Ｐ型領域３及びＮ型領域７は信号配
線１２により接続され、同配線１２には出力端子Ｘが設
けられている。上記のようにしてセル１Ａ，１Ｂにより
入力端子Ａ１，Ａ２と１つの出力端子Ｘとを備えた２入
力ＮＡＮＤ回路が形成されている。
が設けられている。Ｐ型領域３及びＮ型領域７は信号配
線１２により接続され、同配線１２には出力端子Ｘが設
けられている。上記のようにしてセル１Ａ，１Ｂにより
入力端子Ａ１，Ａ２と１つの出力端子Ｘとを備えた２入
力ＮＡＮＤ回路が形成されている。
【００２８】２つの２入力ＮＡＮＤ回路間には他の回路
からの信号線２１が配線されている。図１では、信号線
２１を伝播する信号のタイミング調整や、回路変更等が
不必要である。そのため、ダミートランジスタ１３，１
４は使用されず、トランジスタ１３，１４は電源配線１
０，１１で覆われている。
からの信号線２１が配線されている。図１では、信号線
２１を伝播する信号のタイミング調整や、回路変更等が
不必要である。そのため、ダミートランジスタ１３，１
４は使用されず、トランジスタ１３，１４は電源配線１
０，１１で覆われている。
【００２９】これらのトランジスタ１３，１４に対応す
る電源配線１０，１１の部分をパターニングしてトラン
ジスタ１３，１４を露出させることより、トランジスタ
１３，１４は使用可能になる。
る電源配線１０，１１の部分をパターニングしてトラン
ジスタ１３，１４を露出させることより、トランジスタ
１３，１４は使用可能になる。
【００３０】このように、本実施例では、電源配線１
０，１１の下方のセル１Ａ，１Ｂ内の空きスペースに、
ダミートランジスタ１３，１４を形成している。そのた
め、セル１Ａ，１Ｂ内の空きスペースを有効に利用で
き、ダミートランジスタを設けてあるにもかかわらず、
半導体チップの面積の増大を抑制でき、よってコストダ
ウンを図ることができる。
０，１１の下方のセル１Ａ，１Ｂ内の空きスペースに、
ダミートランジスタ１３，１４を形成している。そのた
め、セル１Ａ，１Ｂ内の空きスペースを有効に利用で
き、ダミートランジスタを設けてあるにもかかわらず、
半導体チップの面積の増大を抑制でき、よってコストダ
ウンを図ることができる。
【００３１】［第２実施例］次に、第２実施例を図２に
従って説明する。なお、説明の便宜上、図１と同様の構
成については同一の符号を付して説明を一部省略する。
従って説明する。なお、説明の便宜上、図１と同様の構
成については同一の符号を付して説明を一部省略する。
【００３２】図２に示すように、本実施例においても２
つのセル１Ａ，１Ｂを使用して２つの２入力ＮＡＮＤ回
路が構成されている。本実施例においては、セル１Ａ側
において、ダミートランジスタ１４のゲート電極２０の
少なくともゲートコンタクト部が露出するように、電源
配線１１がパターニングされている。また、セル１Ｂ側
において、ダミートランジスタ１３のゲート電極１７の
少なくともゲートコンタクト部が露出するように、電源
配線１０がパターニングされている。なお、トランジス
タ１４の両Ｎ型領域は配線１１に接続され、トランジス
タ１３の両Ｐ型領域は配線１０に接続されている。
つのセル１Ａ，１Ｂを使用して２つの２入力ＮＡＮＤ回
路が構成されている。本実施例においては、セル１Ａ側
において、ダミートランジスタ１４のゲート電極２０の
少なくともゲートコンタクト部が露出するように、電源
配線１１がパターニングされている。また、セル１Ｂ側
において、ダミートランジスタ１３のゲート電極１７の
少なくともゲートコンタクト部が露出するように、電源
配線１０がパターニングされている。なお、トランジス
タ１４の両Ｎ型領域は配線１１に接続され、トランジス
タ１３の両Ｐ型領域は配線１０に接続されている。
【００３３】信号線２１の中間部にはコンタクト２１ａ
が形成され、このコンタクト２１ａと両ゲート電極２
０，１７とが信号配線によりそれぞれ接続されている。
このように、本実施例では、前記実施例と同様の効果が
ある。信号線２１に両トランジスタ１３，１４のゲート
電極１７，２０の負荷容量を接続しているため、信号線
２１の端子ＳＡから端子ＳＸへ伝播する信号の伝播時間
を遅くして、タイミング調整を行うことができる。
が形成され、このコンタクト２１ａと両ゲート電極２
０，１７とが信号配線によりそれぞれ接続されている。
このように、本実施例では、前記実施例と同様の効果が
ある。信号線２１に両トランジスタ１３，１４のゲート
電極１７，２０の負荷容量を接続しているため、信号線
２１の端子ＳＡから端子ＳＸへ伝播する信号の伝播時間
を遅くして、タイミング調整を行うことができる。
【００３４】また、この回路変更時において、近接した
複数のセル内のダミートランジスタを使用し、それらの
配線を行うことにより必要とする機能を実現できる。そ
のため、このような回路変更時において信号配線を大幅
に変更しなくて済むとともに、その機能を実現するため
の配線長も短くでき、コストや所要時間を低減すること
ができる。
複数のセル内のダミートランジスタを使用し、それらの
配線を行うことにより必要とする機能を実現できる。そ
のため、このような回路変更時において信号配線を大幅
に変更しなくて済むとともに、その機能を実現するため
の配線長も短くでき、コストや所要時間を低減すること
ができる。
【００３５】さらに、本実施例において、前記実施例と
同様の効果がある。 ［第３実施例］次に、第３実施例を図３に従って説明す
る。なお、説明の便宜上、図１と同様の構成については
同一の符号を付して説明を一部省略する。
同様の効果がある。 ［第３実施例］次に、第３実施例を図３に従って説明す
る。なお、説明の便宜上、図１と同様の構成については
同一の符号を付して説明を一部省略する。
【００３６】図３に示すように、本実施例においても２
つのセル１Ａ，１Ｂを使用して２つの２入力ＮＡＮＤ回
路が構成されている。本実施例においては、セル１Ａ側
において、ダミートランジスタ１４の一方のＮ型領域
（ソース領域）及びゲート電極２０が露出するように、
電源配線１１がパターニングされている。トランジスタ
１４の他方のＮ型領域（ドレイン領域）は配線１１に接
続されている。また、セル１Ｂ側において、ダミートラ
ンジスタ１３の一方のＰ型領域（ドレイン領域）及びゲ
ート電極１７が露出するように、電源配線１０がパター
ニングされている。トランジスタ１３の他方のＰ型領域
（ソース領域）は配線１０に接続されている。
つのセル１Ａ，１Ｂを使用して２つの２入力ＮＡＮＤ回
路が構成されている。本実施例においては、セル１Ａ側
において、ダミートランジスタ１４の一方のＮ型領域
（ソース領域）及びゲート電極２０が露出するように、
電源配線１１がパターニングされている。トランジスタ
１４の他方のＮ型領域（ドレイン領域）は配線１１に接
続されている。また、セル１Ｂ側において、ダミートラ
ンジスタ１３の一方のＰ型領域（ドレイン領域）及びゲ
ート電極１７が露出するように、電源配線１０がパター
ニングされている。トランジスタ１３の他方のＰ型領域
（ソース領域）は配線１０に接続されている。
【００３７】２つの２入力ＮＡＮＤ回路（セル１Ａ，１
Ｂ）間には、端子ＳＡを備える第１の信号線としての信
号線２２と、端子ＳＸを備える第２の信号線としての信
号線２３が配線されている。信号線２２の内端部にはコ
ンタクト２２ａが形成され、コンタクト２２ａと両ゲー
ト電極２０，１７とが信号配線によりそれぞれ接続され
ている。信号線２３の内端部にはコンタクト２３ａが形
成され、トランジスタ１３の露出されたＰ型領域及びト
ランジスタ１４の露出されたＮ型領域とコンタクト２３
ａとが信号配線によりそれぞれ接続されている。従っ
て、ダミートランジスタ１３，１４によってＣＭＯＳイ
ンバータが構成され、端子ＳＡの入力信号が反転されて
端子ＳＸから出力される。
Ｂ）間には、端子ＳＡを備える第１の信号線としての信
号線２２と、端子ＳＸを備える第２の信号線としての信
号線２３が配線されている。信号線２２の内端部にはコ
ンタクト２２ａが形成され、コンタクト２２ａと両ゲー
ト電極２０，１７とが信号配線によりそれぞれ接続され
ている。信号線２３の内端部にはコンタクト２３ａが形
成され、トランジスタ１３の露出されたＰ型領域及びト
ランジスタ１４の露出されたＮ型領域とコンタクト２３
ａとが信号配線によりそれぞれ接続されている。従っ
て、ダミートランジスタ１３，１４によってＣＭＯＳイ
ンバータが構成され、端子ＳＡの入力信号が反転されて
端子ＳＸから出力される。
【００３８】本実施例においても、前記第２実施例と同
様の効果がある。 ［第４実施例］次に、第４実施例を図４に従って説明す
る。なお、説明の便宜上、図１と同様の構成については
同一の符号を付して説明を一部省略する。
様の効果がある。 ［第４実施例］次に、第４実施例を図４に従って説明す
る。なお、説明の便宜上、図１と同様の構成については
同一の符号を付して説明を一部省略する。
【００３９】図４にはセル１Ａを使用して構成された２
入力ＮＡＮＤ回路と、セル１Ｃを使用して構成された２
入力ＮＯＲ回路とが示されている。本実施例のセル１Ｃ
におけるＰＭＯＳトランジスタＴ２のＰ型領域４には前
記コンタクト形成領域４ａが形成されていない。従っ
て、電源ＶDDは電源配線１０を介してＰ型領域２にのみ
印加される。
入力ＮＡＮＤ回路と、セル１Ｃを使用して構成された２
入力ＮＯＲ回路とが示されている。本実施例のセル１Ｃ
におけるＰＭＯＳトランジスタＴ２のＰ型領域４には前
記コンタクト形成領域４ａが形成されていない。従っ
て、電源ＶDDは電源配線１０を介してＰ型領域２にのみ
印加される。
【００４０】セル１Ａ内には、電源配線１０の下方に前
記ダミートランジスタ１３が形成され、電源配線１１の
下方においてＮＭＯＳトランジスタよりなる２つのダミ
ートランジスタ２４，２５が形成されている。トランジ
スタ２４，２５は所定間隔を隔てて形成された３つのＮ
型半導体領域と、各Ｎ型領域間の上方に形成されたゲー
ト電極２６，２７とからなる。
記ダミートランジスタ１３が形成され、電源配線１１の
下方においてＮＭＯＳトランジスタよりなる２つのダミ
ートランジスタ２４，２５が形成されている。トランジ
スタ２４，２５は所定間隔を隔てて形成された３つのＮ
型半導体領域と、各Ｎ型領域間の上方に形成されたゲー
ト電極２６，２７とからなる。
【００４１】セル１Ｃ内には、電源配線１０の下方にお
いてＰＭＯＳトランジスタよりなる２つのダミートラン
ジスタ２８，２９が形成され、電源配線１１の下方に前
記ダミートランジスタ１４が形成されている。トランジ
スタ２８，２９は所定間隔を隔てて形成された３つのＰ
型半導体領域と、各Ｐ型領域間の上方に形成されたゲー
ト電極３０，３１とからなる。
いてＰＭＯＳトランジスタよりなる２つのダミートラン
ジスタ２８，２９が形成され、電源配線１１の下方に前
記ダミートランジスタ１４が形成されている。トランジ
スタ２８，２９は所定間隔を隔てて形成された３つのＰ
型半導体領域と、各Ｐ型領域間の上方に形成されたゲー
ト電極３０，３１とからなる。
【００４２】そして、前記セル１Ａを使用して前記２入
力ＮＡＮＤ回路が構成されている。また、上記のセル１
Ｃにおいて、形成領域２ａはコンタクト２ｂによって配
線１０に接続され、Ｐ型領域２には電源ＶDDが印加され
る。形成領域５ａ，７ａはコンタクト５ｂ，７ｂによっ
て配線１１に接続され、Ｎ型領域５，７には電源ＶSSが
印加される。ゲート電極８，９には入力端子Ａ１，Ａ２
が設けられている。Ｐ型領域４及びＮ型領域６は信号配
線１２により接続され、同配線１２には出力端子Ｘが設
けられている。上記のようにしてセル１Ｃにより入力端
子Ａ１，Ａ２と１つの出力端子Ｘとを備えた２入力ＮＯ
Ｒ回路が形成されている。
力ＮＡＮＤ回路が構成されている。また、上記のセル１
Ｃにおいて、形成領域２ａはコンタクト２ｂによって配
線１０に接続され、Ｐ型領域２には電源ＶDDが印加され
る。形成領域５ａ，７ａはコンタクト５ｂ，７ｂによっ
て配線１１に接続され、Ｎ型領域５，７には電源ＶSSが
印加される。ゲート電極８，９には入力端子Ａ１，Ａ２
が設けられている。Ｐ型領域４及びＮ型領域６は信号配
線１２により接続され、同配線１２には出力端子Ｘが設
けられている。上記のようにしてセル１Ｃにより入力端
子Ａ１，Ａ２と１つの出力端子Ｘとを備えた２入力ＮＯ
Ｒ回路が形成されている。
【００４３】本実施例においては、セル１Ａ側におい
て、ダミートランジスタ２４の一方のＮ型領域、ゲート
電極２６及びダミートランジスタ２５全体が露出するよ
うに、電源配線１１がパターニングされている。トラン
ジスタ２４の他方のＮ型領域は配線１１に接続されてい
る。
て、ダミートランジスタ２４の一方のＮ型領域、ゲート
電極２６及びダミートランジスタ２５全体が露出するよ
うに、電源配線１１がパターニングされている。トラン
ジスタ２４の他方のＮ型領域は配線１１に接続されてい
る。
【００４４】また、セル１Ｃ側において、ダミートラン
ジスタ２８，２９に共通のＰ型領域（ドレイン）及びゲ
ート電極３０，３１が露出するように、電源配線１０が
パターニングされている。トランジスタ２８の他方のＰ
型領域は配線１０に接続されている。
ジスタ２８，２９に共通のＰ型領域（ドレイン）及びゲ
ート電極３０，３１が露出するように、電源配線１０が
パターニングされている。トランジスタ２８の他方のＰ
型領域は配線１０に接続されている。
【００４５】２入力ＮＡＮＤ回路（セル１Ａ）と２入力
ＮＯＲ回路（セル１Ｃ）との間には、端子ＳＡ，ＳＸを
備える信号線３２と、端子ＳＢ，ＳＹを備える信号線３
３が配線されている。信号線３２の中間部にはコンタク
ト３２ａが形成され、コンタクト３２ａとゲート電極２
６，３０とが信号配線によりそれぞれ接続されている。
ＮＯＲ回路（セル１Ｃ）との間には、端子ＳＡ，ＳＸを
備える信号線３２と、端子ＳＢ，ＳＹを備える信号線３
３が配線されている。信号線３２の中間部にはコンタク
ト３２ａが形成され、コンタクト３２ａとゲート電極２
６，３０とが信号配線によりそれぞれ接続されている。
【００４６】トランジスタ２８，２９の露出された共通
のＰ型領域と、トランジスタ２５の露出された右方のＮ
型領域と、出力端子ＯＰとが信号配線により互いに接続
されている。
のＰ型領域と、トランジスタ２５の露出された右方のＮ
型領域と、出力端子ＯＰとが信号配線により互いに接続
されている。
【００４７】信号線３３の中間部にはコンタクト３３ａ
が形成され、コンタクト３３ａとゲート電極２７，３１
とが信号配線によりそれぞれ接続されている。従って、
ダミートランジスタ２４，２５，２８，２９によって２
入力ＮＡＮＤ回路が構成されている。端子ＳＡ，ＳＢの
入力信号が共にＨレベルのとき、出力端子ＯＰからＬレ
ベル（電源ＶSSのレベル）の信号が出力される。
が形成され、コンタクト３３ａとゲート電極２７，３１
とが信号配線によりそれぞれ接続されている。従って、
ダミートランジスタ２４，２５，２８，２９によって２
入力ＮＡＮＤ回路が構成されている。端子ＳＡ，ＳＢの
入力信号が共にＨレベルのとき、出力端子ＯＰからＬレ
ベル（電源ＶSSのレベル）の信号が出力される。
【００４８】本実施例においても、前記第２実施例と同
様の効果がある。なお、複数のセル内のダミートランジ
スタを使用して、ＣＭＯＳインバータ、ＮＡＮＤ回路以
外に、ＯＲ回路、ＮＯＲ回路、Ｅｘ−ＯＲ回路（排他的
論理和回路）等の他の論理回路を構成してもよい。
様の効果がある。なお、複数のセル内のダミートランジ
スタを使用して、ＣＭＯＳインバータ、ＮＡＮＤ回路以
外に、ＯＲ回路、ＮＯＲ回路、Ｅｘ−ＯＲ回路（排他的
論理和回路）等の他の論理回路を構成してもよい。
【００４９】
【発明の効果】以上詳述したように、請求項１の発明
は、セル内の空きスペースを有効に利用でき、半導体チ
ップの面積の増大を抑制してコストダウンを図ることが
できる。
は、セル内の空きスペースを有効に利用でき、半導体チ
ップの面積の増大を抑制してコストダウンを図ることが
できる。
【００５０】請求項２の発明は、タイミング調整が必要
であったり、回路の不具合時の回路の変更において、電
源配線の変更のみでダミートランジスタの使用が可能に
なる。また、配線変更時にダミートランジスタの組合せ
で機能を決定することができる。
であったり、回路の不具合時の回路の変更において、電
源配線の変更のみでダミートランジスタの使用が可能に
なる。また、配線変更時にダミートランジスタの組合せ
で機能を決定することができる。
【００５１】請求項３の発明は、信号線を伝播する信号
の伝播時間を遅くしてタイミングを調整できる。請求項
４の発明は、複数のダミートランジスタを用いて第１の
信号線の信号の電圧レベルに基づいて動作する回路を構
成することができる。
の伝播時間を遅くしてタイミングを調整できる。請求項
４の発明は、複数のダミートランジスタを用いて第１の
信号線の信号の電圧レベルに基づいて動作する回路を構
成することができる。
【００５２】請求項５の発明によれば、セルの占有する
面積を小さくでき、集積度を向上できる。
面積を小さくでき、集積度を向上できる。
【図１】本発明を具体化した第１実施例を示すレイアウ
ト図である。
ト図である。
【図２】第２実施例を示すレイアウト図である。
【図３】第３実施例を示すレイアウト図である。
【図４】第４実施例を示すレイアウト図である。
【図５】従来のセルを示すレイアウト図である。
１Ａ，１Ｂ，１Ｃ セル ２ａ，４ａ，５ａ，７ａ コンタクト形成領域 ２〜４ Ｐ型半導体領域 ５〜７ Ｎ型半導体領域 １０，１１ 電源配線 １３，１４ ダミートランジスタ Ｔ１，Ｔ２ ＰＭＯＳトランジスタ Ｔ３，Ｔ４ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３２１ Ｚ
Claims (5)
- 【請求項１】 ＰＭＯＳトランジスタ（Ｔ１，Ｔ２）
と、ＮＭＯＳトランジスタ（Ｔ３，Ｔ４）とを対向する
ように配置し、両ＭＯＳトランジスタの配置方向におけ
る両ＭＯＳトランジスタの外端部には電源配線（１０，
１１）とのコンタクトを形成するためのコンタクト形成
領域（２ａ，４ａ，５ａ）を互いに離間する方向に形成
してセル（１Ａ，１Ｂ）を構成し、前記両コンタクト形
成領域（２ａ，４ａ，５ａ）の上方を前記両ＭＯＳトラ
ンジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）の外端部に沿って
延びる一対の電源配線（１０，１１）を形成した半導体
集積回路装置において、 前記セル（１Ａ，１Ｂ）内には前記一対の電源配線（１
０，１１）の下方においてそれぞれダミートランジスタ
（１３，１４）が形成されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 前記電源配線（１０，１１）は、前記ダ
ミートランジスタ（１３，１４）の一部が露出するよう
にパターニングされてなることを特徴とする請求項１に
記載の半導体集積回路装置。 - 【請求項３】 前記電源配線は、前記ダミートランジス
タの少なくともゲートコンタクト部が露出するようにパ
ターニングされ、該ダミートランジスタのソース，ドレ
イン領域は該ダミートランジスタ上方の前記電源配線に
接続され、該ダミートランジスタのゲート電極は信号線
に接続されてなることを特徴とする請求項２に記載の半
導体集積回路装置。 - 【請求項４】 前記電源配線は、２つの異なるセルにお
いて、それぞれのセルに設けられた前記ダミートランジ
スタのゲートコンタクト部およびソース，ドレイン領域
の一方が露出するようにパターニングされ、それぞれの
ゲート電極は共通の第１の信号線に接続され、前記一方
の領域は共通の第２の信号線に接続され、他方の領域は
それぞれの領域の上方の前記電源配線に接続されてなる
ことを特徴とする請求項２に記載の半導体集積回路装
置。 - 【請求項５】 前記セル（１Ａ，１Ｂ）は一対のＰＭＯ
Ｓトランジスタ（Ｔ１，Ｔ２）と、一対のＮＭＯＳトラ
ンジスタ（Ｔ３，Ｔ４）とで構成され、 前記一対のＰＭＯＳトランジスタ（Ｔ１，Ｔ２）は、所
定間隔を隔てて形成された３つのＰ型半導体領域（２，
３，４）と、前記Ｐ型半導体領域（２，３，４）間の上
方に形成された一対のゲート電極（８，９）とからな
り、 前記一対のＮＭＯＳトランジスタ（Ｔ３，Ｔ４）は、所
定間隔を隔てて形成された３つのＮ型半導体領域（５，
６，７）と、前記Ｎ型半導体領域（５，６，７）間の上
方に形成された一対のゲート電極（８，９）とからなる
ことを特徴とする請求項１〜４のいずれか一項に記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088921A JPH07297290A (ja) | 1994-04-26 | 1994-04-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088921A JPH07297290A (ja) | 1994-04-26 | 1994-04-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297290A true JPH07297290A (ja) | 1995-11-10 |
Family
ID=13956387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088921A Withdrawn JPH07297290A (ja) | 1994-04-26 | 1994-04-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568015B1 (ko) * | 1999-07-30 | 2006-04-07 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| JP2008004790A (ja) * | 2006-06-23 | 2008-01-10 | Oki Electric Ind Co Ltd | スタンダードセル |
-
1994
- 1994-04-26 JP JP6088921A patent/JPH07297290A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568015B1 (ko) * | 1999-07-30 | 2006-04-07 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| JP2008004790A (ja) * | 2006-06-23 | 2008-01-10 | Oki Electric Ind Co Ltd | スタンダードセル |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |