JP4271206B2 - 半導体集積回路及びその設計・製造方法 - Google Patents

Description

本発明は汎用ロジックモジュール及びこれを用いたＡＳＩＣに関し、特にオフリーク電流の発生を防止しつつオンチップキャパシタを構成する技術に関する。

従来、一般的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、マスクプログラマブルな機能ブロックベースのゲートアレイといった汎用ロジックモジュールが知られている。

この汎用ロジックモジュールは、半導体基板上に形成されたＭＯＳトランジスタをｍ層（ｍは１以上の整数）の配線層で電気的に接続することにより汎用ロジックセルと呼ばれる基本回路をアレイ状に形成し、これを下地として、上記汎用ロジックセルをｎ層（ｎは１以上の整数）の配線層で電気的に接続することにより、所望の論理回路が組み込まれたＡＳＩＣ（Application Specific Integrated Circuit）を構成できるようにした半導体装置である。なお、基本回路は、一般に、例えばインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、マルチプレクサといった小規模な機能を有する論理回路から構成される。

この汎用ロジックモジュールを用いれば、所望の論理回路を実現するように上記ｎ層の配線パターンを設計し、その配線パターンが焼き付けられたリソグラフィーマスクを用いて、第ｍ層まで配線された下地としての半導体基板上に配線層を形成する半導体製造工程により、所望の論理回路が形成された半導体チップが得られる。

この汎用ロジックモジュールは以下のように利用される。例えば、半導体メーカは、第ｍ層まで形成された半導体基板の情報をユーザに公開する。ユーザは、公開された情報に基づいて所望の論理回路を設計し、その論理回路を実現するための半導体チップの製作を半導体メーカに依頼する。半導体メーカはユーザから受け取った論理回路に基づいてｎ層の配線パターンを自動設計し、上述したように半導体チップを製作する。

一般的なゲートアレイでは配線層が形成されていない下地が用意され、全ての配線層がユーザの要求に応じて形成される。このような構成を有するゲートアレイに比べると、汎用ロジックモジュールは、ユーザによる論理回路の設計から半導体チップの完成までの工期が短くなるという長所がある。

なお、上記のような汎用ロジックモジュールとして、例えば特開平７−１０６９４９号（米国特許第５０５５７１８号）は、３個の２入力マルチプレクサを組み合わせた４入力のマルチプレクサ（ＭＵＸ）から構成された「汎用組み合わせ論理モジュール」を開示している。また、他の汎用ロジックモジュールとして、米国特許第５６８４４１２号は、「CELL FORMING PART OF A CUSTOMIZABLE ARRAY」を開示している。また、特開昭６１−６１４３７号は、論理機能には使われない未使用領域をＶＤＤ及びＧＮＤ間のデカップリングコンデンサとして利用するマスタースライス型集積回路を開示している。更に、特開平２−２４１０６１号は、電源電位と設置電位間にノイズ吸収用のデカップリングコンデンサを備えたＣＭＯＳゲートアレイを開示している。
特開平７−１０６９４９号 米国特許第５６８４４１２号 特開昭６１−６１４３７号 特開平２−２４１０６１号

ところで、上述した従来の汎用ロジックモジュールでは、汎用ロジックセルに含まれるＭＯＳトランジスタには、既に電源（ＶＤＤ）配線及びグランド（ＧＮＤ）配線にそれぞれ接続済みのものが存在する。このようなＭＯＳトランジスタでは、ソース−ドレイン間にオフリーク電流が発生する。従って、論理回路として使用されない未接続の汎用ロジックセルに含まれるＭＯＳトランジスタであってもオフリーク電流が発生する。

図３は、ＭＯＳトランジスタのゲート長Ｌｅｆｆ、電源電圧Ｖｃｃ及びオフリーク電流Ｉｏｆｆの関係を示す。この図３に示されるように、オフリーク電流は、ゲート長が短くなり、電源電圧小さくなるに連れて大きくなる。従って、近年のＭＯＳトランジスタの微細化が進むに連れてオフリーク電流による消費電力が無視できなくなってきている。

多数の汎用ロジックセルが集積された汎用ロジックモジュールを用いて論理回路を構成する場合、実際に使用される汎用ロジックセルの割合は５０％程度と言われている。従って、汎用ロジックモジュールを用いて構成された論理回路では、未使用の汎用ロジックセルによって多大な電力が消費されており、改善が望まれている。

一方、近年は、ＡＳＩＣの動作周波数の向上も著しい。その結果、ＭＯＳトランジスタのスイッチング動作に起因して汎用ロジックモジュール内部の電源ラインにノイズが発生し、誤動作するという事態も発生している。

本発明は、上述した問題を解消するためになされたものであり、その目的は、論理回路として使用されない汎用ロジックセルにおけるオフリーク電流の発生を防止できる汎用ロジックモジュール及びこれを用いたＡＳＩＣを提供することにある。

以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の課題では、半導体集積回路は、第１配線層で一部が接続されることにより形成された１つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第２配線層を形成することにより論理回路が形成されている。

半導体集積回路では、第１汎用ロジックセルは、入力が第１端子（Ｔ１）に接続された第１インバータ（Ａ）と、入力が第２端子（Ｔ４）に接続された第２インバータ（Ｂ）と、入力が第３端子（Ｔ７）に接続された第３インバータ（Ｃ）と、前記第１インバータ（Ａ）の出力に入力が接続され、前記第３端子（Ｔ７）に第１制御入力が接続され、前記第３インバータ（Ｃ）の出力に第２制御入力が接続され、第４端子（Ｔ１０）に出力が接続された第１トランスファゲート（Ｅ）と、前記第２インバータ（Ｂ）の出力に入力が接続され、前記第３インバータ（Ｃ）の出力に第１制御入力が接続され、前記第３端子（Ｔ７）に第２制御入力が接続され、第４端子（Ｔ１０）に出力が接続された第２トランスファゲート（Ｄ）とを具備する。前記第１インバータ（Ａ）、前記第２インバータ（Ｂ）、前記第３インバータ（Ｃ）、前記第１トランスファゲート（Ｅ）、前記第２トランスファゲート（Ｄ）を接続する配線が前記第１配線層によって形成され、前記第１インバータ（Ａ）、前記第２インバータ（Ｂ）、前記第３インバータ（Ｃ）のうち少なくとも１つが電源またはグランドの一方にのみ接続されたインバータである。電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第２配線層に有し、半導体集積回路は、前記接続端子が開放である前記第１汎用ロジックセルを前記汎用ロジックセルとして少なくとも１つ備える。

前記汎用ロジックセルを接続するための前記第２配線層を形成することにより前記論理回路が形成される前記汎用ロジックモジュールによって半導体集積回路が形成されている。

電源またはグランドの一方にのみ接続された前記インバータに対応する入力に前記電源またはグランドの他方を接続することによってデカップリングコンデンサが形成されている。

また、前記半導体集積回路はＡＳＩＣであってもよい。

本発明の他の観点では、半導体集積回路は、第１配線層で一部が接続されることにより形成された１つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第２配線層を形成することにより論理回路が形成されている。

半導体集積回路の設計方法では、第１汎用ロジックセルにおいて、第１インバータ（Ａ）の入力を第１端子（Ｔ１）に接続し、第２インバータ（Ｂ）の入力を第２端子（Ｔ４）に接続し、第３インバータ（Ｃ）の入力を第３端子（Ｔ７）に接続し、前記第１インバータ（Ａ）の出力に第１トランスファゲート（Ｅ）の入力を接続し、前記第３端子（Ｔ７）に前記第１トランスファゲート（Ｅ）の第１制御入力を接続し、前記第３インバータ（Ｃ）の出力に前記第１トランスファゲート（Ｅ）の第２制御入力を接続し、第４端子（Ｔ１０）に前記第１トランスファゲート（Ｅ）の出力を接続し、前記第２インバータ（Ｂ）の出力に第２トランスファゲート（Ｄ）の入力を接続し、前記第３インバータ（Ｃ）の出力に前記第２トランスファゲート（Ｄ）の第１制御入力を接続し、前記第３端子（Ｔ７）に前記第２トランスファゲート（Ｄ）の第２制御入力を接続し、第４端子（Ｔ１０）に前記第２トランスファゲート（Ｄ）の出力を接続し、前記第１インバータ（Ａ）、前記第２インバータ（Ｂ）、前記第３インバータ（Ｃ）、前記第１トランスファゲート（Ｅ）、前記第２トランスファゲート（Ｄ）を前記第１配線層によって接続している。
前記第１インバータ（Ａ）、前記第２インバータ（Ｂ）、前記第３インバータ（Ｃ）のうち少なくとも１つが電源またはグランドの一方にのみ接続されたインバータであり、電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第２配線層に有する。半導体集積回路は、前記接続端子が開放である前記第１汎用ロジックセルを前記汎用ロジックセルとして少なくとも１つ備える。

本発明の他の観点では、半導体集積回路は、第１配線層で一部が接続されることにより形成された１つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第２配線層を形成することにより論理回路が形成されている。

半導体集積回路を製造する方法では、第１汎用ロジックセルにおいて、第１インバータ（Ａ）の入力を第１端子（Ｔ１）に接続し、第２インバータ（Ｂ）の入力を第２端子（Ｔ４）に接続し、第３インバータ（Ｃ）の入力を第３端子（Ｔ７）に接続し、前記第１インバータ（Ａ）の出力に第１トランスファゲート（Ｅ）の入力を接続し、前記第３端子（Ｔ７）に前記第１トランスファゲート（Ｅ）の第１制御入力を接続し、前記第３インバータ（Ｃ）の出力に前記第１トランスファゲート（Ｅ）の第２制御入力を接続し、第４端子（Ｔ１０）に前記第１トランスファゲート（Ｅ）の出力を接続し、前記第２インバータ（Ｂ）の出力に第２トランスファゲート（Ｄ）の入力を接続し、前記第３インバータ（Ｃ）の出力に前記第２トランスファゲート（Ｄ）の第１制御入力を接続し、前記第３端子（Ｔ７）に前記第２トランスファゲート（Ｄ）の第２制御入力を接続し、第４端子（Ｔ１０）に前記第２トランスファゲート（Ｄ）の出力を接続し、前記第１インバータ（Ａ）、前記第２インバータ（Ｂ）、前記第３インバータ（Ｃ）、前記第１トランスファゲート（Ｅ）、前記第２トランスファゲート（Ｄ）を前記第１配線層によって接続する。前記第１インバータ（Ａ）、前記第２インバータ（Ｂ）、前記第３インバータ（Ｃ）のうち少なくとも１つが電源またはグランドの一方にのみ接続されたインバータであり、電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第２配線層に有している。
前記接続端子が開放である前記第１汎用ロジックセルを前記汎用ロジックセルとして少なくとも１つ備える半導体集積回路が製造される。

以上詳述したように、本発明によれば、論理回路として使用されない汎用ロジックセルにおけるオフリーク電流の発生を防止できる汎用ロジックモジュール及びこれを用いたＡＳＩＣを提供できる。また、未接続で論理的に使用されない汎用ロジックセル内のトランジスタをデカップリングコンデンサとして使用することにより、チップ内部の電源ラインで発生するノイズが抑止されて安定的な動作が可能になる。

以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。

本発明の実施の形態１に係る汎用ロジックモジュールは、半導体基板上に形成されたＭＯＳトランジスタを例えば３層から成る第１配線層で電気的に接続することにより汎用ロジックセルと呼ばれる基本回路をアレイ状に形成し、これを下地として、上記汎用ロジックセルを例えば２層から成る第２配線層で電気的に接続することにより、所望の論理回路を構成するために使用される。このような論理回路が組み込まれた汎用ロジックモジュールを用いて形成されたＩＣ（集積回路）を本明細書では「ＡＳＩＣ」と呼ぶ。なお、本発明の実施の形態１及び２では、汎用ロジックセルは、反転タイプの２入力マルチプレクサから構成されているが、これに限定されず、他の種々の論理回路を汎用ロジックセルとして用いることができる。

（実施の形態１）
図１は、本発明の実施の形態１に係る汎用ロジックモジュールを形成する汎用ロジックセルの構成を示す回路図である。この汎用ロジックセルは、第１配線層で接続されることにより構成された基本セルＡ、Ｂ、Ｃ、Ｄ及びＥを備えている。

基本セルＡ、Ｂ及びＣの各々は、ＰチャンネルＭＯＳとＮチャンネルＭＯＳとがシリーズに接続されることにより構成されている。基本セルＡ、Ｂ及びＣの各々に含まれるＰチャンネルＭＯＳ及びＮチャンネルＭＯＳは、本発明のトランジスタに対応する。

基本セルＡでは、ＰチャンネルＭＯＳのソースから第２配線層に引き出された端子Ｔ２は未接続（図１上では「Ｎ．Ｃ．」と記載している。以下、同様）であり、ＮチャンネルＭＯＳのソースから引き出された端子Ｔ３は第１配線層又は第２配線層で接地されている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯＳの各ゲートから第２配線層に引き出された端子Ｔ１は未接続である。この基本セルＡは、端子Ｔ２が第２配線層で電源ＶＤＤに接続されることによりインバータとして機能し、入力された信号を反転して出力する。

同様に、基本セルＢでは、ＰチャンネルＭＯＳのソースから第２配線層に引き出された端子Ｔ５は未接続であり、ＮチャンネルＭＯＳのソースから引き出された端子Ｔ６は第１配線層又は第２配線層で接地されている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯＳの各ゲートから第２配線層に引き出された端子Ｔ４は未接続である。この基本セルＢは、端子Ｔ５が第２配線層で電源ＶＤＤに接続されることにより、インバータとして機能し、入力された信号を反転して出力する。

同様に、基本セルＣでは、ＰチャンネルＭＯＳのソースから第２配線層に引き出された端子Ｔ８は未接続であり、ＮチャンネルＭＯＳのソースから引き出された端子Ｔ９は第１配線層又は第２配線層で接地されている。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯＳの各ゲートから第２配線層に引き出された端子Ｔ７は未接続である。この基本セルＣは、端子Ｔ８が第２配線層で電源ＶＤＤに接続されることにより、インバータとして機能し、入力された信号を反転して出力する。

トランスファゲートＤ及びＥの各々は、ＰチャンネルＭＯＳとＮチャンネルＭＯＳとがパラレルに接続された構造、即ちソース同士及びドレイン同士が接続された構造を有し、ＰチャンネルＭＯＳのゲート及びＮチャンネルＭＯＳのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその入力端子に供給される信号の通過を阻止する。以下では、ＰチャンネルＭＯＳのゲートを第１制御入力端子と呼び、ＮチャンネルＭＯＳのゲートを第２制御入力端子と呼ぶ。

基本セルＡの出力は、基本セルＥ（トランスファゲート）の入力端子に接続されている。この基本セルＥの出力から第２配線層に引き出された端子Ｔ１０は未接続である。また、基本セルＢの出力は、基本セルＤ（トランスファゲート）の入力端子に接続されている。この基本セルＤの出力は、上記端子Ｔ１０に接続されている。

また、上述した端子Ｔ７は、基本セルＤの第２制御入力端子及び基本セルＥの第１制御入力端子に接続されている。また、基本セルＣの出力は、基本セルＤの第１制御入力端子及び基本セルＥの第２制御入力端子に接続されている。

この汎用ロジックセルでは、基本セルＡ、Ｂ、Ｃ、Ｄ及びＥを構成するＰチャンネルＭＯＳ及びＮチャンネルＭＯＳ、並びにこれら基本セルを接続する配線は第１配線層に形成されて下地を構成している。端子Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８及びＴ１０は、下地の上に形成される第２配線層で接続可能になっている。この汎用ロジックセルは、端子Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８及びＴ１０を第２配線層で接続又は未接続にすることにより、種々の機能を発揮するように構成される。

例えば、この汎用ロジックセルの端子Ｔ２、端子Ｔ５及び端子Ｔ８が電源ＶＤＤに接続されることにより、第１段目がインバータ、第２段目がトランスファゲートで構成される反転出力タイプの２入力マルチプレクサが構成される。この場合、端子Ｔ１及び端子Ｔ４が入力端子、端子Ｔ７が選択信号入力端子、端子Ｔ１０が出力端子になる。

このマルチプレクサを用いれば、端子Ｔ１、Ｔ４、Ｔ７及びＴ１０の接続の仕方により種々の論理素子を構成できる。この汎用ロジックセルで構成される論理素子の幾つかの例は、本願出願人が先に出願した特願２０００−３１９２６９に記載されているので必要に応じて参照されたい。

また、この汎用ロジックセルの端子Ｔ２、端子Ｔ５、端子Ｔ８及び端子Ｔ１０を未接続のままにし、端子Ｔ１、端子Ｔ４及び端子Ｔ７を電源ＶＤＤに接続することにより、基本セルＡ、Ｂ及びＣの各々のＮチャンネルＭＯＳ、基本セルＤのＮチャンネルＭＯＳは、電源ＶＤＤとグランドＧＮＤとの間に配置されたデカップリングコンデンサとして機能する。

本発明の実施の形態１に係る汎用ロジックモジュールは、以上のように構成される汎用ロジックセルを複数集積して構成される。この汎用ロジックモジュールを用いれば、第１配線層で一部が接続されることにより形成された汎用ロジックセルがアレイ状に配置された下地の上に、汎用ロジックセルを接続するための第２配線層を形成することにより所望の機能を有する論理回路を含むＡＳＩＣを構成できる。この場合、論理回路の形成に使用されない汎用ロジックセルの基本セルを構成するＰチャンネルＭＯＳのソースは、電源ＶＤＤに接続されない。また、論理回路の形成に使用されない汎用ロジックセルの基本セルに含まれるＭＯＳのゲートを第２配線層で電源ＶＤＤに接続されることによりオンチップキャパシタが形成される。

この汎用ロジックモジュールを用いたＡＳＩＣを製造する場合は、第１配線層で一部を接続することにより汎用ロジックセルがアレイ状に配置された下地を形成し、この形成された下地の上に汎用ロジックセルを接続する第２配線層を形成することにより論理回路を形成する。上記下地を形成する場合は、汎用ロジックセルの各々に含まれるＰチャンネルＭＯＳのソースが電源ＶＤＤに未接続にされる。また、上記論理回路を形成する場合は、この論理回路の形成に使用される汎用ロジックセルの各々に含まれるＰチャンネルＭＯＳのソースを電源ＶＤＤに接続し、論理回路の形成に使用されない汎用ロジックセルの各々に含まれるＰチャンネルＭＯＳのソースは電源ＶＤＤに未接続のままにされる。また、論理回路を形成する場合は、更に、論理回路の形成に使用されない汎用ロジックセルの各々
に含まれるＭＯＳのゲートを第２配線層で電源ＶＤＤに接続することによりオンチップキャパシタが形成される。

また、この汎用ロジックモジュールを用いたＡＳＩＣを設計する場合は、所望の論理回路を実現するように第２配線層の配線パターンを設計し、その配線パターンが焼き付けられたリソグラフィーマスクを用いて、３層まで配線された下地としての半導体基板上に第２配線層を形成する半導体製造工程により、所望の論理回路が形成された半導体チップが得られる。

この汎用ロジックモジュールを用いたＡＳＩＣは、以下の方法でユーザに提供できる。例えば、半導体メーカは、３層まで形成された半導体基板の情報をユーザに公開する。ユーザは、公開された情報に基づいて所望の論理回路を設計し、その論理回路を実現するための半導体チップの製作を半導体メーカに依頼する。半導体メーカはユーザから受け取った論理回路に基づいて２層の配線パターンを自動設計し、上述したように半導体チップを製作してユーザに提供する。

以上説明したように、本発明の実施の形態１に係る汎用ロジックモジュールによれば、論理回路を構成するために使用されない汎用ロジックセルの端子Ｔ２、Ｔ５及びＴ８は未接続であるので、基本セルを構成するＭＯＳトランジスタのソース−ドレイン間のオフリーク電流を略ゼロにすることができる。その結果、ＡＳＩＣの全体としての消費電力を抑えることができる。

例えば、図３に示すように、ゲート長Ｌｅｆｆが０．１３μｍ、電源電圧Ｖｃｃが１．５Ｖの場合は、オフリーク電流Ｉｏｆｆは５ｎＡ／μｍである。今、１０Ｍゲート（４０Ｍトランジスタ）規模のチップにおいて、ゲート幅を１．６μｍとし、５０％のゲートが論理回路を構成するために使用されないものとすると、１チップあたり「５［ｎＡ／μｍ］＊１．６［μｍ］＊（４０＊１０^６［Ｔｒ］）＊０．５＝１６０［ｍＡ］」の消費電流が節減される。

また、上記汎用ロジックセルの端子Ｔ１、Ｔ４及びＴ７を電源ＶＤＤに接続することにより、該汎用ロジックセルの基本セルＡ、Ｂ、Ｃ及びＤの各ＮチャンネルＭＯＳがキャパシタＣＡＰとして機能し、電源ＶＤＤ及びグランドＧＮＤ間に挿入されたデカップリングコンデンサとして作用する。従って、ＭＯＳトランジスタのスイッチング動作に起因する電源ラインのノイズを抑止でき、誤動作が発生する事態を回避できる。

例えば、１０Ｍゲート（４０Ｍトランジスタ）規模のチップにおいて、５０％のゲートをオンチップキャパシタに使用した場合の容量は、以下の通りである。各汎用ロジックセルが１０トランジスタで構成されているので、ゲート容量を２．５ｆＦとした場合、総オンチップ容量は「２．５［ｆＦ］＊（４０＊１０^６［Ｔｒ］）＊０．５＝５０［ｎＦ］」となる。

（実施の形態２）
図２は本発明の実施の形態２に係る汎用ロジックモジュールで使用される汎用ロジックセルの構成を示す回路図である。この汎用ロジックセルは、基本セルＡ、Ｂ、Ｃ、Ｄ及びＥから構成されている。

基本セルＡ、Ｂ及びＣの各々は、ＰチャンネルＭＯＳとＮチャンネルＭＯＳとがシリーズに接続されることにより構成されている。基本セルＡ、Ｂ及びＣの各々に含まれるＰチャンネルＭＯＳ及びＮチャンネルＭＯＳは本発明の素子に対応する。

基本セルＡでは、ＰチャンネルＭＯＳのソースから引き出された端子Ｔ２は第１配線層又は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭＯＳのソースから第２配線層に引き出された端子Ｔ３は未接続である。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯＳの各ゲートから第２配線層に引き出された端子Ｔ１は未接続である。この基本セルＡは、端子Ｔ３がグランドＧＮＤに接続されることによりインバータとして機能し、入力された信号を反転して出力する。

同様に、基本セルＢでは、ＰチャンネルＭＯＳのソースから引き出された端子Ｔ５は第１配線層又は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭＯＳのソースから第２配線層に引き出された端子Ｔ６は未接続である。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯＳの各ゲートから第２配線層に引き出された端子Ｔ４は未接続である。この基本セルＢは、端子Ｔ６がグランドＧＮＤに接続されることによりインバータとして機能し、入力された信号を反転して出力する。

同様に、基本セルＣでは、ＰチャンネルＭＯＳのソースから引き出された端子Ｔ８は第１配線層又は第２配線層で電源ＶＤＤに接続され。ＮチャンネルＭＯＳのソースから第２配線層に引き出された端子Ｔ９は未接続である。また、ＰチャンネルＭＯＳ及びＮチャンネルＭＯＳの各ゲートから第２配線層に引き出された端子Ｔ７は未接続である。この基本セルＣは、端子Ｔ９がグランドＧＮＤに接続されることによりインバータとして機能し、入力された信号を反転して出力する。

トランスファゲートＤ及びＥの各々は、実施の形態１のそれらと同じである。基本セルＡの出力は、基本セルＥ（トランスファゲート）の入力端子に接続されている。この基本セルＥの出力から第２配線層に引き出された端子Ｔ１０は未接続である。また、基本セルＢの出力は、基本セルＤ（トランスファゲート）の入力端子に接続されている。この基本セルＤの出力は、上記端子Ｔ０に接続されている。

また、上述した端子Ｔ７は、基本セルＤの第２制御入力端子及び基本セルＥの第１制御入力端子に接続されている。また、基本セルＣの出力は、基本セルＤの第１制御入力端子及び基本セルＥの第２制御入力端子に接続されている。

上記汎用ロジックセルは、基本セルＡ、Ｂ、Ｃ、Ｄ及びＥを構成するＰチャンネルＭＯＳ及びＮチャンネルＭＯＳ、並びにこれら基本セルを接続する配線は第１配線層に形成されて下地を構成している。端子Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ７、Ｔ９及びＴ１０は、下地の上に形成される第２配線層に設けられている。この汎用ロジックセルは、端子Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ７、Ｔ９及びＴ１０を第２配線層で接続又は未接続にすることにより、種々の機能を発揮するように構成される。

例えば、この汎用ロジックセルの端子Ｔ３、端子Ｔ６及び端子Ｔ９がグランドＧＮＤに接続されることにより、第１段目がインバータ、第２段目がトランスファゲートで構成される反転出力タイプの２入力マルチプレクサが構成される。この場合、端子Ｔ１及び端子Ｔ２が入力端子、端子Ｔ７が選択信号入力端子、端子Ｔ１０が出力端子になる。このマルチプレクサを用いれば、端子Ｔ１、Ｔ４、Ｔ７及びＴ１０の接続の仕方により種々の論理素子を構成できる。

また、この汎用ロジックセルの端子Ｔ３、端子Ｔ６、端子Ｔ９及び端子Ｔ１０を未接続のままにし、端子Ｔ１、端子Ｔ４及び端子Ｔ７をグランドＧＮＤに接続することにより、基本セルＡ、Ｂ及びＣの各々のＰチャンネルＭＯＳ、基本セルＥのＰチャンネルＭＯＳは、電源ＶＤＤとグランドＧＮＤとの間に配置されたデカップリングコンデンサを構成する。

本発明の汎用ロジックモジュールは、以上のように構成される汎用ロジックセルを複数集積して構成される。この汎用ロジックモジュールを用いれば、第２配線層で汎用ロジックモジュールの端子を接続することにより、所望の機能を有する論理回路を構成することができる。

この実施の形態２に係る汎用ロジックモジュールを用いたＡＳＩＣの製造、設計、提供は、上述した実施の形態１と同様にして実現できる。

以上説明したように、本発明の実施の形態２に係る汎用ロジックモジュールによれば、論理回路を構成するために使用されない汎用ロジックセルの端子Ｔ３、Ｔ６及びＴ９は未接続であるので、基本セルを構成するＭＯＳトランジスタのソース−ドレイン間のオフリーク電流を略ゼロにすることができる。その結果、ＡＳＩＣの全体としての消費電力を抑えることができる。

また、上記汎用ロジックセルの端子Ｔ１、Ｔ４及びＴ７をグランドＧＮＤに接続することにより、該汎用ロジックセルの基本セルＡ、Ｂ、Ｃ及びＤの各ＰチャンネルＭＯＳがキャパシタＣＡＰとして機能し、電源ＶＤＤ及びグランドＧＮＤ間に挿入されたデカップリングコンデンサとして作用する。従って、ＭＯＳトランジスタのスイッチング動作に起因する電源ラインのノイズを抑止でき、誤動作が発生する事態を回避できる。

図１は、本発明の実施の形態１に係る汎用ロジックセルの構成を示す回路図である。 図２は、本発明の実施の形態２に係る汎用ロジックセルの構成を示す回路図である。 図３は、ＭＯＳトランジスタのゲート長Ｌｅｆｆ、電源電圧Ｖｃｃ及びオフリーク電流Ｉｏｆｆの関係を示す図である。

符号の説明

Ａ、Ｂ、Ｃ、Ｄ、Ｅ 基本セル
ＣＡＰ キャパシタ
Ｔ１〜Ｔ１０ 端子
ＶＤＤ 電源
ＧＮＤ グランド

Claims (6)

1. 第１配線層で一部が接続されることにより形成された１つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第２配線層を形成することにより論理回路が形成された半導体集積回路であって、
   第１汎用ロジックセルは、
   入力が第１端子に接続された第１インバータと、
   入力が第２端子に接続された第２インバータと、
   入力が第３端子に接続された第３インバータと、
   前記第１インバータの出力に入力が接続され、前記第３端子に第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続され、第４端子に出力が接続された第１トランスファゲートと、
   前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第３端子に第２制御入力が接続され、第４端子に出力が接続された第２トランスファゲートとを具備し、
   前記第１インバータ、前記第２インバータ、前記第３インバータ、前記第１トランスファゲート、前記第２トランスファゲートを接続する配線が前記第１配線層によって形成され、
   前記第１インバータ、前記第２インバータ、前記第３インバータのうち少なくとも１つが電源またはグランドの一方にのみ接続されたインバータであり、
   電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第２配線層に有し、
   前記接続端子が開放である前記第１汎用ロジックセルを前記汎用ロジックセルとして少なくとも１つ備える半導体集積回路。
2. 前記汎用ロジックセルを接続するための前記第２配線層を形成することにより前記論理回路が形成される前記汎用ロジックモジュールによって形成された請求項１記載の半導体集積回路。
3. 電源またはグランドの一方にのみ接続された前記インバータに対応する入力に前記電源またはグランドの他方を接続することによってデカップリングコンデンサが形成されている請求項１又は２に記載の半導体集積回路。
4. 前記半導体集積回路はＡＳＩＣである請求項１ないし３のいずれかに記載の半導体集積回路。
5. 第１配線層で一部が接続されることにより形成された１つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第２配線層を形成することにより論理回路が形成された半導体集積回路であって、
   第１汎用ロジックセルにおいて、第１インバータの入力を第１端子に接続し、第２インバータの入力を第２端子に接続し、第３インバータの入力を第３端子に接続し、前記第１インバータの出力に第１トランスファゲートの入力を接続し、前記第３端子に前記第１トランスファゲートの第１制御入力を接続し、前記第３インバータの出力に前記第１トランスファゲートの第２制御入力を接続し、第４端子に前記第１トランスファゲートの出力を接続し、前記第２インバータの出力に第２トランスファゲートの入力を接続し、前記第３インバータの出力に前記第２トランスファゲートの第１制御入力を接続し、前記第３端子に前記第２トランスファゲートの第２制御入力を接続し、第４端子に前記第２トランスファゲートの出力を接続し、前記第１インバータ、前記第２インバータ、前記第３インバータ、前記第１トランスファゲート、前記第２トランスファゲートを前記第１配線層によって接続し、
   前記第１インバータ、前記第２インバータ、前記第３インバータのうち少なくとも１つが電源またはグランドの一方にのみ接続されたインバータであり、
   電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第２配線層に有し、
   前記接続端子が開放である前記第１汎用ロジックセルを前記汎用ロジックセルとして少なくとも１つ備えるように半導体集積回路を設計する方法。
6. 第１配線層で一部が接続されることにより形成された１つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第２配線層を形成することにより論理回路が形成された半導体集積回路であって、
   第１汎用ロジックセルにおいて、第１インバータの入力を第１端子に接続し、第２インバータの入力を第２端子に接続し、第３インバータの入力を第３端子に接続し、前記第１インバータの出力に第１トランスファゲートの入力を接続し、前記第３端子に前記第１トランスファゲートの第１制御入力を接続し、前記第３インバータの出力に前記第１トランスファゲートの第２制御入力を接続し、第４端子に前記第１トランスファゲートの出力を接続し、前記第２インバータの出力に第２トランスファゲートの入力を接続し、前記第３インバータの出力に前記第２トランスファゲートの第１制御入力を接続し、前記第３端子に前記第２トランスファゲートの第２制御入力を接続し、第４端子に前記第２トランスファゲートの出力を接続し、前記第１インバータ、前記第２インバータ、前記第３インバータ、前記第１トランスファゲート、前記第２トランスファゲートを前記第１配線層によって接続し、
   前記第１インバータ、前記第２インバータ、前記第３インバータのうち少なくとも１つが電源またはグランドの一方にのみ接続されたインバータであり、
   電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第２配線層に有し、
   前記接続端子が開放である前記第１汎用ロジックセルを前記汎用ロジックセルとして少なくとも１つ備える半導体集積回路を製造する方法。

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