JP2012243810A - 半導体集積回路装置 - Google Patents

Abstract

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。
【選択図】図２

Description

本発明は、半導体集積回路装置に係り、特に、半導体集積回路装置の周辺エリアにおける素子配置技術に係る。

近年、ゲートアレイといったマスタースライス型半導体集積回路においても微細化による高集積化が進んでおり、そのため、内部コアエリアを駆動するために大きな負荷を駆動できるドライバが必要となってきている。その例として、多数のフリップフロップを駆動するクロックラインなどが挙げられる。

特許文献１には、トランジスタが規則的に配列されてなる内部コアエリアと、入出力回路を構成するためのトランジスタが配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、前記周辺エリアに属するトランジスタのうち前記入出力回路を構成するのに使用されていないトランジスタにより、前記内部コアエリア内のトランジスタによって構成される回路を駆動するドライバを構成する半導体集積回路が開示されている。このような回路によれば、周辺エリアにおける余ったトランジスタを使用してドライバを構成するので、内部コアエリアのトランジスタを犠牲にすることなく、内部コアエリア内に存在する大きな負荷を駆動することができる。

特開平９−２４６５０３号公報

以下の分析は本発明において与えられる。

ところで、装置の省電力化の必要性の高まりにより、内部回路を複数部分に分割し、各部分への電源供給をきめ細かく制御するニーズが増えてきており、そのような装置には多チャンネルの電源ユニットが搭載される。複雑な装置をトップダウンで設計する場合、ボトムの設計段階になって必要チャンネル数に対して電源ユニット数に不足が生じる場合がある。このような場合、ボトムの設計段階でも軽微な仕様変更に融通が利くマスタースライス型の半導体集積回路装置内に電源ユニットを備える必要が生じ、内部コアエリアのトランジスタサイズ・規模への影響が大きいものとなっている。

しかしながら、従来技術では、内部コアエリアのトランジスタサイズを犠牲にすることなくチップ外部に対して電源供給することはできない。すなわち、チップ外部へ電源供給を行う場合、アナログ素子などの電源供給回路を構成しうる素子を内部コアエリアに予め埋め込んでおく必要がある。このため、内部コアエリアのトランジスタの素子数が増加してしまう。

本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、入出力回路を構成するためのトランジスタが配列されてなる周辺エリアをチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子を介して交流的に接地する第１のトランジスタと、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。

本発明によれば、内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成することができる。

本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。 本発明の第１の実施例に係るＩＯバッファエリアの詳細を示す図である。 ＩＯバッファ回路の一例の回路図である。 リップルフィルタの一例の回路図である。 寄生容量素子として機能するＰＭＯＳトランジスタの一例の断面を示す図である。 本発明の第２の実施例に係るＩＯバッファエリアの一例の詳細を示す図である。

以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一実施形態に係る半導体集積回路装置は、入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源（図４のＩＯ＿ＶＤＤ）に接続し、ソースを負荷側（図４のＶｏｕｔ側）に接続し、ゲートを容量素子（図２、図４のＣ１）を介して交流的に接地する第１のトランジスタ（図２、図４のＭＮ１）と、容量素子をゲート・基板間（図５（ｂ）の３３ａ、３０間に相当）によって形成する第２のトランジスタと、を周辺エリアに備える。

第１及び第２のトランジスタは、リップルフィルタ（図２の２０）による電源供給回路を構成することが好ましい。

第２のトランジスタは、基板内に形成される反転層（図５（ｂ）の３５ａ）の面積を他のトランジスタより増大させた構成であってもよい。

第２のトランジスタは、ゲートポリシリコン層を形成するレチクルをカスタマイズすることにより、反転層の面積を他のトランジスタより増大させた構成であってもよい。

周辺エリアに第１及び第２のＩＯバッファスロット（図６の１５ａ、１５ｂ）を設け、周辺エリアに第１及び第２のＩＯバッファスロット間を接続する配線領域を有し、第１のＩＯバッファスロット（図６の１５ａ）は、第１のトランジスタを含み、第２のＩＯバッファスロット（図６の１５ｂ）は、第１のトランジスのゲートに配線領域の配線（図６の２１）を介して接続される第２のトランジスを含むようにしてもよい。

上記の半導体集積回路装置は、マスタースライス型であることが好ましい。

以上のような半導体集積回路装置によれば、内部コアエリアのトランジスタを犠牲にすることなく、ＩＯバッファエリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成することができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体集積回路装置の構成を示す図である。図１において、チップ１０は、周辺部にボンディングパッドエリア１１、ボンディングパッドエリア１１の内側にＩＯバッファエリア１２、ＩＯバッファエリア１２の内側に内部コアエリア１３を備えるゲートアレイなどのマスタースライス型の半導体集積回路装置である。ボンディングパッドエリア１１は、外部と接続するための複数のボンディングパッド１４を備え、ＩＯバッファエリア１２は、内部コアエリア１３から信号をボンディングパッド１４に出力する、あるいはボンディングパッド１４から内部コアエリア１３に信号を入力するためのバッファ回路を配置する複数のＩＯバッファスロット１５を備える。

図２は、本発明の第１の実施例に係るＩＯバッファエリアの詳細を示す図である。ＩＯバッファエリア１２には、周回電源線１６、周回ＧＮＤ線１７、テスト信号線１８が全てのＩＯバッファスロット１５に跨って配線される。

ＩＯバッファスロット１５には、図３の回路例に示すように、ＰｃｈトランジスタＭＰ１、ＮｃｈトランジスタＭＮ１、プルアップ抵抗Ｒ１、プルダウン抵抗Ｒ２など、ボンディングパッド１４を接続して外部と入出力するためのＩＯバッファ回路を構成するために必要な素子が予め埋め込まれている。図３では、ＰｃｈトランジスタＭＰ１、ＮｃｈトランジスタＭＮ１によるＣＭＯＳインバータ回路の出力にプルアップ抵抗Ｒ１が接続されている例を示す。

本実施例の半導体集積回路装置では、ＩＯバッファスロット１５に埋め込まれた素子を用いてリップルフィルタによる電源供給回路を構成し、ボンディングパッド１４から出力信号Ｖｏｕｔを出力する。

図４は、リップルフィルタ２０の回路図である。リップルフィルタ２０は、ＮｃｈトランジスタＭＮ１、プルアップ抵抗Ｒ１、プルダウン抵抗Ｒ２、寄生容量素子Ｃ１を備える。ＮｃｈトランジスタＭＮ１は、ドレインを電源ＩＯ＿ＶＤＤに接続し、ゲートを寄生容量素子Ｃ１を介して接地し、ソースから出力電圧Ｖｏｕｔを出力する。プルアップ抵抗Ｒ１は、一端を電源ＩＯ＿ＶＤＤに接続し、他端をＮｃｈトランジスタＭＮ１のゲートに接続する。プルダウン抵抗Ｒ２は、一端を接地し、他端をＮｃｈトランジスタＭＮ１のゲートに接続する。

このような構成のリップルフィルタ２０は、電源ＩＯ＿ＶＤＤの電圧をプルアップ抵抗Ｒ１とプルダウン抵抗Ｒ２とで分圧すると共に、寄生容量素子Ｃ１によって電源ＩＯ＿ＶＤＤの電圧中のリップル（ノイズ）を低減して出力信号Ｖｏｕｔとして出力する。すなわち、図４に示すリップルフィルタ２０の場合、ＩＯ＿ＶＤＤが入力電圧Ｖｉｎ、Ｎｃｈトランジスタのソース電極が出力電圧Ｖｏｕｔとなり、Ｖｉｎに対してリップルフィルタによってノイズが低減された安定化した電圧がＶｏｕｔとして出力される。なお、リップルフィルタは、オーディオなどで一般的に使われている電源安定化回路の一つである。

このようにＩＯバッファスロット１５に埋め込まれた素子を用いて構成されたリップルフィルタ２０のＶｏｕｔをチップ外部の電源供給端子としてボンディングパッド１４から出力する。これによって、内部コアエリアのトランジスタサイズを犠牲にすることなく、チップ外部に対して安定した電源供給を行うことができる。また、チップ外部へ出力するＶｏｕｔの電圧値も、プルアップ抵抗Ｒ１および／またはプルダウン抵抗Ｒ２の抵抗値を変更することで可変とすることができる。

次に、リップルフィルタ２０内の寄生容量素子Ｃ１について説明する。図５は、寄生容量素子として機能するＰＭＯＳトランジスタの断面を示す図である。図５において、基板となるＮウェル３０内に、Ｐ＋拡散層３１ａ、３１ｂ、Ｎ＋拡散層３２を備える。Ｐ＋拡散層３１ａ、３１ｂのＮウェル３０の上部にゲート酸化膜３４（３４ａ）を備え、さらに上部にゲートポリシリコン層３３（３３ａ）を備える。電源ＶＤＤは、Ｐ＋拡散層３１ａおよびＮ＋拡散層３２に接続され、Ｐ＋拡散層３１ａ、３１ｂ、ゲートポリシリコン層３３（３３ａ）は、それぞれＰＭＯＳトランジスタのソース、ドレイン、ゲートに対応する。Ｐ＋拡散層３１ａ、３１ｂ間のＮウェル３０中には、反転層３５（３５ａ）が形成され、電極となるゲートポリシリコン層３３（３３ａ）とＮウェル３０間に寄生容量素子が形成される。

ここで、寄生容量素子Ｃ１として構成されるトランジスタは、図５（ｂ）のように容量ブロックの電極に用いられるゲートポリシリコン層３３ａを形成する際のレチクルをカスタマイズして実現することが好ましい。ゲートポリシリコン層３３ａを形成する際のレチクルを図５（ａ）とは異なるようにカスタマイズすることによって、反転層３５ａの面積を図５（ａ）の反転層３５よりも拡大させ、寄生容量素子Ｃ１の容量値を増大させることができる。

図５（ａ）のＰＭＯＳトランジスタは、メタル層以外のレチクルを全て共通化した通常のトランジスタである。これに対し、図５（ｂ）では、メタル層とゲートポリシリコン層の形成もカスタマイズする点で図５（ａ）のマスタースライス方式の製造方法と異なる。図５（ｂ）のような構造とすることで、ゲートの反転層の面積を拡大させて容量ブロックの容量特性を向上させることができる。

図６は、本発明の第２の実施例に係るＩＯバッファエリアの詳細を示す図である。図６において、図２と同一の符号は同一物を表し、その説明を省略する。

本実施例の半導体集積回路装置は、ＩＯバッファスロット１５ａ、１５ｂ間を接続するための配線領域を有する。リップルフィルタ２０ａを構成するＮｃｈトランジスタＭＮ１と寄生容量素子Ｃ１とがそれぞれ異なった２つのＩＯバッファスロット１５ａ、１５ｂに配置され、配線領域のＩＯバッファ間配線２１によって２つのＩＯバッファスロット１５ａ、１５ｂ間を配線する。このようにＩＯバッファ間配線領域の配線を用いることでＮｃｈトランジスタＭＮ１のゲートと寄生容量素子Ｃ１を接続することが可能となりリップルフィルタ２０ａを構成する際の素子の配置の自由度が増す。

第１の実施例では、ＩＯバッファスロット１５内のトランジスタでリップルフィルタ２０を構成しているが、ＩＯバッファエリア１２の他のＩＯバッファスロットに存在する空きトランジスタを組み合わせてリップルフィルタを構成するケースも考えられる。従来のゲートアレイでは、ＩＯバッファエリア１２に電源、ＧＮＤ、テスト用信号の周回配線は確保されている。しかし、ＩＯバッファスロットの信号を接続する構造にはなっておらず、Ｎｃｈトランジスタと寄生容量素子もしくは抵抗素子を配線するための領域がＩＯバッファエリアには確保されていないため配線することはできない。

本実施例の半導体集積回路装置によれば、ＩＯバッファスロット１５ａ、１５ｂ間の信号を接続するための配線領域を設け、配線領域に配線することで、ＩＯバッファエリア１２に配置される広範囲に散在するトランジスタを用いてリップルフィルタ２０ａによる電源供給回路を構成することができる。したがって、容量素子の容量値を十分確保することができる。

なお、前述の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ チップ
１１ ボンディングパッドエリア
１２ ＩＯバッファエリア
１３ 内部コアエリア
１４ ボンディングパッド
１５、１５ａ、１５ｂ ＩＯバッファスロット
１６ 周回電源線
１７ 周回ＧＮＤ線
１８ テスト信号線
２０、２０ａ リップルフィルタ
２１ ＩＯバッファ間配線
３０ Ｎウェル
３１ａ、３１ｂ Ｐ＋拡散層
３２ Ｎ＋拡散層
３３、３３ａ ゲートポリシリコン層
３４、３４ａ ゲート酸化膜
３５、３５ａ 反転層
Ｃ１ 寄生容量素子
ＭＮ１ Ｎｃｈトランジスタ
ＭＰ１ Ｐｃｈトランジスタ
Ｒ１ プルアップ抵抗
Ｒ２ プルダウン抵抗

Claims (6)

1. 入出力回路を構成するためのトランジスタが配列されてなる周辺エリアをチップ上に有する半導体集積回路装置であって、
   ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子を介して交流的に接地する第１のトランジスタと、
   前記容量素子をゲート・基板間によって形成する第２のトランジスタと、
   を前記周辺エリアに備えることを特徴とする半導体集積回路装置。
2. 前記第１及び第２のトランジスタは、リップルフィルタによる電源供給回路を構成することを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第２のトランジスは、基板内に形成される反転層の面積を他のトランジスタより増大させた構成であることを特徴とする請求項１または２記載の半導体集積回路装置。
4. 前記第２のトランジスは、ゲートポリシリコン層を形成するレチクルをカスタマイズすることにより、前記反転層の面積を他のトランジスタより増大させた構成であることを特徴とする請求項３記載の半導体集積回路装置。
5. 前記周辺エリアに第１及び第２のＩＯバッファスロットを設け、
   前記周辺エリアに前記第１及び第２のＩＯバッファスロット間を接続する配線領域を有し、
   前記第１のＩＯバッファスロットは、前記第１のトランジスタを含み、
   前記第２のＩＯバッファスロットは、前記第１のトランジスのゲートに前記配線領域の配線を介して接続される前記第２のトランジスを含むことを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路装置。
6. 請求項１乃至５のいずれか一に記載の半導体集積回路装置は、マスタースライス型であることを特徴とする半導体集積回路装置。

Images