JPH11261006A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11261006A JPH11261006A JP6000198A JP6000198A JPH11261006A JP H11261006 A JPH11261006 A JP H11261006A JP 6000198 A JP6000198 A JP 6000198A JP 6000198 A JP6000198 A JP 6000198A JP H11261006 A JPH11261006 A JP H11261006A
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- Japan
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- gate
- supply line
- semiconductor device
- substrate
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Abstract
(57)【要約】
【課題】半導体チップ上の機能セルが配置されていない
未使用セルを電源ラインと接続することにより、ＩＣ中
の電源容量を増やして、ＩＣ誤動作の原因の一つである
電源ノイズを吸収し、ＩＣの動作を安定させることを目
的としている。 【解決手段】未使用セルのＰ形拡散領域はＶＳＳ電源ラ
インと、またＮ形拡散領域はＶＤＤ電源ラインと接続す
ることで、拡散にそれらを構成する基板とは逆の電位を
与えることにより解決する。 【効果】電源ラインの容量を増加させて電源ノイズを吸
収することが可能になる。またこのことは、電源ノイズ
によるＩＣの誤動作を防ぐことにつながり、安定したＩ
Ｃの動作が得られる。さらにその接続の仕方によって
は、主に安定させたい電源ラインの容量を特に大きくす
るというような電源容量の調整も可能であり、ＩＣの特
性に合わせた効果も期待できる。
未使用セルを電源ラインと接続することにより、ＩＣ中
の電源容量を増やして、ＩＣ誤動作の原因の一つである
電源ノイズを吸収し、ＩＣの動作を安定させることを目
的としている。 【解決手段】未使用セルのＰ形拡散領域はＶＳＳ電源ラ
インと、またＮ形拡散領域はＶＤＤ電源ラインと接続す
ることで、拡散にそれらを構成する基板とは逆の電位を
与えることにより解決する。 【効果】電源ラインの容量を増加させて電源ノイズを吸
収することが可能になる。またこのことは、電源ノイズ
によるＩＣの誤動作を防ぐことにつながり、安定したＩ
Ｃの動作が得られる。さらにその接続の仕方によって
は、主に安定させたい電源ラインの容量を特に大きくす
るというような電源容量の調整も可能であり、ＩＣの特
性に合わせた効果も期待できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイなど
の半導体装置（以下ＩＣと略す）において、半導体チッ
プ上の機能セルが配置されていないベーシックセル領域
（以下未使用セルと略す）と電源ラインを接続するレイ
アウトに関するものである。
の半導体装置（以下ＩＣと略す）において、半導体チッ
プ上の機能セルが配置されていないベーシックセル領域
（以下未使用セルと略す）と電源ラインを接続するレイ
アウトに関するものである。
【０００２】
【従来の技術】近年、半導体装置に対する高速化の要求
が高まるにつれ、ノイズによる影響を抑えた動作の安定
化が難しくなってきている。製品の特性や動作条件など
によっては大きなノイズがあっても誤動作しない場合も
あるため、原因の判別がしにくい問題であり、また微細
化が進む中でその対策も難しい。そんな中、従来のゲー
トアレイ、エンベディッドアレイなどでは、誤動作の原
因の一つに上げられる電源ノイズへの対策例として、既
に公開されている特開昭６１−１９４７３９号公報に記
載されている方法によるノイズの吸収が考えられてい
た。
が高まるにつれ、ノイズによる影響を抑えた動作の安定
化が難しくなってきている。製品の特性や動作条件など
によっては大きなノイズがあっても誤動作しない場合も
あるため、原因の判別がしにくい問題であり、また微細
化が進む中でその対策も難しい。そんな中、従来のゲー
トアレイ、エンベディッドアレイなどでは、誤動作の原
因の一つに上げられる電源ノイズへの対策例として、既
に公開されている特開昭６１−１９４７３９号公報に記
載されている方法によるノイズの吸収が考えられてい
た。
【０００３】この方法は、ゲートアレイ、エンベディッ
ドアレイなどにおける半導体チップ上の機能セルが配置
されていない未使用セル領域を用いて、電源ラインの容
量を増やすというものである。具体的には、図４に示す
とおり、Ｐ形拡散領域１のソースとドレインにはＶＤＤ
電源ラインとの接続を行い、Ｎ形拡散領域２のソースと
ドレインにはＶＳＳ電源ラインとの接続を行っていた。
これによって、浮き拡散領域であった未使用セルのＰ形
拡散領域をＶＤＤ電源ラインの容量に、またＮ形拡散領
域をＶＳＳ電源ラインの容量に含めて、各電源ラインの
増加によるノイズの吸収を図っていた。
ドアレイなどにおける半導体チップ上の機能セルが配置
されていない未使用セル領域を用いて、電源ラインの容
量を増やすというものである。具体的には、図４に示す
とおり、Ｐ形拡散領域１のソースとドレインにはＶＤＤ
電源ラインとの接続を行い、Ｎ形拡散領域２のソースと
ドレインにはＶＳＳ電源ラインとの接続を行っていた。
これによって、浮き拡散領域であった未使用セルのＰ形
拡散領域をＶＤＤ電源ラインの容量に、またＮ形拡散領
域をＶＳＳ電源ラインの容量に含めて、各電源ラインの
増加によるノイズの吸収を図っていた。
【０００４】
【発明が解決しようとする課題】ノイズを吸収しＩＣ動
作の安定化を図るには、電源容量の十分な確保が考えら
れる。
作の安定化を図るには、電源容量の十分な確保が考えら
れる。
【０００５】上記のような従来のレイアウト方法を用い
た場合、確かに未使用セルの拡散容量を電源容量として
付加することは可能となる。しかしこのような接続方法
では、各トランジスタのソースおよびドレインに与えら
れた電位は、基板電位としてその基板に与えられている
ものと同等である。つまりソースおよびドレインと基板
は同電位となってしまい、さらにより大きな効果が望め
る拡散と基板の接合容量までを得ることはできない。そ
こで本発明では、未使用セルと電源ラインとの接続にお
いて従来とは異なる方法を用いることで、電源ラインの
容量をさらに増やし、ＩＣの動作をより安定させること
を目的とする。
た場合、確かに未使用セルの拡散容量を電源容量として
付加することは可能となる。しかしこのような接続方法
では、各トランジスタのソースおよびドレインに与えら
れた電位は、基板電位としてその基板に与えられている
ものと同等である。つまりソースおよびドレインと基板
は同電位となってしまい、さらにより大きな効果が望め
る拡散と基板の接合容量までを得ることはできない。そ
こで本発明では、未使用セルと電源ラインとの接続にお
いて従来とは異なる方法を用いることで、電源ラインの
容量をさらに増やし、ＩＣの動作をより安定させること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的は、ゲートアレ
イに代表される半導体チップ上に機能セルが配置されて
いない未使用セル領域を含むＩＣにおいて、その未使用
セルの拡散領域に対しそれらを構成する基板とは逆の電
位を与える、つまり基板にＶＤＤの電位が与えられてい
るＰ形拡散領域はＶＳＳ電源ラインと、また基板にＶＳ
Ｓの電位が与えられているＮ形拡散領域はＶＤＤ電源ラ
インと接続することで実現できる。またさらに、拡散領
域だけではなく未使用セルのゲートに対しても電源ライ
ンとの接続を行うことによって、より一層の効果を得る
ことができる。
イに代表される半導体チップ上に機能セルが配置されて
いない未使用セル領域を含むＩＣにおいて、その未使用
セルの拡散領域に対しそれらを構成する基板とは逆の電
位を与える、つまり基板にＶＤＤの電位が与えられてい
るＰ形拡散領域はＶＳＳ電源ラインと、また基板にＶＳ
Ｓの電位が与えられているＮ形拡散領域はＶＤＤ電源ラ
インと接続することで実現できる。またさらに、拡散領
域だけではなく未使用セルのゲートに対しても電源ライ
ンとの接続を行うことによって、より一層の効果を得る
ことができる。
【０００７】
【作用】本発明は上記手段を用いることにより、ＩＣ中
の電源容量を増加させて電源ノイズを吸収することを可
能とする。
の電源容量を増加させて電源ノイズを吸収することを可
能とする。
【０００８】
【発明の実施の形態】図３は、トランジスタの断面図を
表したものである。以下に、これをＰ形基板上のＮ形拡
散領域ＳおよびＤとゲートＧから構成されるＮチャネル
トランジスタとした場合の一実施例について述べる。Ｐ
形基板Ｂには、基板電位としてＶＳＳの電位が与えられ
ている。そこで、トランジスタのソースＳとドレインＤ
には基板Ｂとは逆の電位を与えるためＶＤＤ電源ライン
との接続を行うこととする。これにより、基板Ｂとソー
スＳの間には基板に対するソースの接合容量Ｃｓｂが生
じ、また基板ＢとドレインＤとの間には基板に対するド
レインの接合容量Ｃｄｂが付くこととなる。ここでこれ
らの容量は、ＶＤＤ電源ラインに接続していることか
ら、電源容量としては従来のソースおよびドレインの拡
散容量だけでなく、これらの基板との間に生じた接合容
量ＣｓｂおよびＣｄｂも得ることができ、電源容量を容
易に増やすことができる。またこのことは、Ｐチャネル
トランジスタの場合においても可能であり、そのトラン
ジスタを構成するＮ形基板にＶＤＤの電位が与えられて
いる時には、ソースとドレインにはＶＳＳ電源ラインと
の接続を行い基板とは逆の電位を与えることで、Ｎチャ
ネルトランジスタと同様の効果を得ることができる。
表したものである。以下に、これをＰ形基板上のＮ形拡
散領域ＳおよびＤとゲートＧから構成されるＮチャネル
トランジスタとした場合の一実施例について述べる。Ｐ
形基板Ｂには、基板電位としてＶＳＳの電位が与えられ
ている。そこで、トランジスタのソースＳとドレインＤ
には基板Ｂとは逆の電位を与えるためＶＤＤ電源ライン
との接続を行うこととする。これにより、基板Ｂとソー
スＳの間には基板に対するソースの接合容量Ｃｓｂが生
じ、また基板ＢとドレインＤとの間には基板に対するド
レインの接合容量Ｃｄｂが付くこととなる。ここでこれ
らの容量は、ＶＤＤ電源ラインに接続していることか
ら、電源容量としては従来のソースおよびドレインの拡
散容量だけでなく、これらの基板との間に生じた接合容
量ＣｓｂおよびＣｄｂも得ることができ、電源容量を容
易に増やすことができる。またこのことは、Ｐチャネル
トランジスタの場合においても可能であり、そのトラン
ジスタを構成するＮ形基板にＶＤＤの電位が与えられて
いる時には、ソースとドレインにはＶＳＳ電源ラインと
の接続を行い基板とは逆の電位を与えることで、Ｎチャ
ネルトランジスタと同様の効果を得ることができる。
【０００９】図１は、上記の構造を実現した未使用セル
上のレイアウト例である。これは、Ｎ形基板上のＰ形拡
散領域１およびゲートＰ１、Ｐ２により形成される２つ
のＰチャネルトランジスタと、Ｐ形基板上のＮ形拡散領
域２およびゲートＮ１，Ｎ２により形成される２つのＮ
チャネルトランジスタから構成されるベーシックセルで
の例であり、Ｐチャネルトランジスタ側のＮ形基板には
ＶＤＤの電位が、またＮチャネルトランジスタ側のＰ形
基板にはＶＳＳの電位が与えられているものとする。そ
こで、トランジスタのソースとドレインを構成している
拡散領域に基板と逆の電位を与えるために、Ｐチャネル
トランジスタＰ１およびＰ２のソースとドレインにはＶ
ＳＳ電源ラインを接続し、ＮチャネルトランジスタＮ１
およびＮ２のソースとドレインに対してはＶＤＤ電源ラ
インとの接続を行うこととする。これによって、ソース
およびドレインと基板との接合容量が生じ、またこれら
は各電源に付加されていることから、前述した構造を実
現するレイアウトが可能となる。
上のレイアウト例である。これは、Ｎ形基板上のＰ形拡
散領域１およびゲートＰ１、Ｐ２により形成される２つ
のＰチャネルトランジスタと、Ｐ形基板上のＮ形拡散領
域２およびゲートＮ１，Ｎ２により形成される２つのＮ
チャネルトランジスタから構成されるベーシックセルで
の例であり、Ｐチャネルトランジスタ側のＮ形基板には
ＶＤＤの電位が、またＮチャネルトランジスタ側のＰ形
基板にはＶＳＳの電位が与えられているものとする。そ
こで、トランジスタのソースとドレインを構成している
拡散領域に基板と逆の電位を与えるために、Ｐチャネル
トランジスタＰ１およびＰ２のソースとドレインにはＶ
ＳＳ電源ラインを接続し、ＮチャネルトランジスタＮ１
およびＮ２のソースとドレインに対してはＶＤＤ電源ラ
インとの接続を行うこととする。これによって、ソース
およびドレインと基板との接合容量が生じ、またこれら
は各電源に付加されていることから、前述した構造を実
現するレイアウトが可能となる。
【００１０】また、未使用セルを利用した電源容量の増
加においては、トランジスタのソースとドレインだけで
なくゲートもＶＤＤまたはＶＳＳ電源ラインと接続する
ことによって、さらに大きな効果を得ることができる。
以下にその説明を図３を用いて行う。図３は、基板Ｂに
ＶＳＳの電位が与えられているＮチャネルトランジスタ
とする。この時、ソースＳとドレインＤには基板Ｂと逆
の電位を与えるためＶＤＤ電源ラインとの接続を行い、
ここでさらにゲートＧに対してもＶＤＤ電源ラインとの
接続を行う。これにより、基板ＢとゲートＧとの間にも
電位差が生じ、電源ラインに容量Ｃｇｂを付けることが
可能になる。ただしこの場合、ゲートとソースおよびド
レインは同電位であるため、トランジスタは“オフ”し
た状態であり、ゲートとソース間の容量Ｃｇｓおよびゲ
ートとドレイン間の容量Ｃｇｄまでは得られない。
加においては、トランジスタのソースとドレインだけで
なくゲートもＶＤＤまたはＶＳＳ電源ラインと接続する
ことによって、さらに大きな効果を得ることができる。
以下にその説明を図３を用いて行う。図３は、基板Ｂに
ＶＳＳの電位が与えられているＮチャネルトランジスタ
とする。この時、ソースＳとドレインＤには基板Ｂと逆
の電位を与えるためＶＤＤ電源ラインとの接続を行い、
ここでさらにゲートＧに対してもＶＤＤ電源ラインとの
接続を行う。これにより、基板ＢとゲートＧとの間にも
電位差が生じ、電源ラインに容量Ｃｇｂを付けることが
可能になる。ただしこの場合、ゲートとソースおよびド
レインは同電位であるため、トランジスタは“オフ”し
た状態であり、ゲートとソース間の容量Ｃｇｓおよびゲ
ートとドレイン間の容量Ｃｇｄまでは得られない。
【００１１】一方、このゲートとソース間の容量Ｃｇｓ
およびゲートとドレイン間の容量Ｃｇｄについては、ゲ
ートに対しソースおよびドレインとは逆の電位を与える
ことで実現できる。図３の例においては、ソースとドレ
インにＶＤＤが与えられているので、ゲートにはＶＳＳ
電源ラインとの接続を行う。これにより、ゲートとソー
ス間の容量Ｃｇｓおよびゲートとドレイン間の容量Ｃｇ
ｄが発生し、電源に付加することが可能となる。しかし
この場合は、前述の接続方法によって得られていた基板
ＢとゲートＧとの間の容量Ｃｇｂは発生しない。
およびゲートとドレイン間の容量Ｃｇｄについては、ゲ
ートに対しソースおよびドレインとは逆の電位を与える
ことで実現できる。図３の例においては、ソースとドレ
インにＶＤＤが与えられているので、ゲートにはＶＳＳ
電源ラインとの接続を行う。これにより、ゲートとソー
ス間の容量Ｃｇｓおよびゲートとドレイン間の容量Ｃｇ
ｄが発生し、電源に付加することが可能となる。しかし
この場合は、前述の接続方法によって得られていた基板
ＢとゲートＧとの間の容量Ｃｇｂは発生しない。
【００１２】尚、ここではＮチャネルトランジスタの例
を元に述べたが、これらはＰチャネルトランジスタにお
いても同様に可能であり、未使用セルにおいてゲートと
電源ラインの接続を工夫することによって、より大きな
効果を得ることができる。図２にＰ１およびＰ２による
２つのＰチャネルトランジスタと、Ｎ１およびＮ２によ
る２つのＮチャネルトランジスタから構成されるベーシ
ックセルでのレイアウト例を示す。図１と同様に、Ｐチ
ャネルトランジスタのソースとドレインにはＶＳＳ電源
ラインを、またＮチャネルトランジスタのソースとドレ
インにはＶＤＤ電源ラインを接続する。そして、Ｐ１お
よびＮ１のゲートはＶＳＳと接続し、Ｐ２およびＮ２の
ゲートはＶＤＤと接続することにする。このレイアウト
によって、Ｐ２およびＮ１については、ゲートとソース
およびドレイン間に電位差が生じることとなり、その間
の容量を電源に付加することができる。さらに、一方の
Ｐ１とＮ２においては、電位差があるゲートと基板の間
の容量を得ることができ、未使用セルのどのトランジス
タにおいても電源容量の増加を期待できるレイアウトが
実現可能となる。また補足として、このレイアウトにお
いてソースおよびドレインの拡散容量と、それらと基板
との間の接合容量も電源に付加されていることは言うま
でもない。
を元に述べたが、これらはＰチャネルトランジスタにお
いても同様に可能であり、未使用セルにおいてゲートと
電源ラインの接続を工夫することによって、より大きな
効果を得ることができる。図２にＰ１およびＰ２による
２つのＰチャネルトランジスタと、Ｎ１およびＮ２によ
る２つのＮチャネルトランジスタから構成されるベーシ
ックセルでのレイアウト例を示す。図１と同様に、Ｐチ
ャネルトランジスタのソースとドレインにはＶＳＳ電源
ラインを、またＮチャネルトランジスタのソースとドレ
インにはＶＤＤ電源ラインを接続する。そして、Ｐ１お
よびＮ１のゲートはＶＳＳと接続し、Ｐ２およびＮ２の
ゲートはＶＤＤと接続することにする。このレイアウト
によって、Ｐ２およびＮ１については、ゲートとソース
およびドレイン間に電位差が生じることとなり、その間
の容量を電源に付加することができる。さらに、一方の
Ｐ１とＮ２においては、電位差があるゲートと基板の間
の容量を得ることができ、未使用セルのどのトランジス
タにおいても電源容量の増加を期待できるレイアウトが
実現可能となる。また補足として、このレイアウトにお
いてソースおよびドレインの拡散容量と、それらと基板
との間の接合容量も電源に付加されていることは言うま
でもない。
【００１３】尚、今回取り上げた図１および図２では、
ＰチャネルトランジスタとＮチャネルトランジスタのゲ
ートが分離したベーシックセルによる実施例を示してお
り、図２においては、Ｐ１とＮ１やＰ２とＮ２のゲート
間の接続に１層配線を用いているが、ゲート一体型の構
造を持つベーシックセルにおいても、同様の効果を得ら
れるレイアウトが可能である。
ＰチャネルトランジスタとＮチャネルトランジスタのゲ
ートが分離したベーシックセルによる実施例を示してお
り、図２においては、Ｐ１とＮ１やＰ２とＮ２のゲート
間の接続に１層配線を用いているが、ゲート一体型の構
造を持つベーシックセルにおいても、同様の効果を得ら
れるレイアウトが可能である。
【００１４】また今回は実施例として、ＶＳＳ電源ライ
ンとＶＤＤ電源ラインの双方に容量を付加し電位の安定
を図る場合を取り上げた。しかし実施形態としては、上
記のようなＶＳＳおよびＶＤＤに対して平等に電位の安
定化を図るばかりでなく、一方の電源に特化した方がさ
らに大きな効果を得られることもある。Ｐチャネルトラ
ンジスタとＮチャネルトランジスタの大きさが同じベー
シックセルを用いた場合がその一例であり、この場合一
般的に正孔と電子の易動度の違いからロジックレベルは
１／２ＶＤＤより低くなり、ＶＤＤに比べＶＳＳ側の電
源ノイズによる影響が大きくなる。従ってこのような場
合には、主にＶＳＳの電源容量を増やして、そちらのノ
イズを吸収することが望ましく、これは本発明において
はＰチャネルトランジスタとＮチャネルトランジスタの
各ゲートにＶＳＳ電源ラインを接続するレイアウトによ
って、Ｐチャネルトランジスタにおける基板とゲート間
の容量およびＮチャネルトランジスタにおけるゲートと
ソースおよびドレイン間の容量のどちらもＶＳＳ電源ラ
インに付加することにより可能となる。このように、本
発明では、ロジックレベルなどの特性を考慮し、電源容
量の調整を行ったレイアウトも容易に行える。
ンとＶＤＤ電源ラインの双方に容量を付加し電位の安定
を図る場合を取り上げた。しかし実施形態としては、上
記のようなＶＳＳおよびＶＤＤに対して平等に電位の安
定化を図るばかりでなく、一方の電源に特化した方がさ
らに大きな効果を得られることもある。Ｐチャネルトラ
ンジスタとＮチャネルトランジスタの大きさが同じベー
シックセルを用いた場合がその一例であり、この場合一
般的に正孔と電子の易動度の違いからロジックレベルは
１／２ＶＤＤより低くなり、ＶＤＤに比べＶＳＳ側の電
源ノイズによる影響が大きくなる。従ってこのような場
合には、主にＶＳＳの電源容量を増やして、そちらのノ
イズを吸収することが望ましく、これは本発明において
はＰチャネルトランジスタとＮチャネルトランジスタの
各ゲートにＶＳＳ電源ラインを接続するレイアウトによ
って、Ｐチャネルトランジスタにおける基板とゲート間
の容量およびＮチャネルトランジスタにおけるゲートと
ソースおよびドレイン間の容量のどちらもＶＳＳ電源ラ
インに付加することにより可能となる。このように、本
発明では、ロジックレベルなどの特性を考慮し、電源容
量の調整を行ったレイアウトも容易に行える。
【００１５】
【発明の効果】以上述べてきたように、未使用セル領域
を含むＩＣにおいて、その未使用セルの拡散領域または
ゲートを電源ラインと接続することにより、電源ライン
の容量を増加させて電源ノイズを吸収することが可能に
なる。またこのことは、電源ノイズによるＩＣの誤動作
を防ぐことにつながり、安定したＩＣの動作が得られ
る。さらにその接続の仕方によっては、主に安定させた
い電源ラインの容量を特に大きくするというような電源
容量の調整も可能であり、ＩＣの特性に合わせた効果も
期待できる。
を含むＩＣにおいて、その未使用セルの拡散領域または
ゲートを電源ラインと接続することにより、電源ライン
の容量を増加させて電源ノイズを吸収することが可能に
なる。またこのことは、電源ノイズによるＩＣの誤動作
を防ぐことにつながり、安定したＩＣの動作が得られ
る。さらにその接続の仕方によっては、主に安定させた
い電源ラインの容量を特に大きくするというような電源
容量の調整も可能であり、ＩＣの特性に合わせた効果も
期待できる。
【図１】本発明の一実施例を示すレイアウト図。
【図２】本発明の他の一実施例を示すレイアウト図。
【図３】本発明の一実施例を示す断面図。
【図４】従来の一実施例を示すレイアウト図。
Ｐ１：Ｐチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 Ｐ２：Ｐチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 Ｎ１：Ｎチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 Ｎ２：Ｎチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 １：Ｐ形拡散領域 ２：Ｎ形拡散領域 ３：コンタクト ４：１層配線 ＶＤＤ：ＶＤＤ電源ライン ＶＳＳ：ＶＳＳ電源ライン Ｇ：ポリシリコン・ゲートの１つの名称 Ｂ：トランジスタの基板（ＷＥＬＬ） Ｓ：トランジスタのソース側拡散領域 Ｄ：トランジスタのドレイン側拡散領域 Ｃｓ：ソースの拡散容量 Ｃｄ：ドレインの拡散容量 Ｃｇｓ：ゲートとソース間の容量 Ｃｇｄ：ゲートとドレイン間の容量 Ｃｓｂ：基板に対するソースの拡散容量 Ｃｄｂ：基板に対するドレインの拡散容量 Ｃｇｂ：ゲートと基板の間の容量
・ゲートの１つの名称 Ｐ２：Ｐチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 Ｎ１：Ｎチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 Ｎ２：Ｎチャネルトランジスタを構成するポリシリコン
・ゲートの１つの名称 １：Ｐ形拡散領域 ２：Ｎ形拡散領域 ３：コンタクト ４：１層配線 ＶＤＤ：ＶＤＤ電源ライン ＶＳＳ：ＶＳＳ電源ライン Ｇ：ポリシリコン・ゲートの１つの名称 Ｂ：トランジスタの基板（ＷＥＬＬ） Ｓ：トランジスタのソース側拡散領域 Ｄ：トランジスタのドレイン側拡散領域 Ｃｓ：ソースの拡散容量 Ｃｄ：ドレインの拡散容量 Ｃｇｓ：ゲートとソース間の容量 Ｃｇｄ：ゲートとドレイン間の容量 Ｃｓｂ：基板に対するソースの拡散容量 Ｃｄｂ：基板に対するドレインの拡散容量 Ｃｇｂ：ゲートと基板の間の容量
Claims (8)
- 【請求項１】周辺に外部とのインターフェイス用の入出
力部、中心部に、複数の相補型ＭＯＳＦＥＴからなるマ
トリクス状に配置した一種類以上のベーシックセルを内
部に有するゲートアレイまたはその一部にベーシックセ
ル配列以外のＲＡＭ、ＲＯＭ、アナログ回路などの専用
レイアウトを埋め込みその周辺にマトリクス状に配置し
た一種類以上のベーシックセルを有するエンベディッド
アレイにおいて、半導体チップ上に機能セルが配置され
ていないベーシックセル領域を持ち、その拡散領域また
はポリシリコン・ゲートと電源ラインを接続することを
特徴とする半導体装置。 - 【請求項２】前記半導体チップ上の機能セルが配置され
ていないベーシックセル領域において、Ｐ形拡散領域と
ＶＳＳ電源ラインを接続する、あるいはＮ形拡散領域と
ＶＤＤ電源ラインを接続することを特徴とする請求項１
記載の半導体装置。 - 【請求項３】前記半導体チップ上の機能セルが配置され
ていないベーシックセル領域において、ゲートとＶＤＤ
電源ラインまたはＶＳＳ電源ラインを接続することを特
徴とする請求項２記載の半導体装置。 - 【請求項４】前記半導体チップが、ＶＤＤ電源容量ある
いはＶＳＳ電源容量が増加することを特徴とする請求項
２あるいは請求項３記載の半導体装置。 - 【請求項５】前記半導体チップが、ＶＤＤ電源容量とＶ
ＳＳ電源容量とが双方平等に増加することを特徴とする
請求項４記載の半導体装置。 - 【請求項６】前記半導体チップが、ＶＤＤ電源容量ある
いはＶＳＳ電源容量の一方が偏って増加することを特徴
とする請求項４記載の半導体装置。 - 【請求項７】前記半導体チップ上のベーシックセルが、
Ｐチャネルトランジスタを構成するゲートとＮチャネル
トランジスタを構成するゲートが分離した構造を持つ請
求項１記載の半導体装置。 - 【請求項８】前記半導体チップ上のベーシックセルが、
Ｐチャネルトランジスタを構成するゲートとＮチャネル
トランジスタを構成するゲートが一体化した構造を持つ
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000198A JPH11261006A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000198A JPH11261006A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261006A true JPH11261006A (ja) | 1999-09-24 |
Family
ID=13129444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6000198A Pending JPH11261006A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261006A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048823A1 (en) * | 1999-12-28 | 2001-07-05 | Koninklijke Philips Electronics N.V. | An integrated circuit with metal programmable logic having enhanced reliability |
| EP1326344A2 (en) * | 2001-12-21 | 2003-07-09 | NEC Electronics Corporation | Universal logic module and ASIC using the same |
| JP2006245384A (ja) * | 2005-03-04 | 2006-09-14 | Fujitsu Ltd | 半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラム |
| US7847339B2 (en) | 2007-07-02 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions |
-
1998
- 1998-03-11 JP JP6000198A patent/JPH11261006A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048823A1 (en) * | 1999-12-28 | 2001-07-05 | Koninklijke Philips Electronics N.V. | An integrated circuit with metal programmable logic having enhanced reliability |
| EP1326344A2 (en) * | 2001-12-21 | 2003-07-09 | NEC Electronics Corporation | Universal logic module and ASIC using the same |
| EP1326344A3 (en) * | 2001-12-21 | 2007-03-21 | NEC Electronics Corporation | Universal logic module and ASIC using the same |
| JP2006245384A (ja) * | 2005-03-04 | 2006-09-14 | Fujitsu Ltd | 半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラム |
| US7847339B2 (en) | 2007-07-02 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions |
| US8227853B2 (en) | 2007-07-02 | 2012-07-24 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions |
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