JP2003163275A - コンタクト抵抗測定用テストパターン及びその製造方法 - Google Patents
コンタクト抵抗測定用テストパターン及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ラインコンタクト抵抗測定用テストパターン
及びその製造方法の提供。 【解決手段】 多数の素子分離膜３０を形成して多数の
アクティブ領域４０を定義したテストウェーハ２０と、
前記多数の素子分離膜及び多数のアクティブ領域を横切
るワードライン地域６０に形成された多数の連結拡散層
６１ａ，６１ｂ，６１ｃと、前記ワードライン地域の一
方側の第１ラインコンタクト地域５０に形成された多数
のソース拡散層５１ａ，５１ｂ，５１ｃと、前記ワード
ライン地域の他方側の第２ラインコンタクト地域７０に
形成された多数のソース拡散層７１ａ，７１ｂ，７１ｃ
と、前記第１及び第２ラインコンタクト地域に形成され
た多数のラインコンタクトパターンとを含み、前記第１
ラインコンタクト地域の前記ラインコンタクトパターン
５００ａ，５００ｂと、前記第２ラインコンタクト地域
の前記ラインコンタクトパターン７００ａ，７００ｂと
は互いにずれるように配置され、抵抗測定のための電流
が３次元的に流れるように構成されたことを特徴とす
る。
及びその製造方法の提供。 【解決手段】 多数の素子分離膜３０を形成して多数の
アクティブ領域４０を定義したテストウェーハ２０と、
前記多数の素子分離膜及び多数のアクティブ領域を横切
るワードライン地域６０に形成された多数の連結拡散層
６１ａ，６１ｂ，６１ｃと、前記ワードライン地域の一
方側の第１ラインコンタクト地域５０に形成された多数
のソース拡散層５１ａ，５１ｂ，５１ｃと、前記ワード
ライン地域の他方側の第２ラインコンタクト地域７０に
形成された多数のソース拡散層７１ａ，７１ｂ，７１ｃ
と、前記第１及び第２ラインコンタクト地域に形成され
た多数のラインコンタクトパターンとを含み、前記第１
ラインコンタクト地域の前記ラインコンタクトパターン
５００ａ，５００ｂと、前記第２ラインコンタクト地域
の前記ラインコンタクトパターン７００ａ，７００ｂと
は互いにずれるように配置され、抵抗測定のための電流
が３次元的に流れるように構成されたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンタクト抵抗測
定用テストパターン及びその製造方法に係り、特に自己
整列されたラインコンタクト(self aligned line conta
ct)を使用する半導体素子においてコンタクト抵抗を容
易に測定することが可能なコンタクト抵抗測定用テスト
パターン及びその製造方法に関する。
定用テストパターン及びその製造方法に係り、特に自己
整列されたラインコンタクト(self aligned line conta
ct)を使用する半導体素子においてコンタクト抵抗を容
易に測定することが可能なコンタクト抵抗測定用テスト
パターン及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子の高集積化に伴って
コンタクト面積が縮小しつつある。コンタクト面積が狭
くなるにつれて、接触不良によるコンタクト抵抗の増加
が問題となっている。従って、半導体素子を製造するた
めの実際工程を行う前に、素子に適したコンタクト抵抗
が得られるかどうか確認するために、実際素子に適用さ
れるコンタクトのデザインルールによってコンタクト抵
抗測定用テストパターンを製造し、製造されたコンタク
ト抵抗測定用テストパターンでコンタクト抵抗を測定す
る。
コンタクト面積が縮小しつつある。コンタクト面積が狭
くなるにつれて、接触不良によるコンタクト抵抗の増加
が問題となっている。従って、半導体素子を製造するた
めの実際工程を行う前に、素子に適したコンタクト抵抗
が得られるかどうか確認するために、実際素子に適用さ
れるコンタクトのデザインルールによってコンタクト抵
抗測定用テストパターンを製造し、製造されたコンタク
ト抵抗測定用テストパターンでコンタクト抵抗を測定す
る。
【０００３】図１は従来のコンタクト抵抗測定用テスト
パターンの構造図である。図１を参照すると、テストウ
ェーハ１１に多数の素子分離膜１２を形成して多数のア
クティブ領域を確定する。ワードライン（図示せず）を
形成した後、ソース／ドレインイオン注入工程で多数の
ソース／ドレイン拡散層１３を形成する。多数のソース
／ドレイン拡散層１３が形成された全体構造上に、層間
絶縁膜（図示せず）及びコンタクトホール（図示せず）
形成工程を行い、コンタクトホール内にコンタクトパタ
ーン１４を形成する。コンタクトパターン１４は一つの
ソース／ドレイン拡散層１３に２つずつ形成する。多数
のソース／ドレイン拡散層１３が電気的に連結されるよ
うに連結パターン１５を形成する。
パターンの構造図である。図１を参照すると、テストウ
ェーハ１１に多数の素子分離膜１２を形成して多数のア
クティブ領域を確定する。ワードライン（図示せず）を
形成した後、ソース／ドレインイオン注入工程で多数の
ソース／ドレイン拡散層１３を形成する。多数のソース
／ドレイン拡散層１３が形成された全体構造上に、層間
絶縁膜（図示せず）及びコンタクトホール（図示せず）
形成工程を行い、コンタクトホール内にコンタクトパタ
ーン１４を形成する。コンタクトパターン１４は一つの
ソース／ドレイン拡散層１３に２つずつ形成する。多数
のソース／ドレイン拡散層１３が電気的に連結されるよ
うに連結パターン１５を形成する。
【０００４】このような一連のコンタクト抵抗測定用テ
ストパターンの製造工程は、実際素子の製造工程のデザ
インルールに基づいて行われる。
ストパターンの製造工程は、実際素子の製造工程のデザ
インルールに基づいて行われる。
【０００５】図１に示すように、従来のコンタクト抵抗
測定用テストパターンは、一つの孤立したソース／ドレ
イン拡散層１３に２つの孤立したコンタクトパターン１
４が形成され、２つのコンタクトパターン１４のそれぞ
れには連結パターン１５が形成され、隣り合う他のコン
タクトパターン１４と連結されるように構成される。コ
ンタクト抵抗を測定するために必要な電流の流れは、図
１に示す電流経路１６の如く、連結パターン１５、コン
タクトパターン１４及びソース／ドレイン拡散層１３の
順序で２次元的な電流流れを形成する。
測定用テストパターンは、一つの孤立したソース／ドレ
イン拡散層１３に２つの孤立したコンタクトパターン１
４が形成され、２つのコンタクトパターン１４のそれぞ
れには連結パターン１５が形成され、隣り合う他のコン
タクトパターン１４と連結されるように構成される。コ
ンタクト抵抗を測定するために必要な電流の流れは、図
１に示す電流経路１６の如く、連結パターン１５、コン
タクトパターン１４及びソース／ドレイン拡散層１３の
順序で２次元的な電流流れを形成する。
【０００６】ソース／ドレイン拡散層１３にコンタクト
パターン１４が良好に接触した場合の理想的な全体抵抗
は、一般的な数学式によって容易に求めることができ
る。コンタクト抵抗測定用テストパターンによって得ら
れる全体抵抗が理想的な全体抵抗と近似して得られる場
合には、実際素子を製造するためのデザインルールを適
用し、コンタクト抵抗測定用テストパターンによって得
られる全体抵抗が理想的な全体抵抗より高く得られる場
合には、接触不良が誘発されたものと推定し、デザイン
ルールを新しくするか、或いは他の対策を立てる。この
ように、コンタクト抵抗測定用テストパターンは、実際
素子で発生する問題点を前もって診断して、素子の不良
を予め防止することができ、不要な時間所要及びその他
の費用を節減させる。
パターン１４が良好に接触した場合の理想的な全体抵抗
は、一般的な数学式によって容易に求めることができ
る。コンタクト抵抗測定用テストパターンによって得ら
れる全体抵抗が理想的な全体抵抗と近似して得られる場
合には、実際素子を製造するためのデザインルールを適
用し、コンタクト抵抗測定用テストパターンによって得
られる全体抵抗が理想的な全体抵抗より高く得られる場
合には、接触不良が誘発されたものと推定し、デザイン
ルールを新しくするか、或いは他の対策を立てる。この
ように、コンタクト抵抗測定用テストパターンは、実際
素子で発生する問題点を前もって診断して、素子の不良
を予め防止することができ、不要な時間所要及びその他
の費用を節減させる。
【０００７】最近、自己整列されたラインコンタクトを
使用する半導体素子が形成されているが、前記従来のコ
ンタクト抵抗測定用テストパターンではコンタクト抵抗
測定が不可能である。即ち、従来のコンタクト抵抗測定
用テストパターンは、孤立したソース／ドレイン拡散層
と孤立したコンタクトパターンとを有する素子のコンタ
クト抵抗測定に適するが、自己整列されたラインコンタ
クトを有する素子のコンタクト抵抗を測定するには不適
である。
使用する半導体素子が形成されているが、前記従来のコ
ンタクト抵抗測定用テストパターンではコンタクト抵抗
測定が不可能である。即ち、従来のコンタクト抵抗測定
用テストパターンは、孤立したソース／ドレイン拡散層
と孤立したコンタクトパターンとを有する素子のコンタ
クト抵抗測定に適するが、自己整列されたラインコンタ
クトを有する素子のコンタクト抵抗を測定するには不適
である。
【０００８】次に、自己整列されたラインコンタクトを
使用する半導体素子としてフラッシュＥＥＰＲＯＭを例
示して簡単に説明すると、まず、多数の素子分離膜を形
成して多数のアクティブ領域を定義し、スペーサ絶縁膜
で取り囲まれたワードラインを形成し、ソース／ドレイ
ン拡散層を形成し、層間絶縁膜を蒸着し平坦化させた
後、自己整列ソースコンタクト工程で、多数のソース拡
散層が露出される自己整列コンタクトホールを形成し、
自己整列コンタクトホールに導電層を充填してソースラ
インコンタクトを形成する。
使用する半導体素子としてフラッシュＥＥＰＲＯＭを例
示して簡単に説明すると、まず、多数の素子分離膜を形
成して多数のアクティブ領域を定義し、スペーサ絶縁膜
で取り囲まれたワードラインを形成し、ソース／ドレイ
ン拡散層を形成し、層間絶縁膜を蒸着し平坦化させた
後、自己整列ソースコンタクト工程で、多数のソース拡
散層が露出される自己整列コンタクトホールを形成し、
自己整列コンタクトホールに導電層を充填してソースラ
インコンタクトを形成する。
【０００９】このように、ソースラインコンタクトは、
多数のソース拡散層を一つに連結させている。従って、
従来のように２次元的な電流流れを発生させた場合、低
抵抗の導電性物質で形成されるラインコンタクトに沿っ
て電流が流れ、イオン注入によって形成されるソース拡
散層へは電流が流れないため、各ソース拡散層において
接触不良が発生するかどうかを捉えることができない。
多数のソース拡散層を一つに連結させている。従って、
従来のように２次元的な電流流れを発生させた場合、低
抵抗の導電性物質で形成されるラインコンタクトに沿っ
て電流が流れ、イオン注入によって形成されるソース拡
散層へは電流が流れないため、各ソース拡散層において
接触不良が発生するかどうかを捉えることができない。
【００１０】コンタクト抵抗測定用テストパターンが実
際素子で発生する問題点を予め診断して素子の不良を前
もって防止し、不要な時間所要及びその他の費用を節減
させるという長所を考慮するとき、自己整列されたライ
ンコンタクトを使用する半導体素子に適したコンタクト
抵抗測定用テストパターンの開発が必要である。
際素子で発生する問題点を予め診断して素子の不良を前
もって防止し、不要な時間所要及びその他の費用を節減
させるという長所を考慮するとき、自己整列されたライ
ンコンタクトを使用する半導体素子に適したコンタクト
抵抗測定用テストパターンの開発が必要である。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、自己整列されたラインコンタクトを使用する半導体
素子においてコンタクト抵抗を容易に測定することが可
能なコンタクト抵抗測定用テストパターン及びその製造
方法を提供することにある。
は、自己整列されたラインコンタクトを使用する半導体
素子においてコンタクト抵抗を容易に測定することが可
能なコンタクト抵抗測定用テストパターン及びその製造
方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るコンタクト抵抗測定用テストパターン
は、多数の素子分離膜を形成して多数のアクティブ領域
を定義したテストウェーハと、前記多数の素子分離膜及
び多数のアクティブ領域を横切るワードライン地域に形
成された多数の連結拡散層と、前記ワードライン地域の
一方側の第１ラインコンタクト地域に形成された多数の
ソース拡散層と、前記ワードライン地域の他方側の第２
ラインコンタクト地域に形成された多数のソース拡散層
と、前記第１及び第２ラインコンタクト地域に形成され
た多数のラインコンタクトパターンとを含み、前記第１
ラインコンタクト地域の前記ラインコンタクトパターン
と、前記第２ラインコンタクト地域の前記ラインコンタ
クトパターンとは互いにずれるように配置され、抵抗測
定のための電流が前記ワードライン地域を間において前
記第１ラインコンタクト地域と前記第２ラインコンタク
ト地域に沿って３次元的に流れるように構成されたこと
を特徴とする。
に、本発明に係るコンタクト抵抗測定用テストパターン
は、多数の素子分離膜を形成して多数のアクティブ領域
を定義したテストウェーハと、前記多数の素子分離膜及
び多数のアクティブ領域を横切るワードライン地域に形
成された多数の連結拡散層と、前記ワードライン地域の
一方側の第１ラインコンタクト地域に形成された多数の
ソース拡散層と、前記ワードライン地域の他方側の第２
ラインコンタクト地域に形成された多数のソース拡散層
と、前記第１及び第２ラインコンタクト地域に形成され
た多数のラインコンタクトパターンとを含み、前記第１
ラインコンタクト地域の前記ラインコンタクトパターン
と、前記第２ラインコンタクト地域の前記ラインコンタ
クトパターンとは互いにずれるように配置され、抵抗測
定のための電流が前記ワードライン地域を間において前
記第１ラインコンタクト地域と前記第２ラインコンタク
ト地域に沿って３次元的に流れるように構成されたこと
を特徴とする。
【００１３】上記目的を達成するために、本発明のコン
タクト抵抗測定用テストパターンの製造方法は、テスト
ウェーハに多数の素子分離膜を形成して多数のアクティ
ブ領域を定義する段階と、不純物注入工程を行い、第１
ラインコンタクト地域の多数のアクティブ領域にソース
拡散層を、ワードライン地域の多数のアクティブ領域に
連結拡散層を、第２ラインコンタクト地域の多数のアク
ティブ領域にソース拡散層を同時に形成する段階と、前
記ワードライン地域に絶縁膜スペーサで取り囲まれたワ
ードラインを形成する段階と、前記ワードラインを含ん
だ全体構造上に、表面が平坦化された絶縁層を形成する
段階と、前記絶縁層上に自己整列コンタクトマスクを形
成する段階と、前記自己整列コンタクトマスクを用いた
自己整列コンタクト工程によって前記第１及び第２ライ
ンコンタクト地域に多数のラインコンタクトパターンを
形成する段階とからなり、前記第１ラインコンタクト地
域の前記ラインコンタクトパターンと前記第２ラインコ
ンタクト地域の前記ラインコンタクトパターンとは互い
にずれるように配置され、抵抗測定のための電流が前記
ワードライン地域を間において前記第１ラインコンタク
ト地域と前記第２ラインコンタクト地域に沿って３次元
的に流れるように行われたことを特徴とする。
タクト抵抗測定用テストパターンの製造方法は、テスト
ウェーハに多数の素子分離膜を形成して多数のアクティ
ブ領域を定義する段階と、不純物注入工程を行い、第１
ラインコンタクト地域の多数のアクティブ領域にソース
拡散層を、ワードライン地域の多数のアクティブ領域に
連結拡散層を、第２ラインコンタクト地域の多数のアク
ティブ領域にソース拡散層を同時に形成する段階と、前
記ワードライン地域に絶縁膜スペーサで取り囲まれたワ
ードラインを形成する段階と、前記ワードラインを含ん
だ全体構造上に、表面が平坦化された絶縁層を形成する
段階と、前記絶縁層上に自己整列コンタクトマスクを形
成する段階と、前記自己整列コンタクトマスクを用いた
自己整列コンタクト工程によって前記第１及び第２ライ
ンコンタクト地域に多数のラインコンタクトパターンを
形成する段階とからなり、前記第１ラインコンタクト地
域の前記ラインコンタクトパターンと前記第２ラインコ
ンタクト地域の前記ラインコンタクトパターンとは互い
にずれるように配置され、抵抗測定のための電流が前記
ワードライン地域を間において前記第１ラインコンタク
ト地域と前記第２ラインコンタクト地域に沿って３次元
的に流れるように行われたことを特徴とする。
【００１４】また、上記目的を達成するために、本発明
に係るコンタクト抵抗測定用テストパターンの製造方法
は、テストウェーハに多数のソース分離膜を形成して多
数のアクティブ領域を定義する段階と、しきい値電圧イ
オン注入工程によって、ワードライン地域の多数のアク
ティブ領域にしきい値電圧イオン注入工程を形成する段
階と、前記ワードライン地域にワードラインを形成する
段階と、不純物注入工程によって、第１ラインコンタク
ト地域のアクティブ領域のそれぞれにソース拡散層を、
第２ラインコンタクト地域の多数のアクティブ領域のそ
れぞれにソース拡散層を形成する段階と、前記ワードラ
インを取り囲む絶縁膜スペーサを形成する段階と、前記
ワードラインを含んだ全体構造上に、表面が平坦化され
た絶縁層を形成する段階と、前記絶縁層上に自己整列コ
ンタクトマスクを形成する段階と、前記自己整列コンタ
クトマスクを用いた自己整列コンタクト工程によって前
記第１及び第２ラインコンタクト地域に多数のラインコ
ンタクトパターンを形成する段階とからなり、前記第１
ラインコンタクト地域の前記ラインコンタクトパターン
と前記第２ラインコンタクト地域の前記ラインコンタク
トパターンとは互いにずれるように配置され、抵抗測定
のための電流が前記ワードライン地域を間において前記
第１ラインコンタクト地域と前記第２ラインコンタクト
地域に沿って３次元的に流れるように行われることを特
徴とする。
に係るコンタクト抵抗測定用テストパターンの製造方法
は、テストウェーハに多数のソース分離膜を形成して多
数のアクティブ領域を定義する段階と、しきい値電圧イ
オン注入工程によって、ワードライン地域の多数のアク
ティブ領域にしきい値電圧イオン注入工程を形成する段
階と、前記ワードライン地域にワードラインを形成する
段階と、不純物注入工程によって、第１ラインコンタク
ト地域のアクティブ領域のそれぞれにソース拡散層を、
第２ラインコンタクト地域の多数のアクティブ領域のそ
れぞれにソース拡散層を形成する段階と、前記ワードラ
インを取り囲む絶縁膜スペーサを形成する段階と、前記
ワードラインを含んだ全体構造上に、表面が平坦化され
た絶縁層を形成する段階と、前記絶縁層上に自己整列コ
ンタクトマスクを形成する段階と、前記自己整列コンタ
クトマスクを用いた自己整列コンタクト工程によって前
記第１及び第２ラインコンタクト地域に多数のラインコ
ンタクトパターンを形成する段階とからなり、前記第１
ラインコンタクト地域の前記ラインコンタクトパターン
と前記第２ラインコンタクト地域の前記ラインコンタク
トパターンとは互いにずれるように配置され、抵抗測定
のための電流が前記ワードライン地域を間において前記
第１ラインコンタクト地域と前記第２ラインコンタクト
地域に沿って３次元的に流れるように行われることを特
徴とする。
【００１５】
【発明の実施の形態】以下、本発明の添付図に基づいて
詳細に説明する。
詳細に説明する。
【００１６】図２は本発明に係るコンタクト抵抗測定用
テストパターンの構造図である。図２に示すように、本
発明のコンタクト抵抗測定用テストパターンは、自己整
列されたラインコンタクトを使用する半導体素子に適用
するために、テストウェーハ２０上に多数の素子分離膜
３０を形成して多数のアクティブ領域４０を定義(defin
e)し、多数の素子分離膜及び多数のアクティブ領域を横
切るワードライン地域６０に多数の連結拡散層（６１ａ
または６１ｂまたは６１ｃ）を形成し、ワードライン地
域６０の一方側の第１ラインコンタクト地域５０に多数
のソース拡散層（５１ａ、５１ｂ、５１ｃ）を形成し、
ワードライン地域６０の他方側の第２ラインコンタクト
地域７０に多数のソース拡散層（７１ａ、７１ｂ、７１
ｃ）を形成し、第１ラインコンタクト地域５０に多数の
ラインコンタクトパターン（５００ａ及び５００ｂ）
を、第２ラインコンタクト地域７０に多数のラインコン
タクトパターン（７００ａ及び７００ｂ）を形成して、
電流経路５６７が第１ラインコンタクト地域５０の第１
ラインコンタクトパターン５００ａ、第１ラインコンタ
クト地域５０の第１ソース拡散層５１ａ、ワードライン
地域６０の連結拡散層６１ａ、第２ラインコンタクト地
域７０の第１ソース拡散層７１ａ、第２ラインコンタク
ト地域７０の第１ラインコンタクトパターン７００ａ、
第２ラインコンタクト地域７０の第２ソース拡散層７１
ｂとからなる３次元的電流流れとなるように構成され
る。
テストパターンの構造図である。図２に示すように、本
発明のコンタクト抵抗測定用テストパターンは、自己整
列されたラインコンタクトを使用する半導体素子に適用
するために、テストウェーハ２０上に多数の素子分離膜
３０を形成して多数のアクティブ領域４０を定義(defin
e)し、多数の素子分離膜及び多数のアクティブ領域を横
切るワードライン地域６０に多数の連結拡散層（６１ａ
または６１ｂまたは６１ｃ）を形成し、ワードライン地
域６０の一方側の第１ラインコンタクト地域５０に多数
のソース拡散層（５１ａ、５１ｂ、５１ｃ）を形成し、
ワードライン地域６０の他方側の第２ラインコンタクト
地域７０に多数のソース拡散層（７１ａ、７１ｂ、７１
ｃ）を形成し、第１ラインコンタクト地域５０に多数の
ラインコンタクトパターン（５００ａ及び５００ｂ）
を、第２ラインコンタクト地域７０に多数のラインコン
タクトパターン（７００ａ及び７００ｂ）を形成して、
電流経路５６７が第１ラインコンタクト地域５０の第１
ラインコンタクトパターン５００ａ、第１ラインコンタ
クト地域５０の第１ソース拡散層５１ａ、ワードライン
地域６０の連結拡散層６１ａ、第２ラインコンタクト地
域７０の第１ソース拡散層７１ａ、第２ラインコンタク
ト地域７０の第１ラインコンタクトパターン７００ａ、
第２ラインコンタクト地域７０の第２ソース拡散層７１
ｂとからなる３次元的電流流れとなるように構成され
る。
【００１７】前述において、第１ラインコンタクト地域
５０と第２ラインコンタクト地域７０の隣り合うソース
拡散層（５１ａ／７１ａまたは５１ｂ／７１ｂまたは５
１ｃ／７１ｃ）は、ワードライン地域６０の連結拡散層
（６１ａまたは６１ｂまたは６１ｃ）に電気的に連結さ
れる。第１及び第２ラインコンタクト地域（５０及び７
０）に形成された多数のラインコンタクトパターン（５
００ａ、５００ｂ、７００ａ及び７００ｂ）のそれぞれ
は、２つずつのソース拡散層（５１ｂ／５１ｃまたは７
１ａ／７１ｂ）のみ電気的に連結されるように孤立形成
され、第１ラインコンタクト地域５０のラインコンタク
トパターン（５００ａ及び５００ｂ）と第２ラインコン
タクト地域７０のラインコンタクトパターン（７００ａ
及び７００ｂ）が互いにずれるように配置される。
５０と第２ラインコンタクト地域７０の隣り合うソース
拡散層（５１ａ／７１ａまたは５１ｂ／７１ｂまたは５
１ｃ／７１ｃ）は、ワードライン地域６０の連結拡散層
（６１ａまたは６１ｂまたは６１ｃ）に電気的に連結さ
れる。第１及び第２ラインコンタクト地域（５０及び７
０）に形成された多数のラインコンタクトパターン（５
００ａ、５００ｂ、７００ａ及び７００ｂ）のそれぞれ
は、２つずつのソース拡散層（５１ｂ／５１ｃまたは７
１ａ／７１ｂ）のみ電気的に連結されるように孤立形成
され、第１ラインコンタクト地域５０のラインコンタク
トパターン（５００ａ及び５００ｂ）と第２ラインコン
タクト地域７０のラインコンタクトパターン（７００ａ
及び７００ｂ）が互いにずれるように配置される。
【００１８】このような本発明のコンタクト抵抗測定用
テストパターンは、抵抗測定のための電流が、図２に示
す電流経路５６７の如く、第１ラインコンタクト地域５
０と第２ラインコンタクト地域７０を３次元的に流れる
ことができ、各ソース拡散層（５１ａ、５１ｂ、５１
ｃ、７１ａ、７１ｂまたは７１ｃ）部分のコンタクト抵
抗が考慮されたラインコンタクト抵抗を測定することが
できる。
テストパターンは、抵抗測定のための電流が、図２に示
す電流経路５６７の如く、第１ラインコンタクト地域５
０と第２ラインコンタクト地域７０を３次元的に流れる
ことができ、各ソース拡散層（５１ａ、５１ｂ、５１
ｃ、７１ａ、７１ｂまたは７１ｃ）部分のコンタクト抵
抗が考慮されたラインコンタクト抵抗を測定することが
できる。
【００１９】自己整列されたラインコンタクトを使用す
る半導体素子に適用するための本発明のコンタクト抵抗
測定用テストパターンの製造方法を図３ａ〜図５ｄ及び
図６ａ〜図８ｄに基づいて説明する。
る半導体素子に適用するための本発明のコンタクト抵抗
測定用テストパターンの製造方法を図３ａ〜図５ｄ及び
図６ａ〜図８ｄに基づいて説明する。
【００２０】図３ａ〜図５ｄは本発明の第１実施例によ
って図２のコンタクト抵抗測定用テストパターンの製造
方法を説明するための断面図である。図３ａ、図４ａ及
び図５ａはレイアウト図、図３ｂ、図４ｂ及び図５ｂは
それぞれ図３ａ、図４ａ及び図５ａのＢ−Ｂ線に沿った
断面図、図３ｃ、図４ｃ及び図５ｃはそれぞれ図３ａ、
図４ａ及び図５ａのＣ−Ｃ線に沿った断面図、図３ｄ、
図４ｄ及び図５ｄはそれぞれ図３ａ、図４ａ及び図５ａ
のＤ−Ｄ線に沿った断面図である。
って図２のコンタクト抵抗測定用テストパターンの製造
方法を説明するための断面図である。図３ａ、図４ａ及
び図５ａはレイアウト図、図３ｂ、図４ｂ及び図５ｂは
それぞれ図３ａ、図４ａ及び図５ａのＢ−Ｂ線に沿った
断面図、図３ｃ、図４ｃ及び図５ｃはそれぞれ図３ａ、
図４ａ及び図５ａのＣ−Ｃ線に沿った断面図、図３ｄ、
図４ｄ及び図５ｄはそれぞれ図３ａ、図４ａ及び図５ａ
のＤ−Ｄ線に沿った断面図である。
【００２１】図３ａ〜図３ｄを参照すると、テストウェ
ーハ２０に多数の素子分離膜３０を形成して多数のアク
ティブ領域４０を定義する。ラインコンタクト地域がワ
ードライン地域６０を間に置いて一対を成すように、第
１ラインコンタクト地域５０と第２ラインコンタクト地
域７０を定義する。不純物注入工程を行い、第１ライン
コンタクト地域５０の多数のアクティブ領域４０のそれ
ぞれにソース拡散層（５１ａ、５１ｂ、５１ｃ）を、ワ
ードライン地域６０の多数のアクティブ領域４０のそれ
ぞれに連結拡散層（６１ａ、６１ｂ、６１ｃ）を、第２
ラインコンタクト地域７０の多数のアクティブ領域４０
のそれぞれにソース拡散層（７１ａ、７１ｂ、７１ｃ）
を同時に形成する。
ーハ２０に多数の素子分離膜３０を形成して多数のアク
ティブ領域４０を定義する。ラインコンタクト地域がワ
ードライン地域６０を間に置いて一対を成すように、第
１ラインコンタクト地域５０と第２ラインコンタクト地
域７０を定義する。不純物注入工程を行い、第１ライン
コンタクト地域５０の多数のアクティブ領域４０のそれ
ぞれにソース拡散層（５１ａ、５１ｂ、５１ｃ）を、ワ
ードライン地域６０の多数のアクティブ領域４０のそれ
ぞれに連結拡散層（６１ａ、６１ｂ、６１ｃ）を、第２
ラインコンタクト地域７０の多数のアクティブ領域４０
のそれぞれにソース拡散層（７１ａ、７１ｂ、７１ｃ）
を同時に形成する。
【００２２】前述において、第１ラインコンタクト地域
５０と第２ラインコンタクト地域７０は、多数の連結拡
散層（６１ａ、６１ｂ、６１ｃ）によって電気的に連結
されるが、第１及び第２ラインコンタクト地域（５０及
び７０）の第１ソース拡散層（５１ａ及び７１ａ）は、
ワードライン地域６０の第１連結拡散層６１ａによって
電気的に連結され、第１及び第２ラインコンタクト地域
（５０及び７０）の第２ソース拡散層（５１ｂ及び７１
ｂ）は、ワードライン地域６０の第２連結拡散層６１ｂ
によって電気的に連結され、第１及び第２ラインコンタ
クト地域（５０及び７０）の第３ソース拡散層（５１ｃ
及び７１ｃ）は、ワードライン地域６０の第３連結拡散
層６１ｃによって電気的に連結される。
５０と第２ラインコンタクト地域７０は、多数の連結拡
散層（６１ａ、６１ｂ、６１ｃ）によって電気的に連結
されるが、第１及び第２ラインコンタクト地域（５０及
び７０）の第１ソース拡散層（５１ａ及び７１ａ）は、
ワードライン地域６０の第１連結拡散層６１ａによって
電気的に連結され、第１及び第２ラインコンタクト地域
（５０及び７０）の第２ソース拡散層（５１ｂ及び７１
ｂ）は、ワードライン地域６０の第２連結拡散層６１ｂ
によって電気的に連結され、第１及び第２ラインコンタ
クト地域（５０及び７０）の第３ソース拡散層（５１ｃ
及び７１ｃ）は、ワードライン地域６０の第３連結拡散
層６１ｃによって電気的に連結される。
【００２３】図４ａ〜図４ｄを参照すると、ワードライ
ン地域６０に絶縁膜スペーサ８０で取り囲まれたワード
ライン６１を形成する。ワードライン６１を含んだ全体
構造上に、表面が平坦化された絶縁層９０を形成する。
絶縁層９０上に自己整列コンタクトマスク１００を形成
する。
ン地域６０に絶縁膜スペーサ８０で取り囲まれたワード
ライン６１を形成する。ワードライン６１を含んだ全体
構造上に、表面が平坦化された絶縁層９０を形成する。
絶縁層９０上に自己整列コンタクトマスク１００を形成
する。
【００２４】前記において、自己整列コンタクトマスク
１００は、ワードライン６１の上部、第１ラインコンタ
クト地域５０の第１ソース拡散層５１ａと第２ソース拡
散層５１ｂ間の素子分離膜３０の一部分の上部、第２ラ
インコンタクト地域７０の第２ソース拡散層７１ｂと第
３ソース拡散層７１ｃ間の素子分離膜３０の一部分の上
部が覆われる(close)ように形成する。
１００は、ワードライン６１の上部、第１ラインコンタ
クト地域５０の第１ソース拡散層５１ａと第２ソース拡
散層５１ｂ間の素子分離膜３０の一部分の上部、第２ラ
インコンタクト地域７０の第２ソース拡散層７１ｂと第
３ソース拡散層７１ｃ間の素子分離膜３０の一部分の上
部が覆われる(close)ように形成する。
【００２５】図５ａ〜図５ｄを参照すると、自己整列コ
ンタクトマスク１００を用いた自己整列コンタクトエッ
チング工程を行って多数の自己整列コンタクトホールを
形成し、自己整列コンタクトマスク１００を除去した
後、多数の自己整列コンタクトホールを導電性物質で充
填して多数のラインコンタクトパターン（５００ａ、５
００ｂ、７００ａ及び７００ｂ）を形成することによ
り、本発明のコンタクト抵抗測定用テストパターンを製
造する。
ンタクトマスク１００を用いた自己整列コンタクトエッ
チング工程を行って多数の自己整列コンタクトホールを
形成し、自己整列コンタクトマスク１００を除去した
後、多数の自己整列コンタクトホールを導電性物質で充
填して多数のラインコンタクトパターン（５００ａ、５
００ｂ、７００ａ及び７００ｂ）を形成することによ
り、本発明のコンタクト抵抗測定用テストパターンを製
造する。
【００２６】前記多数のラインコンタクトパターン（５
００ａ、５００ｂ、７００ａ及び７００ｂ）は、第１及
び第２ラインコンタクト地域（５０及び７０）のそれぞ
れに孤立して配置されるが、第１ラインコンタクト地域
５０には、ソース拡散層（図示せず）と第１ソース拡散
層５１ａとを電気的に連結する第１ラインコンタクトパ
ターン５００ａと、第２ソース拡散層５１ｂと第３ソー
ス拡散層５１ｃとを電気的に連結する第２ラインコンタ
クトパターン５００ｂが孤立して配置され、第２ライン
コンタクト地域７０には第１ソース拡散層７１ａと第２
ソース拡散層７１ｂとを電気的に連結する第１ラインコ
ンタクトパターン７００ａ、及び第３ソース拡散層７１
ｃとソース拡散層（図示せず）とを電気的に連結する第
２ラインコンタクトパターン７００ｂが孤立して配置さ
れる。
００ａ、５００ｂ、７００ａ及び７００ｂ）は、第１及
び第２ラインコンタクト地域（５０及び７０）のそれぞ
れに孤立して配置されるが、第１ラインコンタクト地域
５０には、ソース拡散層（図示せず）と第１ソース拡散
層５１ａとを電気的に連結する第１ラインコンタクトパ
ターン５００ａと、第２ソース拡散層５１ｂと第３ソー
ス拡散層５１ｃとを電気的に連結する第２ラインコンタ
クトパターン５００ｂが孤立して配置され、第２ライン
コンタクト地域７０には第１ソース拡散層７１ａと第２
ソース拡散層７１ｂとを電気的に連結する第１ラインコ
ンタクトパターン７００ａ、及び第３ソース拡散層７１
ｃとソース拡散層（図示せず）とを電気的に連結する第
２ラインコンタクトパターン７００ｂが孤立して配置さ
れる。
【００２７】前述した本発明のコンタクト抵抗測定用テ
ストパターンの製造工程は、この測定用テストパターン
を適用しようとする実際素子の製造工程のデザインルー
ルに基づいて行われる。
ストパターンの製造工程は、この測定用テストパターン
を適用しようとする実際素子の製造工程のデザインルー
ルに基づいて行われる。
【００２８】次に、本発明のコンタクト抵抗測定用テス
トパターンを用いてコンタクト抵抗を測定する方法を簡
単に説明する。
トパターンを用いてコンタクト抵抗を測定する方法を簡
単に説明する。
【００２９】全体抵抗を「ＲＴ」、コンタクト個数を
「Ｎ」、ラインコンタクトパターンの抵抗を「Ｒｍ」、
コンタクト抵抗を「Ｒｃ」、拡散層の抵抗を「Ｒｄ」、
抵抗測定のために印加する電圧を「Ｖ」、電圧「Ｖ」に
対して測定された電流を「Ｉ」とする際、コンタクト抵
抗「Ｒｃ」は下記の数式１によって得られる。
「Ｎ」、ラインコンタクトパターンの抵抗を「Ｒｍ」、
コンタクト抵抗を「Ｒｃ」、拡散層の抵抗を「Ｒｄ」、
抵抗測定のために印加する電圧を「Ｖ」、電圧「Ｖ」に
対して測定された電流を「Ｉ」とする際、コンタクト抵
抗「Ｒｃ」は下記の数式１によって得られる。
【００３０】
【数１】
【００３１】図６ａ〜図８ｄは本発明の第２実施例によ
って図２のコンタクト抵抗測定用テストパターンの製造
方法を説明するための断面図である。図６ａ、図７ａ及
び図８ａはレイアウト図、図６ｂ、図７ｂ及び図８ｂは
図６ａ、図７ａ及び図８ａのＢ−Ｂ線に沿った断面図、
図６ｃ、図７ｃ及び図８ｃは図６ａ、図７ａ及び図８ａ
のＣ−Ｃ線に沿った断面図、図６ｄ、図７ｄ及び図８ｄ
は図６ａ、図７ａ及び図８ａのＤ−Ｄ線に沿った断面図
である。
って図２のコンタクト抵抗測定用テストパターンの製造
方法を説明するための断面図である。図６ａ、図７ａ及
び図８ａはレイアウト図、図６ｂ、図７ｂ及び図８ｂは
図６ａ、図７ａ及び図８ａのＢ−Ｂ線に沿った断面図、
図６ｃ、図７ｃ及び図８ｃは図６ａ、図７ａ及び図８ａ
のＣ−Ｃ線に沿った断面図、図６ｄ、図７ｄ及び図８ｄ
は図６ａ、図７ａ及び図８ａのＤ−Ｄ線に沿った断面図
である。
【００３２】図６ａ〜図６ｄを参照すると、テストウェ
ーハ２０に多数の素子分離膜３０を形成して多数のアク
ティブ領域４０を定義する。ラインコンタクト地域がワ
ードライン地域６０を間において一対を成すように、第
１ラインコンタクト地域５０と第２ラインコンタクト地
域７０を定義する。しきい値電圧イオン注入工程を行
い、ワードライン地域６０のアクティブ領域４０のそれ
ぞれにしきい値電圧イオン注入領域（６１０ａ、６１０
ｂ、６１０ｃ）を形成する。
ーハ２０に多数の素子分離膜３０を形成して多数のアク
ティブ領域４０を定義する。ラインコンタクト地域がワ
ードライン地域６０を間において一対を成すように、第
１ラインコンタクト地域５０と第２ラインコンタクト地
域７０を定義する。しきい値電圧イオン注入工程を行
い、ワードライン地域６０のアクティブ領域４０のそれ
ぞれにしきい値電圧イオン注入領域（６１０ａ、６１０
ｂ、６１０ｃ）を形成する。
【００３３】図７ａ〜図７ｄを参照すると、多数のしき
い値電圧イオン注入領域（６１０ａ、６１０ｂ、６１０
ｃ）が形成されたワードライン地域６０にワードライン
６１を形成し、不純物注入工程により、第１ラインコン
タクト地域５０のアクティブ領域４０のそれぞれにソー
ス拡散層（５１ａ、５１ｂ、５１ｃ）を、第２ラインコ
ンタクト地域７０の多数のアクティブ領域４０のそれぞ
れにソース拡散層（７１ａ、７１ｂ、７１ｃ）を形成す
る。その後、絶縁膜蒸着及びスペーサエッチング工程に
よってワードライン６１を取り囲む絶縁膜スペーサ８０
を形成する。ワードライン６１を含んだ全体構造上に、
表面が平坦化された絶縁層９０を形成する。絶縁層９０
上に自己整列コンタクトマスク１００を形成する。
い値電圧イオン注入領域（６１０ａ、６１０ｂ、６１０
ｃ）が形成されたワードライン地域６０にワードライン
６１を形成し、不純物注入工程により、第１ラインコン
タクト地域５０のアクティブ領域４０のそれぞれにソー
ス拡散層（５１ａ、５１ｂ、５１ｃ）を、第２ラインコ
ンタクト地域７０の多数のアクティブ領域４０のそれぞ
れにソース拡散層（７１ａ、７１ｂ、７１ｃ）を形成す
る。その後、絶縁膜蒸着及びスペーサエッチング工程に
よってワードライン６１を取り囲む絶縁膜スペーサ８０
を形成する。ワードライン６１を含んだ全体構造上に、
表面が平坦化された絶縁層９０を形成する。絶縁層９０
上に自己整列コンタクトマスク１００を形成する。
【００３４】ここで、第１ラインコンタクト地域５０と
第２ラインコンタクト地域７０は、多数のしきい値電圧
イオン注入領域（６１０ａ、６１０ｂ、６１０ｃ）によ
って電気的に連結されるが、第１及び第２ラインコンタ
クト地域（５０及び７０）の第１ソース拡散層（５１ａ
及び７１ａ）は、ワードライン地域６０の第１しきい値
電圧イオン注入領域６１０ａによって電気的に連結さ
れ、第１及び第２ラインコンタクト地域（５０及び７
０）の第２ソース拡散層（５１ｂ及び７１ｂ）は、ワー
ドライン地域６０の第２しきい値イオン注入領域６１０
ｂによって電気的に連結され、第１及び第２ラインコン
タクト地域（５０及び７０）の第３ソース拡散層（５１
ｃ及び７１ｃ）は、ワードライン地域６０の第３しきい
値電圧イオン注入領域６１０ｃによって電気的に連結さ
れる。ここで、これらが電気的に連結されるためには、
必ずワードライン６０に電圧を印加してチャネルが形成
されるようにしなければならない。
第２ラインコンタクト地域７０は、多数のしきい値電圧
イオン注入領域（６１０ａ、６１０ｂ、６１０ｃ）によ
って電気的に連結されるが、第１及び第２ラインコンタ
クト地域（５０及び７０）の第１ソース拡散層（５１ａ
及び７１ａ）は、ワードライン地域６０の第１しきい値
電圧イオン注入領域６１０ａによって電気的に連結さ
れ、第１及び第２ラインコンタクト地域（５０及び７
０）の第２ソース拡散層（５１ｂ及び７１ｂ）は、ワー
ドライン地域６０の第２しきい値イオン注入領域６１０
ｂによって電気的に連結され、第１及び第２ラインコン
タクト地域（５０及び７０）の第３ソース拡散層（５１
ｃ及び７１ｃ）は、ワードライン地域６０の第３しきい
値電圧イオン注入領域６１０ｃによって電気的に連結さ
れる。ここで、これらが電気的に連結されるためには、
必ずワードライン６０に電圧を印加してチャネルが形成
されるようにしなければならない。
【００３５】自己整列コンタクトマスク１００は、ワー
ドライン６１の上部、第１ラインコンタクト地域５０の
第１ソース拡散層５１ａと第２ソース拡散層５１ｂ間の
素子分離膜３０の一部分の上部、及び第２ラインコンタ
クト地域７０の第２ソース拡散層７１ｂと第３ソース拡
散層７１ｃ間の素子分離膜３０の一部分の上部が覆われ
るように形成する。
ドライン６１の上部、第１ラインコンタクト地域５０の
第１ソース拡散層５１ａと第２ソース拡散層５１ｂ間の
素子分離膜３０の一部分の上部、及び第２ラインコンタ
クト地域７０の第２ソース拡散層７１ｂと第３ソース拡
散層７１ｃ間の素子分離膜３０の一部分の上部が覆われ
るように形成する。
【００３６】図８ａ〜図８ｄを参照すると、自己整列コ
ンタクトマスク１００を用いた自己整列コンタクトエッ
チング工程を行って多数の自己整列コンタクトホールを
形成し、自己整列コンタクトマスク１００を除去した
後、多数の自己整列コンタクトホールを導電性物質で充
填して多数のラインコンタクトパターン（５００ａ、５
００ｂ、７００ａ及び７００ｂ）を形成することによ
り、本発明のコンタクト抵抗測定用テストパターンを製
造する。
ンタクトマスク１００を用いた自己整列コンタクトエッ
チング工程を行って多数の自己整列コンタクトホールを
形成し、自己整列コンタクトマスク１００を除去した
後、多数の自己整列コンタクトホールを導電性物質で充
填して多数のラインコンタクトパターン（５００ａ、５
００ｂ、７００ａ及び７００ｂ）を形成することによ
り、本発明のコンタクト抵抗測定用テストパターンを製
造する。
【００３７】前記において、多数のラインコンタクトパ
ターン（５００ａ、５００ｂ、７００ａ及び７００ｂ）
は、第１及び第２ラインコンタクト地域（５０及び７
０）のそれぞれに孤立して配置されるが、第１ラインコ
ンタクト地域５０にはソース拡散層（図示せず）と第１
ソース拡散層５１ａとを電気的に連結する第１ラインコ
ンタクトパターン５００ａ、及び第２ソース拡散層５１
ｂと第３ソース拡散層５１ｃとを電気的に連結する第２
ラインコンタクトパターン５００ｂが孤立して配置さ
れ、第２ラインコンタクト地域７０には第１ソース拡散
層７１ａと第２ソース拡散層７１ｂとを電気的に連結す
る第１ラインコンタクトパターン７００ａ、第３ソース
拡散層７１ｃとソース拡散層（図示せず）とを電気的に
連結する第２ラインコンタクトパターン７００ｂが孤立
して配置される。
ターン（５００ａ、５００ｂ、７００ａ及び７００ｂ）
は、第１及び第２ラインコンタクト地域（５０及び７
０）のそれぞれに孤立して配置されるが、第１ラインコ
ンタクト地域５０にはソース拡散層（図示せず）と第１
ソース拡散層５１ａとを電気的に連結する第１ラインコ
ンタクトパターン５００ａ、及び第２ソース拡散層５１
ｂと第３ソース拡散層５１ｃとを電気的に連結する第２
ラインコンタクトパターン５００ｂが孤立して配置さ
れ、第２ラインコンタクト地域７０には第１ソース拡散
層７１ａと第２ソース拡散層７１ｂとを電気的に連結す
る第１ラインコンタクトパターン７００ａ、第３ソース
拡散層７１ｃとソース拡散層（図示せず）とを電気的に
連結する第２ラインコンタクトパターン７００ｂが孤立
して配置される。
【００３８】前述した本発明のコンタクト抵抗測定用テ
ストパターンの製造工程は、この測定用テストパターン
を適用しようとする実際素子の製造工程のデザインルー
ルに基づいて行われる。
ストパターンの製造工程は、この測定用テストパターン
を適用しようとする実際素子の製造工程のデザインルー
ルに基づいて行われる。
【００３９】本発明の第１実施例及び第２実施例は、コ
ンタクト抵抗測定用テストパターンを製造する方法であ
る。第１実施例によって製造されたコンタクト抵抗測定
用テストパターン及び第２実施例によって製造されたコ
ンタクト抵抗測定用テストパターンの構造は、図２に示
すコンタクト抵抗測定用テストパターンの構造と同一で
ある。しかし、第２実施例によって製造されたコンタク
ト抵抗測定用テストパターンは、コンタクト抵抗測定の
ために、必ず、第１ラインコンタクト地域５０と第２ラ
インコンタクト地域７０との間のワードライン６１に電
圧を印加しなければならなく、第１及び第２ラインコン
タクト地域（５０及び７０）の外側のワードライン６１
には電圧を印加してはならない。
ンタクト抵抗測定用テストパターンを製造する方法であ
る。第１実施例によって製造されたコンタクト抵抗測定
用テストパターン及び第２実施例によって製造されたコ
ンタクト抵抗測定用テストパターンの構造は、図２に示
すコンタクト抵抗測定用テストパターンの構造と同一で
ある。しかし、第２実施例によって製造されたコンタク
ト抵抗測定用テストパターンは、コンタクト抵抗測定の
ために、必ず、第１ラインコンタクト地域５０と第２ラ
インコンタクト地域７０との間のワードライン６１に電
圧を印加しなければならなく、第１及び第２ラインコン
タクト地域（５０及び７０）の外側のワードライン６１
には電圧を印加してはならない。
【００４０】
【発明の効果】上述したように、本発明のコンタクト抵
抗測定用テストパターンは、自己整列されたラインコン
タクトを使用する半導体素子を製造するための実際工程
を行う前に、素子に適したコンタクト抵抗を容易に測定
することができ、測定されたコンタクト抵抗データに基
づいて実際素子における問題点を予め診断することがで
きるので、コンタクト抵抗を減少させる方案を新しく模
索することができるうえ、セル面積をどの程度の範囲ま
で縮小させ得るかを決定することができるという効果を
有する。さらに、本発明のコンタクト抵抗測定用テスト
パターンは、素子の不良を前もって防止することができ
るため、素子の歩留まりを増大させることができるう
え、不要な時間所要及びその他のコストを節減すること
ができるという効果を有する。
抗測定用テストパターンは、自己整列されたラインコン
タクトを使用する半導体素子を製造するための実際工程
を行う前に、素子に適したコンタクト抵抗を容易に測定
することができ、測定されたコンタクト抵抗データに基
づいて実際素子における問題点を予め診断することがで
きるので、コンタクト抵抗を減少させる方案を新しく模
索することができるうえ、セル面積をどの程度の範囲ま
で縮小させ得るかを決定することができるという効果を
有する。さらに、本発明のコンタクト抵抗測定用テスト
パターンは、素子の不良を前もって防止することができ
るため、素子の歩留まりを増大させることができるう
え、不要な時間所要及びその他のコストを節減すること
ができるという効果を有する。
【図１】従来のコンタクト抵抗測定用テストパターンの
構造図である。
構造図である。
【図２】本発明に係るコンタクト抵抗測定用テストパタ
ーンの構造図である。
ーンの構造図である。
【図３】本発明の第１実施例に係る図２のコンタクト抵
抗測定用テストパターンの製造方法を説明するための断
面図である。
抗測定用テストパターンの製造方法を説明するための断
面図である。
【図４】本発明の第１実施例に係る図２のコンタクト抵
抗測定用テストパターンの製造方法を説明するための断
面図である。
抗測定用テストパターンの製造方法を説明するための断
面図である。
【図５】本発明の第１実施例に係る図２のコンタクト抵
抗測定用テストパターンの製造方法を説明するための断
面図である。
抗測定用テストパターンの製造方法を説明するための断
面図である。
【図６】本発明の第２実施例に係る図２のコンタクト抵
抗測定用テストパターンの製造方法を説明するための断
面図である。
抗測定用テストパターンの製造方法を説明するための断
面図である。
【図７】本発明の第２実施例に係る図２のコンタクト抵
抗測定用テストパターンの製造方法を説明するための断
面図である。
抗測定用テストパターンの製造方法を説明するための断
面図である。
【図８】本発明の第２実施例に係る図２のコンタクト抵
抗測定用テストパターンの製造方法を説明するための断
面図である。
抗測定用テストパターンの製造方法を説明するための断
面図である。
１１、２０ テストウェーハ
１２ 素子分離膜
１３ ソース／ドレイン拡散層
１４ コンタクトパターン
１５ 連結パターン
１６ 電流経路
２０ テストウェーハ
３０ 素子分離膜
４０ アクティブ領域
５０ 第１ラインコンタクト地域
５１ａ、５１ｂ、５１ｃ ソース拡散層
５００ａ、５００ｂ ラインコンタクトパターン
６０ ワードライン地域
６１ａ、６１ｂ、６１ｃ 連結拡散層
６１０ａ、６１０ｂ、６１０ｃ しきい値電圧イオン注
入領域 ６１ ワードライン ７０ 第２ラインコンタクト地域 ７１ａ、７１ｂ、７１ｃ ソース拡散層 ７００ａ、７００ｂ ラインコンタクトパターン ８０ 絶縁膜スペーサ ９０ 絶縁層 １００ 自己整列コンタクトマスク ５６７ 電流経路
入領域 ６１ ワードライン ７０ 第２ラインコンタクト地域 ７１ａ、７１ｂ、７１ｃ ソース拡散層 ７００ａ、７００ｂ ラインコンタクトパターン ８０ 絶縁膜スペーサ ９０ 絶縁層 １００ 自己整列コンタクトマスク ５６７ 電流経路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李 根 雨
大韓民国 京畿道 利川市 高譚洞 72−
１ 高譚寄宿舎 102−502
(72)発明者 朴 成 基
大韓民国 京畿道 利川市 高譚洞 72−
１ 高譚寄宿舎 102−707
Ｆターム(参考） 2G028 AA02 BB11 CG02 CG04 DH03
HN01
4M106 AA01 AC02 CA10
5F033 QQ09 QQ37 TT08 VV12 XX01
XX37
5F038 AR02 AR13 AR16 AR19 DT10
DT12 EZ20
Claims (17)
- 【請求項１】 複数の素子分離膜を形成して複数のアク
ティブ領域を定義したテストウェーハと、 前記複数の素子分離膜及び複数のアクティブ領域を横切
るワードライン地域に形成された複数の連結拡散層と、 前記ワードライン地域の一方側の第１ラインコンタクト
地域に形成された複数のソース拡散層と、 前記ワードライン地域の他方側の第２ラインコンタクト
地域に形成された複数のソース拡散層と、 前記第１及び第２ラインコンタクト地域に形成された複
数のラインコンタクトパターンとを含み、 前記第１ラインコンタクト地域の前記ラインコンタクト
パターンと、前記第２ラインコンタクト地域の前記ライ
ンコンタクトパターンとは互いにずれるように配置さ
れ、抵抗測定のための電流が前記ワードライン地域を間
において前記第１ラインコンタクト地域と前記第２ライ
ンコンタクト地域に沿って３次元的に流れるように構成
されたことを特徴とするコンタクト抵抗測定用テストパ
ターン。 - 【請求項２】 前記ワードライン地域、前記第１ライン
コンタクト地域及び第２ラインコンタクト地域は、隣接
して並んで位置することを特徴とする請求項１記載のコ
ンタクト抵抗測定用テストパターン。 - 【請求項３】 前記第１ラインコンタクト地域のソース
拡散層と前記第２ラインコンタクト地域のソース拡散層
とは、前記ワードライン地域の連結拡散層によって電気
的に連結されたことを特徴とする請求項１記載のコンタ
クト抵抗測定用テストパターン。 - 【請求項４】 前記第１ラインコンタクト地域の複数の
ラインコンタクトパターンのいずれか一つは、前記第１
ラインコンタクト地域の複数のソース拡散層のいずれか
２つを電気的に連結させるとともに、他のラインコンタ
クトパターンとは孤立して形成されたことを特徴とする
請求項１記載のコンタクト抵抗測定用テストパターン。 - 【請求項５】 前記第２ラインコンタクト地域の複数の
ラインコンタクトパターンのいずれか一つは、前記第２
ラインコンタクト地域の複数のソース拡散層のいずれか
２つを電気的に連結させるとともに、他のラインコンタ
クトパターンとは孤立して形成されたことを特徴とする
請求項１記載のコンタクト抵抗測定用テストパターン。 - 【請求項６】 テストウェーハに複数の素子分離膜を形
成して複数のアクティブ領域を定義する段階と、 不純物注入工程によって、第１ラインコンタクト地域の
複数のアクティブ領域にソース拡散層を、ワードライン
地域の複数のアクティブ領域に連結拡散層を、第２ライ
ンコンタクト地域の複数のアクティブ領域にソース拡散
層を同時に形成する段階と、 前記ワードライン地域に絶縁膜スペーサで取り囲まれた
ワードラインを形成する段階と、 前記ワードラインを含んだ全体構造上に、表面が平坦化
された絶縁層を形成する段階と、 前記絶縁層上に自己整列コンタクトマスクを形成する段
階と、 前記自己整列コンタクトマスクを用いた自己整列コンタ
クト工程によって前記第１及び第２ラインコンタクト地
域に複数のラインコンタクトパターンを形成する段階と
からなり、 前記第１ラインコンタクト地域の前記ラインコンタクト
パターンと前記第２ラインコンタクト地域の前記ライン
コンタクトパターンとは互いにずれるように配置され、
抵抗測定のための電流が前記ワードライン地域を間にお
いて前記第１ラインコンタクト地域と前記第２ラインコ
ンタクト地域に沿って３次元的に流れるように行われた
ことを特徴とするコンタクト抵抗測定用テストパターン
の製造方法。 - 【請求項７】 前記ワードライン地域、前記第１ライン
コンタクト地域及び第２ラインコンタクト地域は、前記
複数の素子分離膜及び前記複数のアクティブ領域を横切
りながら隣接して並んで位置したことを特徴とする請求
項６記載のコンタクト抵抗測定用テストパターンの製造
方法。 - 【請求項８】 前記第１ラインコンタクト地域のソース
拡散層と前記第２ラインコンタクト地域のソース拡散層
とは、前記ワードライン地域の連結拡散層によって電気
的に連結されたことを特徴とする請求項６記載のコンタ
クト抵抗測定用テストパターンの製造方法。 - 【請求項９】 前記第１ラインコンタクト地域の複数の
ラインコンタクトパターンのいずれか一つは、前記第１
ラインコンタクト地域の複数のソース拡散層のいずれか
２つを電気的に連結させるとともに、他のラインコンタ
クトパターンとは孤立して形成されたことを特徴とする
請求項６記載のコンタクト抵抗測定用テストパターンの
製造方法。 - 【請求項１０】 前記第２ラインコンタクト地域の複数
のラインコンタクトパターンのいずれか一つは、前記第
２ラインコンタクト地域の複数のソース拡散層のいずれ
か２つを電気的に連結させるとともに、他のラインコン
タクトパターンとは孤立して形成されたことを特徴とす
る請求項６記載のコンタクト抵抗測定用テストパターン
の製造方法。 - 【請求項１１】 前記自己整列コンタクトマスクは、ワ
ードラインの上部、第１ラインコンタクト地域の第１ソ
ース拡散層と第２ソース拡散層間の素子分離膜の一部分
の上部、及び第２ラインコンタクト地域の第２ソース拡
散層と第３ソース拡散層間の素子分離膜の一部分の上部
が覆われるように形成することを特徴とする請求項６記
載のコンタクト抵抗測定用テストパターンの製造方法。 - 【請求項１２】 テストウェーハに複数のソース分離膜
を形成して複数のアクティブ領域を定義する段階と、 しきい値電圧イオン注入工程によって、ワードライン地
域の複数のアクティブ領域にしきい値電圧イオン注入を
行う段階と、 前記ワードライン地域にワードラインを形成する段階
と、 不純物注入工程によって、第１ラインコンタクト地域の
アクティブ領域のそれぞれにソース拡散層を、第２ライ
ンコンタクト地域の複数のアクティブ領域のそれぞれに
ソース拡散層を形成する段階と、 前記ワードラインを取り囲む絶縁膜スペーサを形成する
段階と、 前記ワードラインを含んだ全体構造上に、表面が平坦化
された絶縁層を形成する段階と、 前記絶縁層上に自己整列コンタクトマスクを形成する段
階と、 前記自己整列コンタクトマスクを用いた自己整列コンタ
クト工程によって前記第１及び第２ラインコンタクト地
域に複数のラインコンタクトパターンを形成する段階と
からなり、 前記第１ラインコンタクト地域の前記ラインコンタクト
パターンと前記第２ラインコンタクト地域の前記ライン
コンタクトパターンとは互いにずれるように配置され、
抵抗測定のための電流が前記ワードライン地域を間にお
いて前記第１ラインコンタクト地域と前記第２ラインコ
ンタクト地域に沿って３次元的に流れるように行われる
ことを特徴とするコンタクト抵抗測定用テストパターン
の製造方法。 - 【請求項１３】 前記ワードライン地域、前記第１ライ
ンコンタクト地域及び第２ラインコンタクト地域は、前
記複数の素子分離膜及び前記複数のアクティブ領域を横
切りながら隣接して並んで位置したことを特徴とする請
求項１２記載のコンタクト抵抗測定用テストパターンの
製造方法。 - 【請求項１４】 前記第１ラインコンタクト地域のソー
ス拡散層と前記第２ラインコンタクト地域のソース拡散
層とは、前記ワードライン地域のワードラインに電圧を
印加するために前記しきい値電圧イオン注入領域に形成
されるチャネルによって電気的に連結されたことを特徴
とする請求項１２記載のコンタクト抵抗測定用テストパ
ターンの製造方法。 - 【請求項１５】 前記第１ラインコンタクト地域の複数
のラインコンタクトパターンのいずれか一つは、前記第
１ラインコンタクト地域の複数のソース拡散層のいずれ
か２つを電気的に連結させるとともに、他のラインコン
タクトパターンとは孤立して形成されたことを特徴とす
る請求項１２記載のコンタクト抵抗測定用テストパター
ンの製造方法。 - 【請求項１６】 前記第２ラインコンタクト地域の複数
のラインコンタクトパターンのいずれか一つは、前記第
２ラインコンタクト地域の複数のソース拡散層のいずれ
か２つを電気的に連結させるとともに、他のラインコン
タクトパターンとは孤立して形成されたことを特徴とす
る請求項１２記載のコンタクト抵抗測定用テストパター
ンの製造方法。 - 【請求項１７】 前記自己整列コンタクトマスクは、前
記ワードラインの上部、第１ラインコンタクト地域の第
１ソース拡散層と第２ソース拡散層間の素子分離膜の一
部分の上部、及び第２ラインコンタクト地域の第２ソー
ス拡散層と第３ソース拡散層間の素子分離膜の一部分の
上部が覆われるように形成することを特徴とする請求項
１２記載のコンタクト抵抗測定用テストパターンの製造
方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390908B1 (ko) * | 2001-04-30 | 2003-07-10 | 주식회사 하이닉스반도체 | 선택적 에피택셜 성장 공정 평가용 마스크 |
| US7084648B2 (en) * | 2004-09-29 | 2006-08-01 | Agere Systems Inc. | Semiconductor testing |
| JP4745697B2 (ja) * | 2005-03-29 | 2011-08-10 | 富士通セミコンダクター株式会社 | 複数の配線層を有する半導体回路の端子層設定方法、端子層設定プログラム、配線端子延長処理プログラム、および、その端子層を設定に用いられる端子延長用コンポーネント |
| US20070210306A1 (en) * | 2006-03-08 | 2007-09-13 | International Business Machines Corporation | Test pattern for measuring contact short at first metal level |
| KR100935195B1 (ko) * | 2007-11-29 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴 |
| US9443775B2 (en) * | 2013-06-07 | 2016-09-13 | Globalfoundries Inc. | Lithography process monitoring of local interconnect continuity |
| CN105226051B (zh) * | 2014-05-30 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体测试结构及导电插塞与有源区接触性能的检测方法 |
| DE112016007041B4 (de) * | 2016-07-04 | 2022-09-29 | Mitsubishi Electric Corporation | Herstellungsverfahren für eine halbleitervorrichtung |
| CN106683708B (zh) * | 2016-11-17 | 2019-11-29 | 武汉新芯集成电路制造有限公司 | 一种测试3dnand字线电阻的方法 |
| CN107527661B (zh) * | 2017-08-31 | 2020-08-28 | 长江存储科技有限责任公司 | 一种字线电阻测试方法及三维存储器失效分析方法 |
| CN114156193A (zh) * | 2020-09-04 | 2022-03-08 | 长鑫存储技术有限公司 | 半导体结构 |
| US11961774B2 (en) | 2020-09-04 | 2024-04-16 | Changxin Memory Technologies, Inc. | Semiconductor device and method for manufacturing same |
| US20220077009A1 (en) * | 2020-09-04 | 2022-03-10 | Changxin Memory Technologies, Inc. | Semiconductor structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831955A (ja) * | 1994-07-20 | 1996-02-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2000196036A (ja) * | 1998-12-24 | 2000-07-14 | Nec Corp | 半導体記憶装置及び半導体製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896108A (en) * | 1988-07-25 | 1990-01-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Test circuit for measuring specific contact resistivity of self-aligned contacts in integrated circuits |
| JPH0364944A (ja) * | 1989-08-03 | 1991-03-20 | Matsushita Electron Corp | 電子回路装置の検査装置 |
| JP2551340B2 (ja) * | 1993-06-30 | 1996-11-06 | 日本電気株式会社 | コンタクト抵抗測定用半導体集積回路装置およびその測定方法 |
| JPH07211759A (ja) * | 1994-01-25 | 1995-08-11 | Fujitsu Ltd | 半導体装置の試験方法 |
| JP2822951B2 (ja) * | 1995-08-28 | 1998-11-11 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法 |
| US5872018A (en) * | 1997-05-05 | 1999-02-16 | Vanguard International Semiconductor Corporation | Testchip design for process analysis in sub-micron DRAM fabrication |
| KR100623321B1 (ko) * | 1999-12-30 | 2006-09-11 | 매그나칩 반도체 유한회사 | 접촉저항 측정 패턴을 갖는 반도체 메모리장치의제조방법 |
| US6208572B1 (en) * | 2000-06-12 | 2001-03-27 | International Business Machines Corporation | Semiconductor memory device having resistive bitline contact testing |
-
2001
- 2001-11-23 KR KR10-2001-0073419A patent/KR100399976B1/ko not_active IP Right Cessation
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- 2001-12-28 US US10/029,390 patent/US6734458B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831955A (ja) * | 1994-07-20 | 1996-02-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2000196036A (ja) * | 1998-12-24 | 2000-07-14 | Nec Corp | 半導体記憶装置及び半導体製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019197789A (ja) * | 2018-05-09 | 2019-11-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030100134A1 (en) | 2003-05-29 |
| DE10164298A1 (de) | 2003-06-05 |
| JP4634678B2 (ja) | 2011-02-16 |
| US6734458B2 (en) | 2004-05-11 |
| KR100399976B1 (ko) | 2003-09-29 |
| KR20030042677A (ko) | 2003-06-02 |
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