CN105226051B - 半导体测试结构及导电插塞与有源区接触性能的检测方法 - Google Patents

Abstract

一种半导体测试结构及导电插塞与有源区接触性能的检测方法。测试结构包括：至少两组导电插塞，每组两个导电插塞，每组导电插塞的一端通过金属硅化物连接于同一选择晶体管的另一端有源区；每组导电插塞采用开尔文四线测试法进行测试获得一方程，联立两方程，即可准确获得导电插塞与具有金属硅化物的接触结构的电阻和。由于上述获得的导电插塞与接触结构之间完全通过金属硅化物连接，因而是导电插塞与接触良好的接触结构的电阻和，若被检测的半导体结构中导电插塞与及接触结构的电阻和大于上述电阻和，则说明被检测的半导体结构中导电插塞与半导体衬底之间并无金属硅化物或并非完全为金属硅化物，即两者接触性能不佳，反之，两者接触性能良好。

Description

半导体测试结构及导电插塞与有源区接触性能的检测方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试结构及导电插塞与有源区接触性能的检测方法。

背景技术

近年来，为了增加存储密度，NAND闪存被广泛地用于非易失性存储器的设计中。NAND闪存包括多个存储器单元构成的存储阵列，每个存储器单元包括：NAND存储单元串，以及用于选择所述NAND存储单元串的选择晶体管，选择晶体管的一端有源区耦接于NAND存储单元串的一端有源区，选择晶体管的另一端有源区通过与导电插塞耦接以接收选择电信号。

为了提高器件密度，减小关键尺寸，行业内出现了采用自对准双构图法(Self-align Double Pattern，SaDP)制作的NAND存储单元串，采用上述方法制作的每个存储单元中选择晶体管的有源区都沿一个方向延伸。

现有技术中，为了减小导电插塞与半导体衬底的有源区之间的接触电阻，一般会在有源区上制作金属硅化物。然而，实际工艺中发现，上述导电插塞与半导体衬底有源区之间往往并非完全通过金属硅化物耦接，这造成存储过程中，NAND存储阵列的性能降低。

为了及时发现上述问题，现有也有一些获取导电插塞与有源区之间接触结构电阻值的方案，但大都采用将多个导电插塞、接触结构、半导体衬底有源区、金属互连线串联，由于导电插塞、半导体衬底有源区、金属互连线的电阻一般通过经验值以实现从总的测试结果中剥离出来，加之接触结构的电阻又远远小于半导体衬底有源区的电阻，因而，上述方法获取的接触结构电阻值不准确，这影响对导电插塞与有源区之间接触性能的判断。

有鉴于此，本发明提供一种半导体测试结构及导电插塞与有源区接触性能的检测方法，以对导电插塞与半导体衬底有源区之间接触性能进行准确判断。

发明内容

本发明解决的问题是如何对导电插塞与半导体衬底有源区之间接触性能进行准确判断。

为解决上述问题，本发明的一方面提供一种半导体测试结构，所述测试结构形成在半导体衬底上，所述半导体衬底上具有NAND存储器阵列，所述NAND存储器阵列的单元包括：采用自对准双构图法形成的NAND存储单元串，以及用于选择所述NAND存储单元串的选择晶体管；其中，所述选择晶体管的一端有源区与所述NAND存储单元串的一端有源区连接，其中，所述测试结构包括：

至少两组导电插塞，每组两个导电插塞，每组导电插塞的一端通过金属硅化物连接于同一选择晶体管的另一端有源区，第一组导电插塞中两导电插塞之间的有源区长度与第二组导电插塞中两导电插塞之间的有源区长度不相等；

信号施加焊垫与测试焊垫，每个导电插塞的另一端连接一个信号施加焊垫与一个测试焊垫。

可选地，第一组导电插塞的一端与第二组导电插塞的一端连接于同一选择晶体管的有源区。

可选地，第一组导电插塞中的一个导电插塞与第二组导电插塞中的一个导电插塞共用。

可选地，所述半导体测试结构还包括第三组导电插塞，所述第三组导电插塞的一端通过所述金属硅化物连接于另一选择晶体管的另一端有源区，第三组导电插塞中两导电插塞之间的有源区长度、第一组导电插塞中两导电插塞之间的有源区长度与第二组导电插塞中两导电插塞之间的有源区长度均不相等。

可选地，第一组导电插塞的一端与第二组导电插塞的一端连接于不同选择晶体管的有源区。

可选地，所述选择晶体管为位线选择晶体管，具有金属硅化物的有源区为漏区。

可选地，所述选择晶体管为源线选择晶体管，具有金属硅化物的有源区为源区。

可选地，第一组导电插塞中两导电插塞所施加的电流信号大小与第二组导电插塞中两导电插塞所施加的电流信号大小不等。

可选地，所述半导体衬底为硅、锗或绝缘体上硅。

此外，本发明的另一方面提供一种导电插塞与有源区接触性能的检测方法，采用上述任意一项所述的半导体测试结构得到导电插塞与有源区之间完全通过金属硅化物连接时，所述导电插塞及接触结构的电阻和，并与被检测的半导体结构中导电插塞与及接触结构的电阻和比较，若后者大于前者，则被检测的半导体结构中导电插塞与有源区接触性能不佳，反之，导电插塞与有源区接触性能良好。

与现有技术相比，本发明的技术方案具有以下优点：1)本发明提供的测试结构包括：至少两组导电插塞，每组两个导电插塞，每组导电插塞的一端通过金属硅化物连接于同一选择晶体管的另一端有源区；每组导电插塞采用开尔文四线测试法(Kelvin Contact)获得导电插塞与具有金属硅化物的接触结构的电阻和，上述开尔文四线测试法具有两个信号施加端，两个测试端，即对于第一组导电插塞，电流信号I1从一个导电插塞的端头输入，经过该导电插塞、该导电插塞与半导体衬底有源区之间的接触结构、一段长度的半导体衬底有源区、另一个导电插塞与半导体衬底有源区之间的接触结构、另一个导电插塞后流出，此时，测量两导电插塞端头的电压差V1，即可根据V1/I1获得该组一个导电插塞、该导电插塞对应的接触结构、一段长度的半导体衬底有源区、另一导电插塞对应的接触结构、另一导电插塞的电阻和R1；对于第二组导电插塞：电流信号I2从一个导电插塞的端头输入，经过该导电插塞、该导电插塞与半导体衬底有源区之间的接触结构、一段长度的半导体衬底有源区、另一导电插塞与半导体衬底有源区之间的接触结构、另一导电插塞后流出，此时，测量两导电插塞端头的电压差V2，即可根据V2/I2获得该组一个导电插塞、该导电插塞对应的接触结构、一段长度的半导体衬底有源区、另一导电插塞对应的接触结构、另一导电插塞的电阻和R2；由于各组中的导电插塞的电阻都相等，接触结构的电阻也都相等，每个导电插塞与每个接触结构的电阻和记为RC，半导体衬底有源区单位横截面积的电阻率为ρ，第一组中两导电插塞之间半导体衬底有源区的长度为L1，第二组中两导电插塞之间半导体衬底有源区的长度为L2。对于第一组导电插塞：V1/I1＝2RC+ρ*L1，对于第二组导电插塞：V2/I2＝2RC+ρ*L2；两者联立，即可获得RC＝(I1*L1*V2-I2*L2*V1)/[2(L1-L2)*I1*I2]。可以看出，上述方案中，第一组导电插塞中两导电插塞之间的有源区长度L1与第二组导电插塞中两导电插塞之间的有源区长度L2需不相等。上述方案中利用了开尔文四线测试法对导电插塞、接触结构、半导体衬底有源区、另一接触结构、另一导电插塞的电阻和获取较为准确，通过方程组联立，即可准确获得每个导电插塞与每个接触结构的电阻和。由于上述获得的导电插塞与接触结构之间完全通过金属硅化物连接，因而是导电插塞与接触良好的接触结构的电阻和，若被检测的半导体结构中导电插塞与及接触结构的电阻和大于上述电阻和，则说明被检测的半导体结构中导电插塞与半导体衬底之间并无金属硅化物或并非完全为金属硅化物，即两者接触性能不佳，反之，两者接触性能良好。

2)可选方案中，第一组导电插塞的一端与第二组导电插塞的一端连接于同一选择晶体管的有源区，即通过同一选择晶体管的有源区获得每个导电插塞与每个接触结构的电阻和。

3)可选方案中，对于2)可选方案，第一组导电插塞中的一个导电插塞与第二组导电插塞中的一个导电插塞共用，即通过位于同一选择晶体管的有源区的三个导电插塞获得每个导电插塞与每个接触结构的电阻和。

4)可选方案中，对于2)可选方案或3)可选方案，除了联立连接于同一选择晶体管的两组导电插塞得到每个导电插塞与每个接触结构的电阻和，还可以将上述任意一组导电插塞与连接于另一选择晶体管的第三组导电插塞联立，再次得到每个导电插塞与每个接触结构的电阻和，上述两个电阻和取平均，即可减少测试过程中的误差。

5)可选方案中，第一组导电插塞的一端与第二组导电插塞的一端连接于不同选择晶体管的有源区，即通过不同选择晶体管的有源区获得每个导电插塞与每个接触结构的电阻和，本方案中至少需要四个导电插塞。

6)可选方案中，选择晶体管可以为位线选择晶体管或源线晶体管，即具有金属硅化物的有源区为漏区或源区。

7)可选方案中，第一组导电插塞中两导电插塞所施加的电流信号大小与第二组导电插塞中两导电插塞所施加的电流信号大小不等，减小了测试过程中的误差。

附图说明

图1是本发明一个实施例的测试结构的示意图；

图2是沿图1中的A-A直线的剖视图；

图3是本发明另一个实施例的测试结构的剖视图；

图4是本发明再一个实施例的测试结构的剖视图。

具体实施方式

如背景技术中所述，现有技术对导电插塞与半导体衬底有源区之间接触性能判断并不准确。为了解决上述技术问题，本发明提供了下述测试结构：至少两组导电插塞，每组两个导电插塞，每组导电插塞的一端通过金属硅化物连接于同一选择晶体管的另一端有源区；每组导电插塞采用开尔文四线测试法(Kelvin Contact)进行测试获得一方程，联立两方程，即可准确获得导电插塞与具有金属硅化物的接触结构的电阻和。由于上述获得的导电插塞与接触结构之间完全通过金属硅化物连接，因而是导电插塞与接触良好的接触结构的电阻和，若被检测的半导体结构中导电插塞与及接触结构的电阻和大于上述电阻和，则说明被检测的半导体结构中导电插塞与半导体衬底之间并无金属硅化物或并非完全为金属硅化物，即两者接触性能不佳，反之，两者接触性能良好。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明一个实施例提供的测试结构的示意图。图2是沿图1中的A-A直线的剖视图。

参照图1与图2所示，所述测试结构形成在半导体衬底10上，所述半导体衬底10上具有NAND存储器阵列11，所述NAND存储器阵列11的单元包括：采用自对准双构图法形成的NAND存储单元串111，以及用于选择所述NAND存储单元串111的选择晶体管112；其中，选择晶体管112的一端有源区与所述NAND存储单元串111的一端有源区(未标示)连接，选择晶体管112的另一端有源区部分区域覆盖有金属硅化物101，其中，所述测试结构包括：

第一导电插塞12、第二导电插塞13与第三导电插塞14，第一导电插塞12与第二导电插塞13为第一组导电插塞，第二导电插塞13与第三导电插塞14为第二组导电插塞，第一导电插塞12、第二导电插塞13与第三导电插塞14的一端通过金属硅化物101连接于同一选择晶体管112的另一端有源区(未标示)；

信号施加焊垫15与测试焊垫16，每个导电插塞的另一端连接一个信号施加焊垫15与一个测试焊垫16。

每个NAND存储单元串111可以包括多个NAND存储单元，本实施例中，为2个。此外，由于NAND存储单元串111采用自对准双构图法形成，因而，与NAND存储单元串111的有源区连接的选择晶体管112的有源区沿一个方向延伸，例如参照图1所示，沿垂直纸面方向延伸。

需要说明的是，覆盖有金属硅化物101的有源区部分区域即为与各导电插塞底部对准的区域，有源区其它区域无金属硅化物101。

在具体实施过程中，半导体衬底10材质可以为硅、锗或绝缘体上硅。其上的有源区可以为N型或P型离子掺杂区。

利用上述测试结构获取导电插塞与半导体衬底之间完全通过金属硅化物连接时，导电插塞及导电插塞与半导体衬底之间接触结构的电阻和的原理为：

对于第一组导电插塞：在两个信号施加焊垫15上施加电流信号I1，电流信号I1从第一导电插塞12的端头输入，经过该第一导电插塞12、该第一导电插塞12与半导体衬底有源区之间的接触结构(未标示)、L1长度的半导体衬底有源区、第二导电插塞13与半导体衬底有源区之间的接触结构(未标示)、第二导电插塞13后流出，此时，通过两测试焊垫16测量两导电插塞12、13端头的电压差V1，即可根据V1/I1获得第一导电插塞12、第一导电插塞12与半导体衬底有源区之间的接触结构、L1长度的半导体衬底有源区、第二导电插塞13与半导体衬底有源区之间的接触结构、第二导电插塞13的电阻和R1。

对于第二组导电插塞：在两个信号施加焊垫15上施加电流信号I2，电流信号I2从第二导电插塞13的端头输入，经过该第二导电插塞13、该第二导电插塞13与半导体衬底有源区之间的接触结构(未标示)、L2长度的半导体衬底有源区、第三导电插塞14与半导体衬底有源区之间的接触结构(未标示)、第三导电插塞14后流出，此时，通过两测试焊垫16测量两导电插塞13、14端头的电压差V2，即可根据V2/I2获得第二导电插塞13、第二导电插塞13与半导体衬底有源区之间的接触结构、L2长度的半导体衬底有源区、第三导电插塞14与半导体衬底有源区之间的接触结构、第三导电插塞14的电阻和R2。

可以理解的是，每组导电插塞中，电流信号施加时的电流流向不影响该组导电插塞两端头的电压差。

由于各组中导电插塞的电阻都相等，接触结构的电阻也都相等，每个导电插塞与每个接触结构的电阻和记为RC，半导体衬底有源区单位横截面积的电阻率为ρ，第一组中两导电插塞12、13之间半导体衬底有源区的长度为L1，第二组中两导电插塞13、14之间半导体衬底有源区的长度为L2。对于第一组导电插塞：V1/I1＝2RC+ρ*L1，对于第二组导电插塞：V2/I2＝2RC+ρ*L2；两者联立，即可获得RC＝(I1*L1*V2-I2*L2*V1)/[2(L1-L2)*I1*I2]。可以看出，上述方案中，第一组导电插塞中两导电插塞12、13之间的有源区长度L1与第二组导电插塞中两导电插塞13、14之间的有源区长度L2需不相等。

上述方案中，两组导电插塞除了每组导电插塞之间的有源区长度L1、L2不同，所施加的电流信号I1、I2大小可能不同，其余结构均相同，因而可以通过方程组联立获得每个导电插塞与每个接触结构的电阻和RC；此外，对于每组导电插塞，利用了开尔文四线测试法对导电插塞、接触结构、半导体衬底有源区、另一接触结构、另一导电插塞的电阻和获取较为准确。因而，可准确获得每个导电插塞与每个接触结构的电阻和RC。

为了进一步提高电阻和RC获取的准确性，在测试过程中，第一组导电插塞中两导电插塞12、13所施加的电流信号I1大小与第二组导电插塞中两导电插塞13、14所施加的电流信号I2大小不等，如此可以减小测试过程中的误差。

可以理解的是，上述联立方程中，还可以获得半导体衬底有源区单位横截面积的电阻率ρ＝(V1*I2-V2*I1)/[I1*I2*(L1-L2)]。

基于上述测试结构，本实施例还提出了一种导电插塞与有源区接触性能的检测方法，采用上述任意一项所述的半导体测试结构得到导电插塞与有源区之间完全通过金属硅化物连接时，所述导电插塞及接触结构的电阻和，并与被检测的半导体结构中导电插塞与及接触结构的电阻和比较，若后者大于前者，则被检测的半导体结构中导电插塞与有源区接触性能不佳，反之，导电插塞与有源区接触性能良好。

这是因为：由于上述测试结构获得的导电插塞与接触结构之间完全通过金属硅化物101连接，因而是导电插塞与接触良好的接触结构的电阻和，若被检测的半导体结构中导电插塞与及接触结构的电阻和大于上述电阻和，则说明被检测的半导体结构中导电插塞与半导体衬底之间并无金属硅化物或并非完全为金属硅化物，即两者接触性能不佳，反之，两者接触性能良好。

需要说明的是，上述的被检测的半导体结构除了导电插塞与半导体衬底有源区之间无金属硅化物或并不完全为金属硅化物，其它结构均相同。

在具体实施过程中，也可以设定被检测的半导体结构中导电插塞与及接触结构的电阻和大于导电插塞与有源区之间完全通过金属硅化物连接时，所述导电插塞及接触结构的电阻和一定值，判断被检测的半导体结构中导电插塞接触性能不佳，上述一定值例如为导电插塞与有源区之间完全通过金属硅化物连接时，所述导电插塞及接触结构的电阻和的10％。

图3是本发明另一个实施例提供的测试结构的剖视图。可以看出，与图2中的测试结构区别在于，测试结构还包括：

第四导电插塞17，其中，第一导电插塞12与第二导电插塞13为第一组导电插塞，第三导电插塞14与第四导电插塞17为第二组导电插塞，第四导电插塞17、第一导电插塞12、第二导电插塞13与第三导电插塞14的一端通过所述金属硅化物101连接于同一选择晶体管112的另一端有源区(未标示)；第四导电插塞17的另一端也连接一个信号施加焊垫15与一个测试焊垫16。

本实施例中，参照图3所示，对于第一组导电插塞：在两个信号施加焊垫15上施加电流信号I1，电流信号I1从第一导电插塞12的端头输入，经过该第一导电插塞12、该第一导电插塞12与半导体衬底有源区之间的接触结构(未标示)、L1长度的半导体衬底有源区、第二导电插塞13与半导体衬底有源区之间的接触结构(未标示)、第二导电插塞13后流出，此时，通过两测试焊垫16测量两导电插塞12、13端头的电压差V1，即可根据V1/I1获得第一导电插塞12、第一导电插塞12与半导体衬底有源区之间的接触结构、L1长度的半导体衬底有源区、第二导电插塞13与半导体衬底有源区之间的接触结构、第二导电插塞13的电阻和R1。

对于第二组导电插塞：在两个信号施加焊垫15上施加电流信号I3，电流信号I3从第四导电插塞17的端头输入，经过该第四导电插塞17、该第四导电插塞17与半导体衬底有源区之间的接触结构(未标示)、L3长度的半导体衬底有源区、第三导电插塞14与半导体衬底有源区之间的接触结构(未标示)、第三导电插塞14后流出，此时，通过两测试焊垫16测量两导电插塞14、17端头的电压差V3，即可根据V3/I3获得第四导电插塞17、第四导电插塞17与半导体衬底有源区之间的接触结构、L3长度的半导体衬底有源区、第三导电插塞14与半导体衬底有源区之间的接触结构、第三导电插塞14的电阻和R3。

由于各组中导电插塞的电阻都相等，接触结构的电阻也都相等，每个导电插塞与每个接触结构的电阻和记为RC，半导体衬底有源区单位横截面积的电阻率为ρ，第一组中两导电插塞之间半导体衬底有源区的长度为L1，第二组中两导电插塞之间半导体衬底有源区的长度为L3。对于第一组导电插塞：V1/I1＝2RC+ρ*L1，对于第二组导电插塞：V3/I3＝2RC+ρ*L3；两者联立，即可获得RC＝(I1*L1*V3-I3*L3*V1)/[2(L1-L3)*I1*I3]。可以看出，上述方案中，第一组导电插塞中两导电插塞12、13之间的有源区长度L1与第二组导电插塞中两导电插塞14、15之间的有源区长度L3需不相等。

上述方案中，利用了开尔文四线测试法对导电插塞、接触结构、半导体衬底有源区、另一接触结构、另一导电插塞的电阻和获取较为准确，通过方程组联立，即可准确获得每个导电插塞与每个接触结构的电阻和RC。

可以理解的是，基于本实施例的测试结构，也可以用于导电插塞与有源区接触性能的检测，具体检测方法参照上一实施例中的检测方法，在此不再赘述。

图4是本发明再一个实施例提供的测试结构的剖视图。可以看出，与图3中的测试结构区别在于，第一组导电插塞的第一导电插塞12与第二导电插塞13的一端分别通过金属硅化物101连接于一选择晶体管112的另一端有源区(未标示)；第二组导电插塞的第三导电插塞14与第四导电插塞17的一端分别通过金属硅化物101连接于另一选择晶体管112’的另一端有源区(未标示)。

本实施例中，尽管两组导电插塞分别连接于不同选择晶体管的有源区，然而，两组导电插塞中除了每组导电插塞之间的有源区长度不同，所施加的电流信号大小可能不同，其余结构均相同，因而可以通过方程组联立获得每个导电插塞与每个接触结构的电阻和；此外，对于每组导电插塞，利用了开尔文四线测试法对导电插塞、接触结构、半导体衬底有源区、另一接触结构、另一导电插塞的电阻和获取较为准确。因而，可准确获得每个导电插塞与每个接触结构的电阻和。

可以理解的是，对于图4中的测试结构，也可以在连接第一导电插塞12、第二导电插塞13的选择晶体管上设置另一导电插塞(未图示)，以与第一导电插塞12、第二导电插塞13中的任意一个形成第三组导电插塞，如此，还可以将第一组导电插塞(或第二组导电插塞)与第三组导电插塞联立，再次得到每个导电插塞与每个接触结构的电阻和，上述两个电阻和取平均，即可减少测试过程中的误差。类似地，对于图2或图3中的测试结构，也可以在另一选择晶体管上设置另一组导电插塞，通过多次联立两组导电插塞得到多个每个导电插塞与每个接触结构的电阻和并取平均。

上述导电插塞不限于三组，可以更多组，每组导电插塞不限于位于一个或两个选择晶体管上，可以更多选择晶体管。

本实施例的测试结构也可以用于导电插塞与有源区接触性能的检测，具体检测方法参照上一实施例中的检测方法，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体测试结构，所述测试结构形成在半导体衬底上，所述半导体衬底上具有NAND存储器阵列，所述NAND存储器阵列的单元包括：采用自对准双构图法形成的NAND存储单元串，以及用于选择所述NAND存储单元串的选择晶体管；其中，所述选择晶体管的一端有源区与所述NAND存储单元串的一端有源区连接，其特征在于，所述测试结构包括：

至少两组导电插塞，每组两个导电插塞，每组中各导电插塞的一端通过金属硅化物连接于同一选择晶体管的另一端有源区，第一组导电插塞中两导电插塞之间的有源区长度与第二组导电插塞中两导电插塞之间的有源区长度不相等；

信号施加焊垫与测试焊垫，每个导电插塞的另一端连接一个信号施加焊垫与一个测试焊垫。

2.根据权利要求1所述的半导体测试结构，其特征在于，第一组导电插塞的一端与第二组导电插塞的一端连接于同一选择晶体管的有源区。

3.根据权利要求2所述的半导体测试结构，其特征在于，第一组导电插塞中的一个导电插塞与第二组导电插塞中的一个导电插塞共用。

4.根据权利要求2或3所述的半导体测试结构，其特征在于，还包括第三组导电插塞，所述第三组导电插塞的一端通过所述金属硅化物连接于另一选择晶体管的另一端有源区，第三组导电插塞中两导电插塞之间的有源区长度、第一组导电插塞中两导电插塞之间的有源区长度与第二组导电插塞中两导电插塞之间的有源区长度均不相等。

5.根据权利要求1所述的半导体测试结构，其特征在于，第一组导电插塞的一端与第二组导电插塞的一端连接于不同选择晶体管的有源区。

6.根据权利要求1所述的半导体测试结构，其特征在于，所述选择晶体管为位线选择晶体管，具有金属硅化物的有源区为漏区。

7.根据权利要求1所述的半导体测试结构，其特征在于，所述选择晶体管为源线选择晶体管，具有金属硅化物的有源区为源区。

8.根据权利要求1所述的半导体测试结构，其特征在于，第一组导电插塞中两导电插塞所施加的电流信号大小与第二组导电插塞中两导电插塞所施加的电流信号大小不等。

9.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体衬底为硅、锗或绝缘体上硅。

10.一种导电插塞与有源区接触性能的检测方法，其特征在于，采用权利要求1至9中任一项所述的半导体测试结构得到导电插塞与有源区之间完全通过金属硅化物连接时，每个所述导电插塞及对应接触结构的电阻和，并与被检测的半导体结构中导电插塞与及接触结构的电阻和比较，若后者大于前者，则被检测的半导体结构中导电插塞与有源区接触性能不佳，反之，导电插塞与有源区接触性能良好。