JPH07211759A

JPH07211759A - 半導体装置の試験方法

Info

Publication number: JPH07211759A
Application number: JP6006377A
Authority: JP
Inventors: Makoto Sakata; 真坂田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-01-25
Filing date: 1994-01-25
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】半導体装置の試験方法に関し，モニター用コ
ンタクトホールで実際の製品のコンタクトホールのコン
タクト抵抗のバラツキを推測できるようにする。【構成】コンタクトホールのコンタクト抵抗の試験方
法において，モニター用コンタクトホール（Ｃ_Si，
Ｃ_Pj）を介して第１の導電層（Ａ_Si），（Ａ_Pj）と第２
の導電層（Ｂ_Si），（Ｂ_Pj）とを接続したコンタクト要
素(10)，(12)を直列接続した直列抵抗測定用レイアウト
(14)とコンタクト要素(10)，(12)を並列接続した並列抵
抗測定用レイアウト(15)とを設け，直列抵抗測定用レイ
アウト(14)の直列抵抗を測定し，測定された該直列抵抗
から算出されるコンタクト抵抗（Ｒ_CSi）と，並列抵抗
測定用レイアト(15)の並列抵抗を測定し，測定された並
列抵抗から算出されるコンタクト抵抗（Ｒ_CPi）とに基
づいて実際に使用される実デバイスのコンタクトホール
のコンタクト抵抗のバラツキを推測する構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，半導体装置の試験方法
に関するものであり，半導体チップに多数形成されたコ
ンタクトホールのコンタクト抵抗のバラツキを推測し，
製造過程における工程管理を行うためのものである。

【０００２】半導体リソグラフィ技術の進歩にともない
コンタクトホール作成技術が進み，サブミクロンの直径
のものまで実現されている。しかし，半導体素子どうし
を接続する配線層の幅は低抵抗にする必要があること
と，エレクトロマイグレーションに対する対策上，あま
り狭くできない。また，高速動作させる必要から配線容
量の低減が必要とされるため，上下の配線層どうしを分
離する絶縁膜の厚さもあまり薄くすることがてきない。
そのため，コンタクトホールの直径の縮小率に比べて配
線層の厚さ，幅の縮小率は進んでなく，コンタクトホー
ルのアスペクト比（コンタクトホールの高さ／コンタク
トホールの径）は年々増加している。

【０００３】アスペクト比が大きくなると，コンタクト
ホールのコンタクト抵抗にバラツキを生じやすく，コン
タクト抵抗のバラツキが同一チップ内において許容値以
下に収まっているかを製造過程において試験し，工程管
理する必要がある。

【０００４】

【従来の技術】従来，コンタクト抵抗の測定はケルビン
法により一個ずつコンタクト抵抗を測定していた。ある
いは，モニター用コンタクトを設け複数のコンタクトホ
ール（以後，コンタクトと略称するものに同じ）を電気
的に直列接続し，直列の合成抵抗を測定し，平均値をと
ってコンタクト一個のコンタクト抵抗としていた。

【０００５】図２０は従来のコンタクト抵抗の測定方法
(1) を示す。図２０ (a)はコンタクトホールの説明図で
あり，図２０ (b)はケルビン法によるコンタクと抵抗の
測定方法を示す。

【０００６】図２０ (a)， (b)において，２００は第１
の導電層である。２０１は絶縁層である。

【０００７】２０２は第２の導電層である。２０３はコ
ンタクトホールである。２１０は電圧計であって，コン
タクトホールの両端の印加電圧を測定するものである。

【０００８】２１１は電流源であって，コンクトホール
に電流を流すものである。２１２はコンタクト抵抗であ
って，コンタクトホールと導電層の接続抵抗を表すもの
である。

【０００９】図２０ (a)によりコンタクトホールについ
て説明する。絶縁層２０１上に配設された第１の導電層
２００と絶縁層２０１の下に配設された第２の導電層を
電気的に接続する場合には，絶縁層２０１にコンタクト
ホール２０３をエッチング技術等を利用して形成し，コ
ンタクトホール２０３の内部に導電層を埋め込んで第１
の導電層２００と第２の導電層２０２を電気的に接続す
る。

【００１０】図２０ (b)により，ケルビン法によるコン
タクト抵抗の測定方法を説明する。第１の導電層２００
の一端Ｃと第２の導電層２０２の一端Ｂ間に電流を流
す。そして，第１の導電層２００の一端Ｄと第２の導電
層２０２の一端Ａ間の電圧を測定し，電流と電圧からコ
ンタクトホール２０３のコンタクト抵抗２１２を求め
る。

【００１１】図２１は従来のコンタクト抵抗の測定方法
(2) を示す。図２１ (a)は電気的に直列接続（以後直列
接続と略称する）したモニター用コンタクトホールを示
し，図２０（ｂ) は直列接続されたコンタクトホールの
等価回路である。

【００１２】図２１ (a)において，２２０は第１の導電
層（端子）であって，コンタクトホール２４０を介して
第２の導電層２３０に電気的に接続され，直列接続した
コンタクトホールの抵抗値を測定する端子となるもので
ある。

【００１３】２２１は第１の導電層であって，コンタク
トホール２４１とコンタクトホール２４２を介して第２
の導電層２３０と第２の導電層２３１を電気的に接続す
るものである。

【００１４】２２２は第１の導電層であって，コンタク
トホール２４３とコンタクトホール２４４を介して第２
の導電層２３１と第２の導電層２３２を電気的に接続す
るものである。

【００１５】２２３は第１の導電層（端子）であって，
コンタクトホール２４５を介して第２の導電層２３２に
電気的に接続され，直列接続したコンタクトホールの抵
抗を測定する端子となるものである。

【００１６】２３０，２３１，２３２は第２の導電層で
ある。２４０はモニター用のコンタクトホールであっ
て，第１の導電層２２０と第２の導電層２３０を電気的
に接続するものである。

【００１７】２４１はモニター用のコンタクトホールで
あって，第１の導電層２２１と第２の導電層２３０を電
気的に接続するものである。２４２はモニター用のコン
タクトホールであって，第１の導電層２２１と第２の導
電層２３１を電気的に接続するものである。

【００１８】２４３はモニター用のコンタクトホールで
あって，第１の導電層２２２と第２の導電層２３１を電
気的に接続するものである。２４４はモニター用のコン
タクトホールであって，第１の導電層２２２と第２の導
電層２３２を電気的に接続するものである。

【００１９】２４５はモニター用のコンタクトホールで
あって，第１の導電層２２３と第２の導電層２３２を電
気的に接続するものである。図２１（ｂ）は，図２１
（ａ）の等価回路である。

【００２０】図２１（ｂ）において，Ｐは端子であっ
て，図２１ (a)の第１の導電層２２０の端子である。Ｑ
は端子であって，図２１ (a)の第１の導電層２２３の端
子である。

【００２１】Ｒ１はコンタクト抵抗であって，コンタク
トホール２４０の抵抗である。Ｒ２はコンタクト抵抗で
あって，コンタクトホール２４１の抵抗である。Ｒ３は
コンタクト抵抗であって，コンタクトホール２４２の抵
抗である。

【００２２】Ｒ４はコンタクト抵抗であって，コンタク
トホール２４３の抵抗である。Ｒ５はコンタクト抵抗で
あって，コンタクトホール２４４の抵抗である。Ｒ６は
コンタクト抵抗であって，コンタクトホール２４５の抵
抗である。

【００２３】従来のコンタクトホール（２４０，２４
１，２４２，２４３，２４４，２４５）の抵抗測定は，
図２０ (a)に示すように，コンタクトホール（２４０，
２４１，２４２，２４３，２４４，２４５）を第１の導
電層（２２０，２２１，２２２，２２３）と第２の導電
層（２３０，２３１，２３２）により直列接続し，端子
Ｐと端子Ｑの間の直列抵抗を測定し，コンタクトホール
（２４０，２４１，２４２，２４３，２４４，２４５）
の１個当たりの平均値をコンタクトホール一個のコンタ
クト抵抗としていた。

【００２４】

【発明が解決しようとする課題】従来のコンタクトホー
ルの抵抗測定は，コンタクトホール一個についての抵抗
値をケルビン法により直接測定するか，あるいは複数の
コンタクトの直列接続抵抗を基にコンタクト一個当たり
の平均値を求め，それを一個のコンタクト抵抗としてい
た。

【００２５】高集積化されたＬＳＩの場合，１チップ内
のコンタクトホール数は一万個以上ある。そのため，一
個のコンタクト抵抗が何Ωであるか，あるいは平均抵抗
値が何Ωであるかという情報よりも，コンタクト抵抗全
体がどのようなバラツキをもって分布しているか等の統
計的な情報を知り，工程管理することの方が重要であ
る。

【００２６】特に，半導体メモリにおいては，例えば，
データリテンション電圧（メモリ素子が記憶情報を保持
し得る最小の電源電圧）は情報の保持能力の一番悪いメ
モリにより決定される。即ち，個々のメモリセルの保持
能力がある分布をもっているとすると，その分布の一番
最低の保持能力でメモリ全体のデータリテンション電圧
が決定される。そして，一般にメモリセルの保持能力
は，個々のメモリセルのコンタクト抵抗と大きい相関が
あり，コンタクト抵抗が大きいとデータ保持能力は急激
に悪化するものである。そのため，コンタクト抵抗の分
布状態を工程内で管理して，分布状態を監視していれ
ば，異常を事前に検出でき，大きな被害を生じないうち
に状態を改善することができる。

【００２７】さらに，コンタクトホールの存在密度も実
際の半導体メモリで使用するものと，モニター用素子と
で異なっていた。そのため，モニター用素子のコンタク
ト抵抗と実際に使用するメモリでのコンタクト抵抗とが
異なり，従来のコンタクト抵抗の試験方法では１チップ
のコンタクト抵抗を集合体として工程管理することはで
きなかった。

【００２８】本発明は，少ないモニター用コンタクトホ
ールで実際の製品のコンタクトホールのコンタクト抵抗
のバラツキを推測できるようにし，１チップ内のコンタ
クト抵抗を集合体として工程管理できる半導体装置の試
験方法を提供することを目的とする。

【００２９】

【課題を解決するための手段】本発明は，モニター用コ
ンタクトを設け，二個のコンタクトを持つコンタクト
要素（二個のモニター用コンタクトホールを第２の導電
層により共通に同じ面の側を接続し，他方の面の側に異
なる領域に形成された第１の導電層をそれぞれのモニタ
ー用コンタクトホールに接続したもの），もしくは一
個のコンタクトのコンタクト要素（第１の導電層と第２
の導電層を一個のモニター用コンタクトを介して接続し
たもの）について，複数のコンタクト要素を直列接続し
た直列抵抗測定用レイアトの直列抵抗を測定することに
より得られるコンタクト抵抗と，複数のコンタクト要素
を並列接続することにより得られる並列抵抗測定用レイ
アウトの並列抵抗にもとづいて得られるコンタクト抵抗
を比較することにより実際に使用する半導体装置（実デ
バイス）のコンタクト抵抗のバラツキを推測するように
した。

【００３０】（なお，本発明の先行技術として特開平２
−２１４１３３号公報に記載の技術があるが，この技術
は直列接続したモニター素子の直列モニターにより小数
の箇所の異常を検出し，並列接続したモニター素子の並
列モニターにより多数の箇所の小さな異常を検出するも
のであって，本発明の半導体装置の試験方法とは，全く
異なるものである。）図１は本発明の基本構成（その１）であって，偶数個の
コンタクトホールを直列接続してコンタクト抵抗を測定
する方法を示す図である（コンタクト要素が上記の場
合）。

【００３１】図１において，Ａ_S1，Ａ_S2，Ａ_S3，Ａ_S4，Ａ_S5は，第１の導電層である
（導電層Ａと称するものに同じ）。

【００３２】Ｂ_S1，Ｂ_S2，Ｂ_S3，Ｂ_S4は，第２の導電層
である（導電層Ｂと称するものに同じ）。Ｃ_S1，Ｃ_S2，Ｃ_S3，Ｃ_S4，Ｃ_S5，Ｃ_S6，Ｃ_S7，Ｃ_S8は，
モニター用のコンタクトホールである。

【００３３】Ｃ_tS1，Ｃ_tS2は，測定用端子である。Ｔ_S1，Ｔ_S2は外部端子である。Ｌ₁，Ｌ₂は端子の導電領域である。

【００３４】Ｒ_AS1，Ｒ_AS2，Ｒ_AS3，Ｒ_AS4，Ｒ_AS5
は第 1の導電層の抵抗である。Ｒ_BS1，Ｒ_BS2，Ｒ_BS3，Ｒ_BS4は第２の導電層の抵抗
である。Ｒ_CS1，Ｒ_CS2，Ｒ_CS3，Ｒ_CS4，Ｒ_CS5，Ｒ_CS6，Ｒ
_CS7，Ｒ_CS8はコンタクト抵抗であって，それぞれ，Ｃ
_S1，Ｃ_S2，Ｃ_S3，Ｃ_S4，Ｃ_S5，Ｃ_S6，Ｃ_S7，Ｃ _S8のコン
タクト抵抗である。

【００３５】Ｗ_Aは導電層Ａの幅である。Ｗ_Bは導電層Ｂの幅である。ｌ_Aは導電層Ａのコンタクト間の距離である。

【００３６】ｌ_Bは導電層Ｂのコンタクト間の距離であ
る。１０はコンタクト要素であって，異なる領域に形成
された第１の導電層（Ａ_Si），（Ａ_Si+1）のそれぞれに
接続される二つのコンタクトホール（Ｃ_Si），
（Ｃ _Si+1）を第２の導電層（Ｂ_Si），（Ｂ_Si+1）により
共通に接続したものである。

【００３７】１０’はコンタクト要素の等価回路であ
る。１４は直列抵抗測定用のコンタクト要素のレイアウ
トであって，コンタクト要素１０を複数個直列接続した
ものである。

【００３８】１４’は直列抵抗測定用レイアウト１４の
等価回路である。図１の構成において，直列抵抗測定用
レイアウト１４の両端にコンタクト（Ｃ _Si）より接触面
積が大幅に大きい測定用端子Ｃ_ts1，Ｃ_tS2を設け，測
定用端子Ｃ_ts1，Ｃ_tS2に低抵抗の金属配線Ｌ₁，Ｌ₂
を接続して金属配線Ｌ₁，Ｌ₂の先に外部端子（パッ
ド）Ｔ_S1，Ｔ_S2を設け，外部端子Ｔ_S1，Ｔ_S2により直列
抵抗を測定する。

【００３９】モニター用コンタクトホール（Ｃ_Si）（以
後コンタクトもしくはコンタクトホールと称する）の数
をＮＳとする（図１はＮＳ＝８）。実際にはコンタクト
数は５０〜数１００程度が適当であるが，説明を簡略に
するためである。

【００４０】各コンタクト（Ｃ_Si）は同等の大きさで作
られているとする。外部端子Ｔ_S1，Ｔ_S2は第１の導電層
Ａ_Siと第２の導電層Ｂ_Siのうち面積比抵抗の小さい導電
層Ａ _Siの方を用いるとする（Ａ_S1とＡ_S5）。外部端子Ｔ
_S1,Ｔ_S2へはコンタクト抵抗がコンタクト（Ｃ_Si）の抵
抗に比べて無視できる程度に小さい値の測定用端子Ｃ
_tS1，Ｃ_tS2を介して，比抵抗の小さい金属配線Ｌ₁，
Ｌ₂により引き出すようにする。

【００４１】図２は本発明の基本構成（その２）であっ
て，奇数個のコンタクトを直列接続した直列抵抗の測定
方法を示す（上記の場合）。図２において，Ａ_S1，Ａ_S2，Ａ_S3，Ａ_S4は，第１の導電層である。

【００４２】Ｂ_S1，Ｂ_S2，Ｂ_S3，Ｂ_S4は，第２の導電層
である。Ｃ_S1，Ｃ_S2，Ｃ_S3，Ｃ_S4，Ｃ_S5，Ｃ_S6，Ｃ_S7は，コンタ
クトホールである。Ｃ_tS1，Ｃ_tS2は測定用端子である。

【００４３】Ｔ_S1，Ｔ_S2は外部端子である。Ｌ₁，Ｌ₂は端子の導電領域である。Ｒ_AS1，Ｒ_AS2，Ｒ_AS3，Ｒ_AS4は第 1の導電層の抵抗
である。

【００４４】Ｒ_BS1，Ｒ_BS2，Ｒ_BS3，Ｒ_BS4は第２の
導電層の抵抗である。Ｒ_CS1，Ｒ_CS2，Ｒ_CS3，Ｒ_CS4，Ｒ_CS5，Ｒ_CS6，Ｒ
_CS7はコンタクト抵抗である。

【００４５】Ｗ_Aは配線層Ａの幅である。Ｗ_Bは配線層Ｂの幅である。ｌ_Aは配線層Ａのコンタクト間の距離である。

【００４６】ｌ_Bは配線層Ｂのコンタクト間の距離であ
る。１２はコンタクト要素であって，導電層（Ａ_Si）と導電
層（Ｂ_Si）をコンタクトホール（Ｃ_Si）で接続したもの
である。

【００４７】１２’はコンタクト要素１２の等価回路で
ある。１４は直列抵抗測定用レイアウトである。１４’は直列抵抗測定用レイアウトの等価回路である。

【００４８】図１，図２の測定方法において，外部端子
Ｔ_S1とＴ_S2で測定される抵抗Ｒｓは，次のように計算さ
れる。Ｎｓが偶数の場合である。

【００４９】配線層Ａ，配線層Ｂの抵抗Ｒ_ASi，Ｒ_BSi
は，例えば，次式で与えられる。Ｗ_ASiは配線層Ａの幅，Ｗ_BSiは配線層Ｂの幅である。

【００５０】ρ_A，ρ_Bは配線層Ａ，Ｂの面積抵抗であ
る。ｌ_ASi，ｌ_BSiはそれぞれ導電層Ａ，導電層Ｂにお
けるコンタクト間の距離である。あるいは，導電層に打
ち込む不純物濃度条件から求めることができる。

【００５１】(1) 式で，Ｒ_ASi，Ｒ_BSiは比較的安定で
あって，工程によるバラツキは少ないと考えられる。し
かし，コンタクト抵抗Ｒ_CSiは工程内で大きくばらつく
ことが考えられる。

【００５２】すべてのコンタクト要素でＲ_ASiどうしが
等しく，Ｒ_BSiどうしが等しい場合Ｎｓが奇数の場合（上記のコンタクト要素の場
合）Ｎｓが奇数の場合である。

【００５３】すべてのコンタクト要素でＲ_ASiどうしが
等しく，Ｒ_BSiどうしが等しい場合， (4) 式，(6) 式よりいずれの場合にもである。

【００５４】これより一個のコンタクトの抵抗，Ｒｓｕを算出する
と，

【００５５】一般に，Ｒ_CSiは分布をもつので，Ｒｓｕ
は抵抗値の分布の平均値となる。但し，Ｒｓｕだけで抵
抗値の工程管理を行うのは，平均値のみを管理すること
となり，各コンタクト抵抗Ｒ_CSiが大きい分散をもって
分布していても，そのことを警告することはできない。

【００５６】図３は本発明の基本構成（その２）であっ
て，一個のコンタクトよりなるコンタクト要素を複数並
列接続する場合を示す（上記のコンタクト要素を並列
接続した場合）。

【００５７】図３において，Ａ_P1，Ａ_P2，Ａ_P3，Ａ_P4，Ａ_P5，Ａ_P6，Ａ_P7，Ａ_P8は，
第１の導電層である。Ｂ_P1，Ｂ_P2，Ｂ_P3，Ｂ_P4，Ｂ_P5，Ｂ_P6，Ｂ_P7，Ｂ_P8は，
第２の導電層である。

【００５８】Ｃ_P1，Ｃ_P2，Ｃ_P3，Ｃ_P4，Ｃ_P5，Ｃ_P6，Ｃ
_P7，Ｃ_P8は，モニター用コンタクトホールである（以後
コンタクトもしくはコンタクトホールと称する）。Ｃ_tP1，Ｃ_tP2，Ｃ_tP3，Ｃ_tP4，Ｃ_tP5，Ｃ_tP6，Ｃ
_tP7，Ｃ_tP8，Ｃ_tP9，Ｃ_tP10，Ｃ_tP11，Ｃ_tP12，Ｃ
_tP13，Ｃ_tP14，Ｃ_tP15，Ｃ_tP16は，測定用端子であっ
て，コンタクト要素の端子である。

【００５９】Ｔ_P1，Ｔ_P2は外部端子である（図示せ
ず）。Ｌ_P1，Ｌ_P2は端子の導電領域である。Ｒ_AP1，Ｒ_AP2，Ｒ_AP3，Ｒ_AP4，Ｒ_AP5，Ｒ_AP6，Ｒ
_AP7，Ｒ_AP8は第１の導電層Ａの抵抗である。

【００６０】Ｒ_BP1，Ｒ_BP2，Ｒ_BP3，Ｒ_BP4，
Ｒ_BP5，Ｒ_BP6，Ｒ_BP7，Ｒ_BP8は第２の導電層Ｂの抵
抗である。Ｒ_CP1，Ｒ_CP2，Ｒ_CP3，Ｒ_CP4，Ｒ_CP5，Ｒ_CP6，Ｒ
_CP7，Ｒ_CP8はコンタクト抵抗であって，それぞれコン
タクトホールＣ_P1，Ｃ_P2，Ｃ_P3，Ｃ_P4，Ｃ_P5，Ｃ_P6，Ｃ
_P7，Ｃ_P8のコンタクト抵抗である。

【００６１】１２はコンタクト要素であって，導電層Ａ
_Pjと導電層Ｂ_PjをコンタクトホールＣ_Pjにより接続した
ものである。１２’はコンタクト要素１２の等価回路で
ある。

【００６２】１５は並列抵抗測定用レイアウトであっ
て，コンタクト要素１２を複数個並列接続したレイアウ
トである。１５’は並列抵抗測定用レイアウトの等価回
路である。

【００６３】並列接続の抵抗値の測定は，図３に示すよ
うに，導電層Ａ_Pjと導電層Ｂ_PjをコンタクトＣ_Pjで接続
してコンタクト要素１２を複数接続することにより測定
する。

【００６４】コンタクト要素１２には，金属配線層をコ
ンタクト抵抗の無視しうる大きな測定用端子Ｃ_tPjを設
け，各Ｃ_tPjを並列に接続するように金属配線Ｌ_P1，Ｌ
_P2で接続し，外部端子Ｔ_P1,Ｔ_P2により並列抵抗を測定
する。

【００６５】コンタクト要素１０の端子の測定用端子Ｃ
_tPjのコンタクトホールＣ_Pjの窓サイズに比較して大き
く，Ｃ_Pjの抵抗に比較してＣ_tPjの抵抗値は無視できる
ほど小さい。コンタクトの総数をＮｐとする（図３はＮ
ｐ＝８）。実際には，コンタクト数Ｎｐは５０〜数１０
０程度が適当である。

【００６６】並列抵抗測定用レイアウトでは，面積の大
きい測定用端子（Ｃ_tP1〜Ｃ_tP16）を多数必要とする。
そのため，そのレイアウトを作成するのに必要なマスク
パターンの白黒比が，実デバイスのレイアウトを形成す
るマスクパターンの白黒比と異なる不都合を生じる。そ
のため，並列抵抗測定用レイアウトでは各コンタクト要
素間の距離は充分に大きくとるようにする（なお，マス
クパターンの白黒比については実施例参照）。メモリの
コンタクトの場合には，最低限ひとつのくり返しピッチ
以上の距離をとる。

【００６７】図４は配線層Ａと配線層Ｂにより二つのコ
ンタクトを直列接続した要素を複数並列接続する場合を
示す（コンタクト要素が上記の場合）。図４におい
て，Ａ_P1，Ａ_P2，Ａ_P3，Ａ_P4，Ａ_P5，Ａ_P6，Ａ_P7，Ａ_P8は，
第１の導電層である。

【００６８】Ｂ_P1，Ｂ_P2，Ｂ_P3，Ｂ_P4は，第２の導電層
である。Ｃ_P1，Ｃ_P2，Ｃ_P3，Ｃ_P4，Ｃ_P5，Ｃ_P6，Ｃ_P7，Ｃ_P8は，
コンタクトホールである。

【００６９】Ｃ_tP1，Ｃ_tP2，Ｃ_tP3，Ｃ_tP4，
Ｃ_tP5，Ｃ_tP6，Ｃ_tP7，Ｃ_tP8は，測定用端子であっ
て，コンタクト要素１０の端子である。Ｔ_P1，Ｔ_P2は，外部端子である。

【００７０】Ｌ_P1，Ｌ_P2は，端子の導電領域である。Ｒ_AP1，Ｒ_AP2，Ｒ_AP3，Ｒ_AP4，Ｒ_AP5，Ｒ_AP6，Ｒ
_AP7，Ｒ_AP8は，第１の導電層の抵抗である。

【００７１】Ｒ_BP1，Ｒ_BP2，Ｒ_BP3，Ｒ_BP4は，第２
の導電層の抵抗である。Ｒ_CP1，Ｒ_CP2，Ｒ_CP3，Ｒ_CP4，Ｒ_CP5，Ｒ_CP6，Ｒ
_CP7，Ｒ_CP8は，コンタクト抵抗であって，それぞれコ
ンタクトホールＣ_P1，Ｃ_P2，Ｃ_P3，Ｃ_P4，Ｃ_P5，Ｃ_P6，
Ｃ_P7，Ｃ_P8のコンタクト抵抗である。

【００７２】１０はコンタクト要素であって，異なる領
域に形成された導電層Ａ_P1，Ａ_P2を二つのコンタクトホ
ールＣ_P1，Ｃ_P2にそれぞれ接続し，コンタクトホールＣ
_P1，Ｃ_P2を第２の導電層Ｂ_P1により共通に接続したもの
である。

【００７３】１５は並列抵抗測定用レイアウトである。
１５’は並列抵抗測定用レイアウト１５の等価回路であ
る。図４において，並列抵抗測定用レイアウトの各コン
タクト要素の間の距離は充分に大きくとるようにする
（図３の場合と同じ理由）。

【００７４】図４における，測定用端子（コンタクト要
素１２の端子）Ｃ_tPjはコンタクトＣ_Pjの窓サイズに比
較して大きく，コンタクトＣ_Pj抵抗に比較してＣ_tPjの
コンタクト要素１０の端子の抵抗は無視できるほど小さ
い。測定用端子Ｃ_tPjは金属配線Ｌ_P1，Ｌ_P2に接続さ
れ，金属配線Ｌ_P1，Ｌ_P2の先は外部端子Ｔ_P1,Ｔ_P2に接
続され，Ｔ_P1，Ｔ_P2により並列抵抗が測定される。

【００７５】本発明の並列抵抗値に基づいてコンタクト
抵抗のバラツキを推測する方法について説明する。各導電層の抵抗Ｒ_APJ，Ｒ_BPJは，例えば次のように表
せる。

【００７６】Ｗ_APi，Ｗ_BPiは導電層Ａ，Ｂの幅，ρ_A，ρ_Bは導電
層Ａ，Ｂの面積抵抗，ｌ_APjｌ_BPjは導電層Ａ，導電層
Ｂにおけるコンタクト距離である。あるいは，導電層に
打ち込む不純物物濃度条件からも求めることができる。

【００７７】Ｒ_APj，Ｒ_BPjは比較的安定であって，工
程によるバラツキは少ないと考えられる。しかし，コン
タクト抵抗Ｒ_CPiは工程内で大きくばらくつくことが考
えられる。

【００７８】直列抵抗測定用パターンと並列抵抗測定用
パターンはコンタクト形成条件を等しくするために，Ｃ
_siとＣ_Pjの大きさと方向を等しくし，Ｗ_AS＝Ｗ_AP，Ｗ_BS
＝Ｗ _BP，ｌ_AS＝ｌ_AP,ｌ_BS＝ｌ_BPとする。図１，図２に
示すように，直列抵抗算出用パターンのコンタクトＣ_si
と並列抵抗算出用パターンのコンタクトＣ_Pjが平行にな
っていないということはない。Ｗ，ｌについても同様で
ある。両者のコタクト要素（導電層Ａ，導電層Ｂおよび
コンタクトホールＣ）は平行移動したら重なる形状をし
ている。

【００７９】そこで，Ｒ_ASi＝Ｒ_APj＝Ｒ_A，Ｒ_BSi＝
Ｒ_BPj＝Ｒ_Bとする。（但し，Ｒ_AB＝Ｒ_A＋Ｒ_Bであって，既知の量であ
る）。

【００８０】本出願人は，上記の並列接続により求めた
Ｒｐｕと直列接続とにより求めたＲｓとコンタクト抵抗
の分散に一定の関係があることを見出した。

【００８１】

【作用】図５，図６，図７により，Ｒｐｕ，Ｒｓｕ，コ
ンタクト抵抗の分散との関係を説明する。

【００８２】図５は本発明の作用説明図(1) であって，
コンタクト抵抗の分布を示す。図５(a) 〜図５ (e)にお
いて，横軸は度数であり，縦軸はコンタクト抵抗であ
る。

【００８３】(a) は分散σ＝０．４０４０９８８１６の
場合である。(b) は分散σ＝０．６４９２１１３４１の
場合である。

【００８４】(c) は分散σ＝１．４２２２８８００６の
場合である。(d) は分散σ＝３．６９２０８２００２の
場合である。(e) は分散σ＝７．６１６９８３７５１の
場合である。

【００８５】図６(a) は，本発明の作用説明図(2) であ
って，図５の各分布の試料について，Ｒｓｕ，Ｒｐ，Ｒ
ｐｕ，Ｒｓｕ−Ｒｐｕと分散σの関係である。ここで，
Ｒ_CSiの分布とＲ_CPjの分布は同じであるとしている
が，これは，同一ウェファ上の近接したチップに対して
は，妥当な過程である。なお，本発明は，Ｒ_CSiとＲ
_CPjの分布が同じであるように工夫した（実施例参
照）。

【００８６】図６(b) は図６(a) のＲｓｕ−Ｒｓｐとσ
の関係のグラフを表わす。横軸はＲｓｕ−Ｒｓｐであ
り，縦軸σである。図７は，本発明の作用説明図(3) で
あって，図６(a) のＲｓｕ−Ｒｓｐとσの関係を片対数
のグラフであらわしたものである。横軸はＲｓｕ−Ｒｓ
ｐであり，縦軸はσである。

【００８７】図６(a) ，図７からわかるように，Ｒｓｕ
−Ｒｓｐと分散σには一定の関係があり，σが大きくな
るとＲｓｕ−Ｒｓｐは大きくなる傾向があることがわか
る。従って，直列抵抗測定用レイアウトと並列抵抗測定
用レイアウトを実際の半導体装置（実デバイス）に使用
するコンタクトホール，導電層等のレイアウトとほぼ同
等になるように形成しておけば，直列抵抗から算出され
るＲｓｕと並列抵抗から算出されるＲｐｕとでＲｓｕ−
Ｒｐｕを観察することにより，実際のコンタクト抵抗の
バラツキの程度を推測することができる。なお，図４の
基本構成（その２）によれば，並列抵抗の算出によりＲ
_CPi＋Ｒ_CPi+1の分布についての情報を得ることができ
る。

【００８８】

【実施例】図８は本発明の実施例であり，直列抵抗測定
用レイアウトを示す。図８(a)，(b) において，Ｃ
_tS1，Ｃ_tS2，Ｃ_tS3，Ｃ_tS4は，測定用端子であっ
て，それぞれ多結晶導電層Ａ_S1，Ａ_S5，Ａ_S6，Ａ_S10の
上に配設されて導電的に接続されているものである。

【００８９】Ａ_Si（Ａ_S1〜Ａ_S10）は，第１の導電層で
あって，多結晶導電層である（図に点を付した長方形も
しくは帯上の領域）。Ｂ_Si（Ｂ_S1〜Ｂ_S8）は，第２の導
電層であって，バルク（半導体層）にＮ型不純物を高濃
度に拡散したＮ⁺導電層である（図に斜線で示した配線
形状の領域）。

【００９０】Ｃ_Si（Ｃ_S1〜Ｃ_S15）は，モニター用のコ
ンタクトホールである（図に正方形で示す領域）。図８
(b) に多結晶導電層Ａ_S2とＮ⁺拡散層Ｂ_S1をコンタクト
ホールＣ_S2により接続する断面図を示す。

【００９１】図８(a) において，例えば，測定用端子Ｃ
_tS1は多結晶導電層Ａ_S1−コンタクトＣ_S1−Ｎ⁺拡散層
Ｂ_S1−コンタクトＣ_S2−多結晶導電層Ａ_S2−コンタクト
Ｃ_S3−Ｎ⁺拡散層Ｂ_S2に接続され，以下同様の繰り返し
で測定用端子のコンタクトＣ _tS2に接続される。測定用
端子Ｃ_tS2と測定用端子Ｃ_tS3の間は金属層（図示せ
ず）により配線され接続される（図１０ (a)参照）。さ
らに，測定用端子Ｃ_tS3は多結晶導電層Ａ_S6−コンタク
トＣ_S9−Ｎ⁺拡散層Ｂ_S5−コンタクトＣ_S10−多結晶導
電層Ａ_S7−コンタクトＣ_S11−Ｎ⁺拡散層Ｂ_S6−コンタ
クトＣ_S12の繰り返しで測定用端子Ｃ_tS4に接続される
（図１０ (a)参照）。

【００９２】図９は本発明の実施例であり，並列抵抗測
定用レイアウトを示す。図９(a) ，(b) において，Ｃ
_tP1，Ｃ_tP2，Ｃ_tP3，Ｃ_tP4は，測定用端子であっ
て，コンタクト要素の端子である。

【００９３】Ａ_Pj（Ａ_P1〜Ａ_P3）は第１の導電層であっ
て，多結晶導電層である（図に点を付した長方形もしく
は帯上の領域）。Ｂ_Pj（Ｂ_{P1 ,}Ｂ_{P2 ,}Ｂ_P3）は第２の導
電層であって，Ｎ⁺拡散層である（図に斜線で示される
領域）。

【００９４】Ｃ_Pj（Ｃ_P1〜Ｃ_P4）はコンタクトホールで
ある（図に正方形で示す領域）。図９(a) において，測
定用端子Ｃ_tP1と測定用端子Ｃ_tP2は，測定用端子Ｃ_tP
₁−多結晶導電層Ａ_P1−コンタクトＣ_P1−Ｎ⁺拡散層Ｂ
_P1−コンタクトＣ_P2−多結晶導電層Ａ_P2−測定用コンタ
クトＣ_tP2の経路で接続される。また，測定用端子Ｃ
_tP3と測定用端子Ｃ_tP4は，測定用端子Ｃ_tP3−多結晶
導電層Ａ_P3−コンタクトＣ_P3−Ｎ⁺拡散層Ｂ_P3−コンタ
クトＣ_P4−多結晶導電層Ａ_P4−測定用コンタクトＣ_tP4
の経路で接続される。さらに，Ｃ_tP1とＣ_tP3，および
Ｃ_tP2とＣ_tP ₄の間を金属配線層（図示せず）で接続さ
れる（図１０ (b)参照）。

【００９５】図１０は図８，図９のコンタクトホールの
接続方法の説明図である。図１０(a) は図８の直列抵抗
測定用レイアウトにおけるコンタクトホールの接続方法
を示す。

【００９６】図１０ (a)において，測定用端子Ｃ_tS1，
Ｃ_tS2，Ｃ_tS3，Ｃ_tS4，コンタクトＣ_S1，Ｃ_S2，
Ｃ_S3，Ｃ_S7，Ｃ_S8，Ｃ_S9，Ｃ_S10,Ｃ_S14,Ｃ_S16，第１の
導電層（多結晶導電層）Ａ_S1，Ａ_S2，Ａ_S5，Ａ_S6，Ａ
_S9,Ａ_S10,第２の導電層（Ｎ⁺拡散層）Ｂ_S1，Ｂ_S4，Ｂ
_S6，Ｂ_S9，Ｂ_S8,は図８のそれぞれに対応している。測
定用端子Ｃ_tS1とＣ_tS2はそれぞれ低抵抗の配線により
外部端子（パッド）５０，外部端子（パッド）５１に接
続される。

【００９７】図１０ (b)は図９のコンタクトホールの並
列接続レイアウトにおけるコンタクトホールの接続方法
を示す。図１０ (b)において，測定用端子Ｃ_tP1，Ｃ
_tP2，Ｃ_tP3，Ｃ_tP4，コンタクトＣ_P1，Ｃ_P2，Ｃ_P3，
Ｃ_P4，第１の導電層（多結晶導電層）Ａ_P1，Ａ_P2，
Ａ_P3，Ａ_P4，第２の導電層（Ｎ⁺拡散層）Ｂ_P1，Ｂ_P2，
Ｂ_P3，Ｂ_P4は図９のそれぞれに対応している。測定用端
子Ｃ_tP2とＣ_tP1はそれぞれ低抵抗の配線により外部端
子（パッド）５２，外部端子（パッド）５３に接続され
る。

【００９８】図１１は実デバイス（実際の半導体装置）
のレイアウトを示す。図１１(a) ，(b) ，(c) におい
て，Ａ₁は多結晶導電層である。

【００９９】Ｂ₁，Ｂ₂はＮ⁺拡散層であって，半導体
基板にＮ型に不純物を項濃度に拡散した領域である。Ｃ
₁は，多結晶導電層Ａ₁とＮ⁺拡散層Ｂ₁を接続するコ
ンタクトホールである。

【０１００】Ｃ₂は，多結晶導電層Ａ₁とＮ⁺拡散層Ｂ
₂を接続するコンタクトホールである。本発明を実施例
する場合には，直列抵抗接続用もしくは並列抵抗接続用
の第１の導電層と第２の導電層，モニター用コンタクト
ホールの形状，レイアウトができるだけ同等になるよう
にして，Ｒ_CSiの分布とＲ_CPjの分布が同じになるよう
にする必要がある。

【０１０１】図１２は本発明を実施するのに必要なレイ
アウトの条件を示す（Ｒ_CSiの分布とＲ_CPjの分布が同
じになるための条件）。条件(1) はコンタクト用レイア
ウトに与える条件である。

【０１０２】条件(1) の内容は，直列抵抗測定用レイ
アウト（直列抵抗測定用のコンタクトホールのレイアウ
ト），並列抵抗測定用レイアウト（直列抵抗測定用の
コンタクトホールのレイアウト），実デバイスのレイ
アウトにおいて，それぞれのコンタクトホールの辺どう
しの全てが互いに平行であって，しかも形状が合同であ
ることである（図１３の条件(1) 参照）。

【０１０３】条件(2) は導電層Ａ用レイアウト（多結晶
導電層のレイアウト）の条件である。条件(2) の内容
は，直列抵抗測定用レイアウト（直列抵抗測定用導電層
Ａのレイアウト）の少なくとも３辺が並列抵抗測定用
レイアウト（並列抵抗測定用導電層Ａのレイアウト）
の辺と互いに並行であることである。また，とのた
がいに並行な辺と実デバイスの導電層Ａのレイアウトの
辺の少なくとも一辺が並行であるこである（図１３の条
件(2) 参照）。

【０１０４】条件(3) は導電層Ｂ用レイアウト（Ｎ⁺半
導体層のレイアウト）の条件である。条件(2) の内容と
同じである（図１４条件(3) 参照）。

【０１０５】条件(4) はコンタクトホールの窓から導電
層Ａの辺までの距離に対する条件である。直列抵抗測定
用レイアウト（直列抵抗測定用のコンタクトホールと導
電層Ａのレイアウト）におけるコンタクトホールの窓
から導電層Ａの辺までの距離と並列抵抗算出用レイアウ
ト（並列抵抗測定用のコンタクトホールと導電層Ａのレ
イアウト）のコンタクトホールの窓から導電層Ａの辺
までの距離において，少なくとも３組が同等（ほぼ等し
い）ことである。

【０１０６】さらに，実デバイスのレイアウトにおける
コンタクトホールから導電層Ａまでの距離において，
との同等な組と少なくとも１組は同等であることであ
る（図１５条件(4) 参照）。

【０１０７】条件(5) はコンタクト窓から導電層Ｂの境
界までの距離に対する条件である。条件(4) の内容と同
じである。（図１６条件(5) 参照）。条件(6) はコンタ
クトホール用レイアウトの白黒比に対する条件である。
コンタクト用レイアウトの白黒比は，コンタクトホール
を作成する露光用マスク（以後マスクパターンと称す
る）の白の部分の面積と黒の部分の面積の比である。

【０１０８】条件(6) の内容は，直列抵抗測定用レイア
ウト（直列抵抗測定用のコンタクトホールを作成するた
めのマスクパターン），並列抵抗測定用レイアウト
（並列抵抗測定用のコンタクトホールを作成するための
マスクパターン）が，実デバイスのレイアウト（実デバ
イスのコンタクトホールを作成するためのマスクパター
ン）において，白黒比がそれぞれのレイアウトを含む領
域およびその近傍において同等（ほぼ等しい）ことであ
る（図１７条件(6) 参照）。

【０１０９】条件(7) は，導電層Ａ用レイアウトの白黒
比の条件である。導電層Ａ用レイアウトの白黒比は導電
層Ａを形成するためのマスクパターンの白の部分の面積
と黒の部分の面積の比がほぼ等しいことである。

【０１１０】条件(7) の内容は，直列抵抗測定用レイア
ウト（直列抵抗測定用の導電層Ａのマスクパターン）
，並列抵抗算出用レイアウト（並列抵抗測定用の導電
層Ａのマスクパターン），実デバイスのレイアウト
（実デバイスの導電層Ａを形成するためのマスクパー
ン）の白黒比が，それぞれの領域およびその近傍におい
て３者とも同等（ほぼ等しい）である（図１８条件(7)
参照）。

【０１１１】条件(8) は導電層Ｂ用レイアウトの白黒比
に対する条件である。導電層Ｂ用レイアウトの白黒比は
導電層Ｂを形成するためのマスクパターンの白の部分の
面積と黒の部分の面積の比がほぼ等しいことである。

【０１１２】条件(8) の内容は，直列抵抗測定用レイア
ウト（直列抵抗測定用の導電層Ｂのマスクパターン）
，並列抵抗算出用レイアウト（並列抵抗測定用の導電
層Ｂのマスクパターン），実際に使用するデバイスの
レイアウト（実デバイスの導電層Ｂを形成するためのマ
スクパーン）の白黒比が，それぞれの領域およびその近
傍において３者とも同等（ほぼ等しい）である（図１９
条件(8) 参照）。

【０１１３】図１３は本発明の条件(1) ，条件(2) の説
明図である。図１３において，は直列抵抗測定用レイ
アウトである。

【０１１４】は並列抵抗測定用レイアウトである。
は実デバイスのレイアウトである。Ｃはコンタクトホー
ルである。

【０１１５】Ａは導電層Ａ（多結晶導電層）である。Ｍ
１，Ｍ２，Ｍ３，Ｍ４は多結晶導電層のレイアウトパタ
ーンの辺である。条件(1) は，のコンタクトホール
（Ｃ），のコンタクトホール（Ｃ），のコンタクト
ホール（Ｃ）における辺どうしが全て平行であって，し
かも形が合同であることである。図１３の条件(1) の
，，の各コンタクトホールＣは全てこの条件を満
たしている。

【０１１６】条件(2) は，直列抵抗測定用レイアウト
の導電層Ａの辺（Ｍ１，Ｍ２，Ｍ３，Ｍ４）と並列抵抗
測定用レイアウトの導電層Ａの辺（Ｍ１，Ｍ２，Ｍ
３，Ｍ４）どうしで少なくとも３辺が互いに並行である
ことである（例えば，図示のように導電層Ａが長方形の
場合）。図１３ではとの４辺が互いに並行である。
また，とのたがいに並行な辺（Ｍ１，Ｍ２，Ｍ３，
Ｍ４）に，実デバイスのレイアウトの導電層Ａの辺
（Ｍ１，Ｍ３）の少なくとも一辺が並行であるこであ
る。図１３ではのＭ１とＭ３が，，どうしで並行
な辺Ｍ１，Ｍ３と並行である。

【０１１７】図１４は，本発明の条件(3) の説明図であ
る。図１４において，Ｂは導電層（Ｎ⁺拡散層）であ
る。

【０１１８】条件(3) は，直列抵抗測定用レイアウト
の導電層Ｂの辺（図１４の○印を付けた辺）と並列抵抗
測定用レイアウトの導電層Ｂの辺（図１４の○印を付
けた辺）どうしで少なくとも３辺が互いに並行であるこ
とである（例えば，導電層Ｂの形状が長方形の場合）。
図１４ではとの辺どうしで１８辺が互いに並行であ
る。また，との辺どうしでたがいに並行な辺に実デ
バイスのレイアウトの導電層Ｂの辺（図１４の○印を付
けた辺）の少なくとも一辺が並行であるこである。図１
４ではの導電層Ｂの１２辺（○印を付けた辺）が，
どうしで並行な辺に並行である。

【０１１９】図１５は本発明の条件(4) の説明図であ
る。図１５は導電層ＡのレイアウトとＣ（コンタクトホ
ール）のレイアウトの関係を示す。

【０１２０】Ｌ１，Ｌ２，Ｌ３，Ｌ４はそれぞれコンタ
クトホールＣから導電層Ａの辺までの距離である。条件
(4) は，直列抵抗測定用レイアウトのコンタクトホー
ルの窓から導電層Ａの辺までの距離（Ｌ１，Ｌ２，Ｌ
３，Ｌ４）と並列抵抗測定用レイアウトのコンタクト
ホールの窓から導電層Ａの辺まで距離（Ｌ１，Ｌ２，Ｌ
３，Ｌ４）のうち少なくとも３組が同等（ほぼ等しい）
である。図１５ではのＬ１とのＬ１が等しい。同様
にのＬ２，Ｌ３，Ｌ４が，それぞれのＬ２，Ｌ３，
Ｌ４にそれぞれ等しい。

【０１２１】また，実デバイスのレイアウトのコンタ
クトホールの窓から導電層Ａの辺までの距離が，と
で同等な組と少なくとも１組が同等であることである。
図１５はＬ２の組とＬ４の組の二組が同等である。

【０１２２】図１６は，本発明の条件(5) の説明図であ
る。図１６において，Ｂ導電層（Ｎ⁺拡散層）である。

【０１２３】Ｃ層はコンタクトホールである。Ｌ１，Ｌ
２，Ｌ３，Ｌ４はコンタクトホールＣから導電層Ｂの辺
までの距離である。

【０１２４】条件(5) は条件(4) と同じであって，直列
抵抗測定用レイアウトのコンタクトホールの窓から導
電層Ｂの辺までの距離と並列抵抗測定用レイアウトの
コンタクトホールから導電層Ｂの辺までの距離（Ｌ１，
Ｌ２，Ｌ３，Ｌ４）のうち少なくとも３組が同等（ほぼ
等しい）である。図１５はのＬ１とのＬ１が等し
い。同様にのＬ２，Ｌ３，Ｌ４がそれぞれのＬ２，
Ｌ３，Ｌ４に等しい。

【０１２５】また，実際に使用するデバイスのレイアウ
トにおけるコンタクトホールの窓から導電層Ｂの辺ま
での距離が，との同等な組と少なくとも１組が同等
であることである。図１６はＬ２の組とＬ４の組の二組
が同等である。

【０１２６】図１７は本発明の条件(6) の説明図であ
る。図１７は，直列抵抗測定用レイアウト，並列抵抗
測定用レイアウト，実デバイスのレイアウトにおけ
るコンタクトホールのレイアウトパターンを示す。

【０１２７】Ｃ，Ｃ’はコンタクトホールである。Ｃ
_tS1は直列抵抗測定用パターンの測定用端子である。Ｃ
_tP1は並列抵抗測定用パターンの測定用端子である。

【０１２８】直列抵抗測定用レイアウトのＣ_tS1，並
列抵抗測定用レイアウトのＣ_tS2に対応する位置に実
デバイスのレイアウトではコンタクトホールＣ’があ
るが，，ではコンタクトホールＣ’はない。このよ
うに直列抵抗測定用レイアウト，並列抵抗測定用レイ
アウトと実デバイスのレイアウトとは多少異なって
くる。

【０１２９】条件(6) は，直列抵抗測定用レイアウト
のコンタクトホールのパターン（マスクパターンと称す
る），並列抵抗測定用レイアウトのコンタクトホール
のパターン（マスクパターン），実デバイスのレイアウ
トのコンタクトホールのパターン（マスクパターン）
の白黒比が，それぞれの領域およびその近傍において同
等（ほぼ等しい）である。

【０１３０】図１８は本発明の条件(7) の説明図であ
る。図１８は，直列抵抗測定用レイアウト，並列抵抗
測定用レイアウト，実デバイスのレイアウトにおけ
る導電層Ａのパターンを示す。

【０１３１】条件(7) は，直列抵抗測定用レイアウト
の導電層Ａのパターン（マスクパターン），並列抵抗測
定用レイアウトの導電層Ａのパターン（マスクパター
ン），実デバイスのレイアウトの導電層Ａのパターン
（マスクパターン）の白黒比が，それぞれの領域および
その近傍において同等（ほぼ等しい）である。

【０１３２】図１９は本発明の条件(8) の説明図であ
る。直列抵抗測定用レイアウト，並列抵抗測定用レイ
アウト，実デバイスのレイアウトにおける導電層Ｂ
のパターンを示す。

【０１３３】本発明の条件(8) は，直列抵抗測定用レイ
アウトの導電層Ｂのパターン（マスクパターン），並
列抵抗測定用レイアウトの導電層Ｂのパターン（マス
クパターン），実デバイスのレイアウトの導電層Ｂの
パターン（マスクパターン）の白黒比がそれぞれの領域
およびその近傍において同等（ほぼ等しい）である。

【０１３４】

【発明の効果】本発明によれば，個々のコンタクトホー
ルのコンタクト抵抗を測定することなく，半導体装置の
コンタクト抵抗の分布を推測することができる。そのた
め，また，コンタクト抵抗の分布から，半導体装置の製
造過程におけるコンタクト抵抗の異常を早期に発見でき
る。そのため，半導体装置の品質管理，および製造工程
の管理の信頼性を大幅に向上させることができる。

【図面の簡単な説明】

【図１】本発明の基本構成（その１）を示す図である。

【図２】本発明の基本構成（その１）を示す図である。

【図３】本発明の基本構成（その２）を示す図である。

【図４】本発明の基本構成（その２）を示す図である。

【図５】本発明の作用説明図(1) を示す図である。

【図６】本発明の作用説明図(2) を示す図である。

【図７】本発明の作用説明図(3) である。

【図８】本発明の実施例を示す図である。

【図９】本発明の実施例を示す図である。

【図１０】図８，図９のコンタクトホールの接続方法の
説明図である。

【図１１】本発明の実施例を示す図である（実デバイス
のレイアウト）。

【図１２】本発明を実施するのに必要なモニター用レイ
アウトの条件を示す図である。

【図１３】本発明の条件(1) ，条件(2) の説明図であ
る。

【図１４】本発明の条件(3) の説明図である。

【図１５】本発明の条件(4) の説明図である。

【図１６】本発明の条件(5) の説明図である。

【図１７】本発明の条件(6) の説明図である。

【図１８】本発明の条件(7) の説明図である。

【図１９】本発明の条件(8) の説明図である。

【図２０】従来のコンタクト抵抗の測定方法(1) を示す
図である。

【図２１】従来のコンタクト抵抗の測定方法(2) を示す
図である。

【符号の説明】

Ａ_S1，Ａ_S2，Ａ_S3，Ａ_S4，Ａ_S5：第１の導電層Ｂ_S1，Ｂ_S2，Ｂ_S3，Ｂ_S4：第２の導電層Ｃ_S1，Ｃ_S2，Ｃ_S3，Ｃ_S4，Ｃ_S5，Ｃ_S6，Ｃ_S7，Ｃ_S8：コ
ンタクトホールＣ_tS1，Ｃ_tS2：測定用端子Ｔ_S1，Ｔ_S2：外部端子Ｌ₁，Ｌ₂：端子の導電領域Ｒ_AS1，Ｒ_AS2，Ｒ_AS3，Ｒ_AS4，Ｒ_AS5第 1の導電層
の抵抗Ｒ_BS1，Ｒ_BS2，Ｒ_BS3，Ｒ_BS4：第２の導電層の抵抗Ｒ_CS1，Ｒ_CS2，Ｒ_CS3，Ｒ_CS4，Ｒ_CS5，Ｒ_CS6，Ｒ
_CS7，Ｒ_CS8：コンタクト抵抗Ｗ_A：第１の導電層Ａの幅である。Ｗ_B：第２の導電層Ｂの幅である。ｌ_A：第１の導電層Ａのコンタクト間の距離である。ｌ_B：第２の導電層Ｂのコンタクト間の距離である。Ａ_P1，Ａ_P2，Ａ_P3，Ａ_P4，Ａ_P5，Ａ_P6，Ａ_P7，Ａ_P8：第
１の導電層Ｂ_P1，Ｂ_P2，Ｂ_P3，Ｂ_P4, Ｂ_P5，Ｂ_P6，Ｂ_P7，Ｂ_P8：第
２の導電層Ｃ_P1，Ｃ_P2，Ｃ_P3，Ｃ_P4，Ｃ_P5，Ｃ_P6，Ｃ_P7，Ｃ_P8：コ
ンタクトホールＣ_tP1，Ｃ_tP2，Ｃ_tP3，Ｃ_tP4，Ｃ_tP5，Ｃ_tP6，Ｃ
_tP7，Ｃ_tP8，Ｃ_tP9，Ｃ_tP10，Ｃ_tP11，Ｃ_tP12，Ｃ
_tP13，Ｃ_tP14，Ｃ_tP15，Ｃ_tP16：測定用端子Ｔ_P1，Ｔ_P2：外部端子である。Ｌ₁，Ｌ₂：端子の導電領域Ｒ_AP1，Ｒ_AP2，Ｒ_AP3，Ｒ_AP4，Ｒ_AP5，Ｒ_AP6，Ｒ
_AP7，Ｒ_AP8：第 1の導電層の抵抗Ｒ_BP1，Ｒ_BP2，Ｒ_BP3，Ｒ_BP4，Ｒ_BP5，Ｒ_BP6，Ｒ
_BP7，Ｒ_BP8：第２の導電層の抵抗Ｒ_CP1，Ｒ_CP2，Ｒ_CP3，Ｒ_CP4，Ｒ_CP5，Ｒ_CP6，Ｒ
_CP7，Ｒ_CP8：コンタクト抵抗

Claims

【特許請求の範囲】

【請求項１】第１の導電層と第２の導電層とを電気的
に接続するコンタクトホールを複数有する半導体装置に
おけるコンタクトホールのコンタクト抵抗の試験方法に
おいて，モニター用コンタクトホール（Ｃ_Si，Ｃ_Pj）を
介して第１の導電層（Ａ_Si），（Ａ_Pj）と第２の導電層
（Ｂ_Si），（Ｂ_Pj）とを接続したコンタクト要素(10)，
(12)を直列接続した直列抵抗測定用レイアウト(14)と該
コンタクト要素(10)，(12)を並列接続した並列抵抗測定
用レイアウト(15)とを設け，該直列抵抗測定用レイアウ
ト(14)の直列抵抗及び該並列抵抗測定用レイアウト(15)
の並列抵抗を測定し，測定された該直列抵抗から算出さ
れるコンタクト抵抗（Ｒ_CSi）と，測定された並列抵抗
から算出されるコンタクト抵抗（Ｒ_CPi）とに基づいて
実際に使用される実デバイスのコンタクトホールのコン
タクト抵抗のバラツキを推測することを特徴とする半導
体装置の試験方法。
【請求項２】請求項１において，直列接続するコンタ
クト要素(10)，(12)と並列接続するコンタクト要素の一
方もしくは双方は，２個のモニター用コンタクトホール
（Ｃ_Si，Ｃ_Si+1），（Ｃ_Pj，Ｃ_Pj+1）を第２の導電層
（Ｂ_Si，Ｂ_Si+1）により共通に同じ面の側を接続し，他
方の面の側に異なる領域に形成された第１の導電層（Ａ
_Si，Ａ_Si+1）をそれぞれのモニター用コンタクトホール
（Ｃ_Si，Ｃ_Si+1），（Ｃ_Pj，Ｃ_Pj+1）に接続したもので
あることを特徴とする半導体装置の試験方法。
【請求項３】請求項１において，直列接続するコンタ
クト要素(10)，(12)と並列接続するコンタクト要素の一
方もしくは双方は１個のモニター用コンタクトホール
（Ｃ_Si），（Ｃ_Pj）と該モニター用コンタクトホールに
接続される第１の導電層（Ａ_Si），（Ａ_Pj）と第２の導
電層（Ｂ_Si），（Ｂ_Pj）とにより構成されるものである
ことを特徴とする半導体装置の試験方法。
【請求項４】請求項１，２もしくは３において，直列
抵抗測定用レイアウト(14)のモニター用コンタクトホー
ル（Ｃ_Si）の形状と並列抵抗測定用レイアウト(15)のモ
ニター用コンタクトホール（Ｃ_Pj）の形状と実デバイス
のレイアウトのコンタクトホールの形状において，それ
ぞれの辺どうしが並行であって合同であることを特徴と
する半導体装置の試験方法。
【請求項５】請求項１，２もしくは３において，直列
抵抗測定用レイアウト(14)の第１の導電層（Ａ_Si）の形
状と並列抵抗測定用レイアウト(15)の第１の導電層（Ａ
_Pj）の形状とにおいてそれぞれの辺どうしのうち少なく
とも三辺が互いに並行であり，直列抵抗測定用レイアウ
ト(14)の第１の導電層（Ａ_Si）の形状と並列抵抗測定用
レイアウト(15)の第１の導電層（Ａ_Pj）の形状の辺どう
しで並行である辺と実デバイスのレイアウトの第１の導
電層の形状の少なくとも一辺が並行であることを特徴と
する半導体装置の試験方法。
【請求項６】請求項１，２もしくは３において，直列
抵抗測定用レイアウト(14)の第２の導電層（Ｂ_Si）の形
状と並列抵抗測定用レイアウト(15)の第２の導電層（Ｂ
_Pj）の形状とにおいてそれぞれの辺どうしの少なくとも
三辺が互いに並行であり，直列抵抗測定用レイアウト(1
4)の第２の導電層（Ｂ_Si）の形状と並列抵抗測定用レイ
アウト(15)の第２の導電層（Ｂ_Pj）の辺どうしで並行な
辺と実デバイスのレイアトの第２の導電層の形状の少な
くとも一辺が並行であることを特徴とする半導体装置の
試験方法。
【請求項７】請求項１，２もしくは３において，直列
抵抗測定用レイアウト(14)と並列抵抗測定用レイアウト
(15)において，モニター用コンタクトホール（Ｃ_Si），
（Ｃ_Pj）から第１の導電層（Ａ_Si），（Ａ_Pj）の辺まで
のそれぞれの距離のうち３組がほぼ等しく，直列抵抗測
定用レイアウト(14)と並列抵抗測定用レイアウト(15)に
おけるモニター用コンタクトホール（Ｃ_Si），（Ｃ_Pj）
から第１の導電層（Ａ_Si），（Ａ_Pj）の辺までの距離が
等しい組と実デバイスのレイアウトにおけるコンタクト
ホールから第１の導電層の辺までの距離の一組が等しい
ことを特徴とする半導体装置の試験方法。
【請求項８】請求項１，２もしくは３において，直列
抵抗測定用レイアウト(14)と並列抵抗測定用レイアウト
(15)において，モニター用コンタクトホール（Ｃ_Si），
（Ｃ_Pj）から第２の導電層（Ｂ_Si），（Ｂ_Pj）の辺まで
のそれぞれの距離のうち少なくとも３組がほぼ等しく，
直列抵抗測定用レイアウト(14)においてモニター用コン
タクトホール（Ｃ_Si），（Ｃ_Pj）から第２の導電層（Ｂ
_Si），（Ｂ_Pj）の辺までの距離が等しい組と実デバイス
のレイアウトにおけるコンタクトホールから第１の導電
層の辺までの距離が少なくとも一組が等しいことを特徴
とする半導体装置の試験方法。
【請求項９】請求項１，２もしくは３において，直列
抵抗測定用レイアウト(14)のモニター用コンタクトホー
ル（Ｃ_Si）のレイアウトと，並列抵抗測定用レイアウト
(15)のモニター用コンタクトホール（Ｃ_Pj）のレイアウ
トと実デバイスのレイアウトのコンタクトホールのレイ
アウトとにおいて，該レイアウトを作成するためのマス
クパターンの白黒比がほぼ同等であるように該レイアウ
トが配置されていることを特徴とする半導体装置の試験
方法。
【請求項１０】請求項１，２もしくは３において，直
列抵抗測定用レイアウト(14)の第１の導電層（Ａ_Si）の
レイアウトと並列抵抗測定用レイアウト(15)の第１の導
電層（Ａ_Pj）のレイアウトと実デバイスのレイアウトの
第１の導電層のレイアウトとにおいて，該レイアウトを
作成するためのマスクパターンの白黒比がほぼ同等であ
るように該レイアウトが配置されていることを特徴とす
る半導体装置の試験方法。
【請求項１１】請求項１，２もしくは３において，直
列抵抗測定用レイアウト(14)の第２の導電層（Ｂ_Si）の
レイアウトと並列抵抗測定用レイアウト(15)の第２の導
電層（Ｂ_Pj）のレイアウトと実デバイスのレイアウトの
第２の導電層のレイアウトとにおいて，該レイアウトを
作成するためのマスクパターンの白黒比がほぼ同等であ
るように該レイアウトが配置されていることを特徴とす
る半導体装置の試験方法。
【請求項１２】請求項１において，直列抵抗測定用レ
イアウトと並列抵抗測定用レイアウトと実デバイスのレ
イアウトのそれぞれの第１の導電層におけるレイアウト
が同一工程において同時に形成されることを特徴とする
半導体装置の試験方法。
【請求項１３】請求項１において，直列抵抗測定用レ
イアウトと並列抵抗測定用レイアウトと実デバイスのレ
イアウトにおける各コンタクトホールが同一工程におい
て同時に形成されることを特徴とする半導体装置の試験
方法。
【請求項１４】請求項１において，直列抵抗測定用レ
イアウトと並列抵抗測定用レイアウトと実デバイスのレ
イアウトのそれぞれの第２の導電装置におけるレイアウ
トが同一工程において同時に形成されることを特徴とす
る半導体装置の試験方法。
【請求項１５】請求項１もしくは２において，実デバ
イスにおけるコンタクト要素の要素群と，直列抵抗測定
用レイアウトのコンタクト要素の要素群と並列抵抗測定
用レイアウトのコンタクト要素の要素群において，各コ
ンタクト要素を１繰り返しレイアウトピッチより以上離
すことを特徴とする半導体装置の試験方法。