KR100772091B1 - 에스램소자의 제조방법 - Google Patents

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Abstract

본 발명은 에스램소자의 제조방법에 관한 것으로, 제1도전형 웰과 제2도전형 웰 및 이들 경계부분에 소자분리영역이 형성된 반도체기판을 제공하는 단계와; 상기 제1도전형웰내에 제1도전형 불순물과 제2도전형 불순물을 이온주입하여 제1도전형 제1활성영역과 제2도전형 활성영역을 형성하는 단계; 상기 제2도전형 웰내에 제1도전형 불순물을 이온주입하여 제1도전형 제2활성영역을 형성하는 단계; 상기 전체 구조의 상면에 층간절연막을 형성하는 단계; 상기 층간절연막상에 상기 제1도전형 웰과 소자분리영역의 경계부분과 함께 상기 제2도전형 웰의 일부분에 대응하는 부분을 노출시키는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 마스크로 상기 층간절연막과 소자분리영역을 선택적으로 제거하여 상기 제1도전형 제1활성영역을 노출시키는 제1콘택홀과 상기 제1도전형 제2활성영역의 상면을 노출시키는 제2콘택홀을 형성하는 단계;를 포함하여 구성된다.

Description

에스램소자의 제조방법{Method for fabricating SRAM device}
도 1은 종래 기술에 따른 에스램소자의 제조방법에 있어서, 매립 N웰을 적용한 경우와 적용하지 않은 경우에 따른 P웰의 저항변화를 도시한 그래프이다.
도 2는 종래기술에 따른 에스램소자의 제조방법에 있어서, 매립N웰을 적용한 경우와 적용하지 않은 경우에 따른 전압에 대한 액세스 트랜지스터의 전류변화를 도시한 그래프이다.
도 3은 종래기술에 따른 에스램소자의 제조방법에 있어서, 에스램소자의 레이아웃도이다.
도 4는 본 발명에 따른 에스램소자의 제조방법에 있어서, 에스램소자의 레이아웃도이다.
도 5 내지 도 8은 본 발명에 따른 에스램소자의 제조방법을 설명하기 위한 공정단면도로서, 도 4의 Ⅴ-Ⅴ선에 따른 단면도이다.
[도면부호의설명]
11 : 반도체기판 13 : P웰
15 : N웰 17 : 트렌치
19, 27 : P+영역 21 : N+ 영역
23 : 제1 감광막패턴 25a : 제2감광막패턴
29 : 층간절연막 31 : 제3감광막패턴
33a : 제1콘택홀 33b : 제2콘택홀
본 발명은 에스램소자의 제조방법에 관한 것으로서, 보다 상세하게는 Vss콘택형성시에 P웰 픽업을 동시에 형성하여 주므로써 웰저항을 낮출수 있는 에스램소자의 제조방법에 관한 것이다.
최근에 개발되고 있는 8M 또는 4M 슬로우 에스램의 경우에, 웰이 래치업(latch up)과 SER 특성을 개선하기 위하여, 매립 N웰구조로 형성되어 있다.
이러한 종래기술에 따른 에스램소자의 제조방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 에스램소자의 제조방법에 있어서, 매립 N웰을 적용한 경우와 적용하지 않은 경우에 따른 P웰의 저항변화를 도시한 그래프이다.
도 2는 종래기술에 따른 에스램소자의 제조방법에 있어서, 매립N웰을 적용한 경우와 적용하지 않은 경우에 따른 전압에 대한 액세스 트랜지스터의 전류변화를 도시한 그래프이다.
도 3은 종래기술에 따른 에스램소자의 제조방법에 있어서, 에스램소자의 레이아웃도이다.
종래기술에 따른 에스램소자의 제조방법에 있어서는, 도 1에 도시된 바와같 이, 매립 N웰을 적용하지 않은 경우에는 P웰이 P형 기판내에 형성되어 있어, P웰저항이 상대적으로 낮아 문제가 되지 않았으나, 매립 N웰을 적용하는 경우에는 P웰의 저항이 증가하게 되었다.
또한, 셀 블럭내부에는 P웰 픽업(pick-up)이 존재하지 않으므로 컬럼 (column) 방향의 셀중 가운데 부분의 P웰 저항은 상당히 높아지게 된다.
한편, 도 2에 도시된 바와같이, 전압 대 전류 측정시에 P웰 저항에 10 KΩ을 추가하여 웰 저항 증가에 따른 영향을 알 수 있다.
그리고, 도 3에 도시된 바와같이, 에스램소자의 레이아웃도에서, P웰영역상에서 Vss 콘택부가 소자분리영역상에 있지 않고 활성영역상에 배치되어 있고, N웰영역상에서 Vcc 콘택부가 활성영역상에 배치되어 있다.
따라서, 종래기술에 있어서는 P웰 저항이 높아지면 매립 웰을 적용한 경우에 6 V 이하에서 스냅 백 (snap back) 현상이 발생하게 되어 디바이스의 높은 Vcc 패일(fail)을 유발시키는 원인이 된다.
현재, 셀어레이 내부에는 P웰 픽업이 존재하지 않아 P웰 저항이 최대가 되는 지역에서는 상기와 같은 현상의 발생이 우려된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 셀 Vss콘택 형성시에 P웰 픽업을 동시에 형성하므로써 셀크기의 증가없이 P웰 저항을 감소시킬 수 있는 에스램소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 에스램소자의 제조방법은, 제1도전형 웰과 제2도전형 웰 및 이들 경계부분에 소자분리영역이 형성된 반도체기판을 제공하는 단계와; 상기 제1도전형웰내에 제1도전형 불순물과 제2도전형 불순물을 이온주입하여 제1도전형 제1활성영역과 제2도전형 활성영역을 형성하는 단계; 상기 제2도전형 웰내에 제1도전형 불순물을 이온주입하여 제1도전형 제2활성영역을 형성하는 단계; 상기 전체 구조의 상면에 층간절연막을 형성하는 단계; 상기 층간절연막상에 상기 제1도전형 웰과 소자분리영역의 경계부분과 함께 상기 제2도전형 웰의 일부분에 대응하는 부분을 노출시키는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 마스크로 상기 층간절연막과 소자분리영역을 선택적으로 제거하여 상기 제1도전형 제1활성영역을 노출시키는 제1콘택홀과 상기 제1도전형 제2활성영역의 상면을 노출시키는 제2콘택홀을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4는 본 발명에 따른 에스램소자의 제조방법에 있어서, 에스램소자의 레이아웃도이다.
도 5 내지 도 8은 본 발명에 따른 에스램소자의 제조방법을 설명하기 위한 공정단면도로서, 도 4의 Ⅴ-Ⅴ선에 따른 단면도이다.
본 발명에 따른 에스램소자의 제조방법에 있어서, 도 4에 도시된 바와같이, P웰영역상에서 Vss 와 P웰 픽업 부분이 소자분리영역과 활성영역상에 걸쳐 배치되 어 있고, N웰영역상에서 Vcc는 활성영역상에만 배치되어 있다.
본 발명에 따른 에스램소자의 제조방법은, 먼저, 도 5에 도시된 바와같이, 반도체기판(11)내에 P웰(13)과 N웰(15)을 형성하고, 상기 P웰(13) 및 N웰(15) 사이에 트렌치 소자분리막(17)을 형성한다.
그다음, 상기 전체 구조의 상면에 제1감광막(미도시)을 도포하고, 상기 제1감광막(미도시)을 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 제거하여 상기 P웰(13)부분을 노출시키는 제1감광막패턴(23)을 형성한다.
이어서, 상기 제1감광막패턴(23)을 마스크로 이용해서 상기 P웰(13) 내에 P+ 불순물과 N+ 불순물을 순차적으로 이온주입하여 제1P+영역(19)과 N+영역(21)을 각각 형성한다. 상기 제1P+영역(19)은 P웰 픽업에 해당한다.
그다음, 도 6에 도시된 바와같이, 제1감광막패턴을 제거한 상태에서, 전체 구조의 상면에 제2감광막(25)을 도포한다.
이어서, 도 7에 도시된 바와같이, 상기 제2감광막을 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 제거하여 상기 N웰(15) 부분을 노출시키는 제2감광막패턴(25a)을 형성한 후, 상기 제2감광막패턴(25a)을 마스크로 이용해서 상기 N웰(15) 내에 P+ 불순물을 이온주입하여 제2P+영역(27)을 형성한다.
그다음, 도 8에 도시된 바와같이, 제2감광막패턴을 제거한 상태에서, 전체 구조의 상면에 층간절연막(29)을 증착하고, 상기 층간절연막(29) 상에 제3감광막을 도포한다.
이어서, 상기 제3감광막을 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 제거하여 상기 P웰(13)과 트렌치 소자분리막(17)의 경계 부분과 상기 N웰(15)의 일부분을 각각 노출시키는 제3감광막패턴(31)을 형성한다.
그다음, 상기 제3감광막패턴(31)을 마스크로 이용해서 상기 층간절연막(29)을 선택적으로 제거하여 제1콘택홀(33a)과 제2콘택홀(33b)을 형성한다. 이때, 상기 제1콘택홀(33a) 형성시, 상기 트렌치 소자분리막(17)의 일부분이 함께 제거되어 상기 P웰(13) 내에 형성된 P웰 픽업, 즉, 제1P+영역(19)이 노출된다.
이어서, 도면에 도시하지는 않았지만, 상기 제1콘택홀(33a)과 제2콘택홀(33b)내에 도전층(미도시)을 형성하고, 이를 선택적으로 패터닝하여 Vss배선(미도시)과 Vcc배선(미도시)을 형성한다.
한편, 본 발명에 따른 다른 실시예로서, Vss콘택과 P웰 픽업을 동시에 형성하는 경우외에 Vcc콘택과 N웰 픽업을 동시에 형성하여 N웰 저항을 감소시킬 수도 있따.
상기에서 설명한 바와같이, 본 발명에 따른 에스램소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 에스램소자의 제조방법에 있어서는, 상기 Vss배선이 금속으로 연결되어 있기 때문에 P웰도 같은 포텐셜로 묶여 셀 어레이내에서 위치와 관계없이 균일하고 낮은 웰 저향을 유지할 수가 있다.
또한, N웰과 Vcc배선도 같은 포텐셜을 가지므로 Vss 콘택과 마찬가지로 좁은 콘택면적으로도 활성영역과 소자분리영역에 걸치게 콘택을 형성할 수 있으므로 Vcc 콘택과 N웰 픽업을 동시에 형성하여 N웰 저항을 감소시킬 수도 있다.
따라서, 셀 Vss배선 콘택 형성시에 P웰 픽업을 동시에 형성할 수 있어, 셀크기의 증가없이도 P웰픽업을 셀블럭내부에 형성하여 P웰 저향을 감소시킬 수 있으며, 균일성을 증가시키며 여분의 웰 픽업이 불필요하게 되므로써 칩 크기를 효과적으로 감소시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. 제1도전형 웰과 제2도전형 웰 및 이들 경계부분에 소자분리영역이 형성된 반도체기판을 제공하는 단계;
    상기 제1도전형웰내에 제1도전형 불순물과 제2도전형 불순물을 이온주입하여 제1도전형 제1활성영역과 제2도전형 활성영역을 형성하는 단계;
    상기 제2도전형 웰내에 제1도전형 불순물을 이온주입하여 제1도전형 제2활성영역을 형성하는 단계;
    상기 전체 구조의 상면에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 상기 제1도전형 웰과 소자분리영역의 경계부분과 함께 상기 제2도전형 웰의 일부분에 대응하는 부분을 노출시키는 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 마스크로 상기 층간절연막과 소자분리영역을 선택적으로 제거하여 상기 제1도전형 제1활성영역을 노출시키는 제1콘택홀과 상기 제1도전형 제2활성영역의 상면을 노출시키는 제2콘택홀을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 에스램소자의 제조방법.
  2. 제1항에 있어서, 상기 제1도전형웰내에 제1도전형 불순물과 제2도전형 불순물을 이온주입하여 제1도전형 제1활성영역과 제2도전형 활성영역을 형성하는 단계는, 상기 전체 구조의 상면에 상기 제1도전형웰의 상면을 노출시키는 감광막패턴을 형성한 후 실시하는 것을 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 제2도전형 웰내에 제1도전형 불순물을 이온주입하여 제1도전형 제2활성영역을 형성하는 단계는, 상기 제1도전형 제1활성영역과 제1도전형 영역을 형성하는 단계후 전체 구조의 상면에 상기 제2도전형웰의 상면을 노출시키는 감광막패턴을 형성한 후 실시하는 것을 특징으로하는 에스램소자의 제조방법.
  4. 제1항에 있어서, 제1도전형은 P형이고 제2도전형은 N형이거나, 제1도전형은 N형이고, 제2도전형은 P형인 것을 특징으로 하는 에스램소자의 제조방법.
  5. 제1항에 있어서, 제1콘택홀과 제2콘택홀을 동시에 형성하는 것을 특징으로 하는 에스램소자의 제조방법.
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