JPS61283137A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61283137A JPS61283137A JP60124654A JP12465485A JPS61283137A JP S61283137 A JPS61283137 A JP S61283137A JP 60124654 A JP60124654 A JP 60124654A JP 12465485 A JP12465485 A JP 12465485A JP S61283137 A JPS61283137 A JP S61283137A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- island
- pads
- lead frame
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49531—Additional leads the additional leads being a wiring board
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体チップ(以下単
にチップという)を実装するリードフレームの構造に関
する。
にチップという)を実装するリードフレームの構造に関
する。
近年、半導体装置は集積度の向上とともにチップサイズ
も大型化している。このため、チップ内に安定な電源を
供給する為に、チップ上に複数個の電源パッドをもつも
のが増えている。これは、内部回路の動作マージンを確
保し、且つ出力回路の様に大きな過渡電流から回路動作
を保証する為に電源配線のインピーダンスを下げる必要
がある為である。
も大型化している。このため、チップ内に安定な電源を
供給する為に、チップ上に複数個の電源パッドをもつも
のが増えている。これは、内部回路の動作マージンを確
保し、且つ出力回路の様に大きな過渡電流から回路動作
を保証する為に電源配線のインピーダンスを下げる必要
がある為である。
従来、この種の半導体装置は、ビングリッドアレイ(以
下PGAという)等の多ビン系のケースに実装したり、
多層配線構造が可能であるセラミック系ケースに実装し
たり、あるいはケースの信号用の端子を電源用の端子に
利用し電源端子をふやす方法がとられている。
下PGAという)等の多ビン系のケースに実装したり、
多層配線構造が可能であるセラミック系ケースに実装し
たり、あるいはケースの信号用の端子を電源用の端子に
利用し電源端子をふやす方法がとられている。
しかしながら上述した従来のPGAや多層セラミック系
ケースに実装する方法は量産性がよくないという欠点が
あり、また信号用端子の電源端子代用では有効となる信
号用の端子が減るだけでなく半導体装置をプリント板に
実装する際に、設計が難しくなるという欠点がある。
ケースに実装する方法は量産性がよくないという欠点が
あり、また信号用端子の電源端子代用では有効となる信
号用の端子が減るだけでなく半導体装置をプリント板に
実装する際に、設計が難しくなるという欠点がある。
本発明の目的は、上記欠点を除去し、信号用の端子を減
らさずしかも電源用端子数を増すことなく、内部回路の
動作マージンを確保し動作の安定した半導体装置を提供
することにある。
らさずしかも電源用端子数を増すことなく、内部回路の
動作マージンを確保し動作の安定した半導体装置を提供
することにある。
本発明の半導体装置は半導体チップをマウントするリー
ドフレームのアイランドの周囲にアイランドと電気的に
絶縁された導体配線を設け、導体配線とチップのパッド
及びアイランドからの引き出し部とチップのパッドとを
ボンディングした構造となっている。
ドフレームのアイランドの周囲にアイランドと電気的に
絶縁された導体配線を設け、導体配線とチップのパッド
及びアイランドからの引き出し部とチップのパッドとを
ボンディングした構造となっている。
し実施例〕
次に、本発明の実施例を40ピンDIPケースで実施し
た場合を例にとり図面を参照して説明する。
た場合を例にとり図面を参照して説明する。
第1図及び第2図は本発明の一実施例に用いられるリー
ドフレームのアイランド付近の平面図及びA−A’断面
図である。
ドフレームのアイランド付近の平面図及びA−A’断面
図である。
第1図及び第2図において、セラミク等からなる絶縁板
45上に固定されたアイランド41の周囲には電気的に
絶縁された導体配線42が設けられている。そしてこの
導体配線を囲んで複数のリードフレームの端子1〜40
が配設されている。
45上に固定されたアイランド41の周囲には電気的に
絶縁された導体配線42が設けられている。そしてこの
導体配線を囲んで複数のリードフレームの端子1〜40
が配設されている。
尚、本実施例に用いられるリードフレームは、ボンディ
ング線とアイランド及び導体配線との間で短絡をおこさ
ないようにアイランドが凹部を形成するディンプルタイ
プの場合を示している。
ング線とアイランド及び導体配線との間で短絡をおこさ
ないようにアイランドが凹部を形成するディンプルタイ
プの場合を示している。
第3図は本発明の一実施例の平面図であり、第1図に示
したリードフレームのアイランド41にP型半導体基板
からなるバイポーラ半導体チップ46をマウントし各パ
ッドとリードフレームの端子とをボンディングした場合
を示したものである。
したリードフレームのアイランド41にP型半導体基板
からなるバイポーラ半導体チップ46をマウントし各パ
ッドとリードフレームの端子とをボンディングした場合
を示したものである。
第3図において47は、最低電位であるVFLE電源(
サブストレート電位と同じ)に接続されるパッドであり
、チップ46内に10個配置されている。また48は、
最高電位であるVCC電源に接続されるパッドであり、
チップ46内に8個配置されている。さらに49は、信
号用の入出力端子のパッドであり、チップ46内に38
個配置されている。ここで47〜49で示される56個
の各パッドはボンディング線50により、リードフレー
ムの端子と電気的に接続されている。
サブストレート電位と同じ)に接続されるパッドであり
、チップ46内に10個配置されている。また48は、
最高電位であるVCC電源に接続されるパッドであり、
チップ46内に8個配置されている。さらに49は、信
号用の入出力端子のパッドであり、チップ46内に38
個配置されている。ここで47〜49で示される56個
の各パッドはボンディング線50により、リードフレー
ムの端子と電気的に接続されている。
第4図は本発明を樹脂封止型半導体装置に応用した場合
の外形図である。
の外形図である。
第4図において、51は樹脂封入された半導体装置全体
を示し、52〜54は外部回路網と接続されるリード端
子を示す。第4図において52は第3図における■Eε
電源バッド47と接続されている’11/I、E電源用
端子、53は■cc電源バッド48と接続されているV
CC電源用端子、54は信号用パッド49と接続されて
いる入出力信号用の端子である。
を示し、52〜54は外部回路網と接続されるリード端
子を示す。第4図において52は第3図における■Eε
電源バッド47と接続されている’11/I、E電源用
端子、53は■cc電源バッド48と接続されているV
CC電源用端子、54は信号用パッド49と接続されて
いる入出力信号用の端子である。
第4図に示される様に、電源用端子は最小の2個である
にもかかわらず、第3図で示した様にチップ46には4
辺全体で18本のボンディングを可能にしている。
にもかかわらず、第3図で示した様にチップ46には4
辺全体で18本のボンディングを可能にしている。
本実施例においては、端子番号11にvEE電源を接続
し、端子番号31にVCC電源を接続したがこれは電源
配線のインピーダンスを可能な限り小さくしようとした
為である。また、本実施例ではP型半導体基板からなる
チップを用いた場合について説明したがN型半導体基板
を用いてもリードフレームの形状を考えれば設計可能で
ある事は自明である。
し、端子番号31にVCC電源を接続したがこれは電源
配線のインピーダンスを可能な限り小さくしようとした
為である。また、本実施例ではP型半導体基板からなる
チップを用いた場合について説明したがN型半導体基板
を用いてもリードフレームの形状を考えれば設計可能で
ある事は自明である。
以上説明したように本発明は以下の効果がある。
<1)半導体装置の電源用の端子の数を少なくできる為
半導体装置をプリント板等に実装する際の設計が楽にな
る。
半導体装置をプリント板等に実装する際の設計が楽にな
る。
(2)半導体チップのレイアウト設計をする際最大4辺
から電源を供給する事が可能であるので電位降下による
動作マージンの減少が少なくてすむ。
から電源を供給する事が可能であるので電位降下による
動作マージンの減少が少なくてすむ。
(3)半導体チップの電源配線のインピーダンスがさが
る為出力バッファ回路等の大きな過渡電流が流れる場合
の動作が安定となる。
る為出力バッファ回路等の大きな過渡電流が流れる場合
の動作が安定となる。
〈4)樹脂で封入できるので量産性にすぐれ、かつPG
A、多層セラミック系ケース並みの電源の供給能力を有
する。
A、多層セラミック系ケース並みの電源の供給能力を有
する。
第1図及び第2図は本発明の一実施例に用いへれるリー
ドフレームのアイランド付近の平面図βび断面図、第3
図は本発明の一実施例の平面図、第4図は本発明を樹脂
封止型半導体装置に応用した場合の外形図である。 1〜40・・・端子、41・・・アイランド、42・・
・塙体配線、45・・・絶縁板、46・・・チップ、4
7・・・〜εE電源パッド、48・・・VCC電源パッ
ド、49・・・fx号用パッド、50・・・ボンディン
グ線、51・・・樹肺封止された半導体装置、52・・
・VEE電源用端子、53・・・Vcc電源用端子、5
4・・・入出力信号用端了代理人 弁理士 内 原
1 茅2 図 49・イ容う形へ°ツレ 蓼30 $ 4 図
ドフレームのアイランド付近の平面図βび断面図、第3
図は本発明の一実施例の平面図、第4図は本発明を樹脂
封止型半導体装置に応用した場合の外形図である。 1〜40・・・端子、41・・・アイランド、42・・
・塙体配線、45・・・絶縁板、46・・・チップ、4
7・・・〜εE電源パッド、48・・・VCC電源パッ
ド、49・・・fx号用パッド、50・・・ボンディン
グ線、51・・・樹肺封止された半導体装置、52・・
・VEE電源用端子、53・・・Vcc電源用端子、5
4・・・入出力信号用端了代理人 弁理士 内 原
1 茅2 図 49・イ容う形へ°ツレ 蓼30 $ 4 図
Claims (2)
- (1)半導体チップをマウントするリードフレームのア
イランドの周囲に該アイランドと電気的に絶縁された導
体配線を設け該導体配線と半導体チップのパッド及び前
記アイランドからの引き出し部と半導体チップのパッド
とをボンディングした事を特徴とする半導体装置。 - (2)アイランドと導体配線とは絶縁板上に固定されて
いる特許請求の範囲第(1)項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60124654A JPS61283137A (ja) | 1985-06-07 | 1985-06-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60124654A JPS61283137A (ja) | 1985-06-07 | 1985-06-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61283137A true JPS61283137A (ja) | 1986-12-13 |
Family
ID=14890753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60124654A Pending JPS61283137A (ja) | 1985-06-07 | 1985-06-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61283137A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04177846A (ja) * | 1990-11-13 | 1992-06-25 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-06-07 JP JP60124654A patent/JPS61283137A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04177846A (ja) * | 1990-11-13 | 1992-06-25 | Toshiba Corp | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6667560B2 (en) | Board on chip ball grid array | |
KR940007649B1 (ko) | 반도체 패키지 | |
JPH09260552A (ja) | 半導体チップの実装構造 | |
JP3154579B2 (ja) | 半導体素子搭載用のリードフレーム | |
JP4146290B2 (ja) | 半導体装置 | |
JPH09312375A (ja) | リードフレーム、半導体装置及び半導体装置の製造方法 | |
JPH05109802A (ja) | 半導体装置 | |
JPH04307943A (ja) | 半導体装置 | |
KR960706193A (ko) | 전도성 트레이스와 리드 프레임 리드를 결합하는 고밀도 집적회로 조립체(a high density integrated circuit assembly combining leadframe leads with conductive traces) | |
US6897555B1 (en) | Integrated circuit package and method for a PBGA package having a multiplicity of staggered power ring segments for power connection to integrated circuit die | |
JP2001156251A (ja) | 半導体装置 | |
JPH06151641A (ja) | 半導体装置 | |
JPH0870090A (ja) | 半導体集積回路 | |
JPS622628A (ja) | 半導体装置 | |
US5719748A (en) | Semiconductor package with a bridge for chip area connection | |
JPS61283137A (ja) | 半導体装置 | |
JP3449099B2 (ja) | 半導体装置 | |
JPH05121632A (ja) | 半導体装置 | |
JP2806168B2 (ja) | 樹脂封止型半導体装置 | |
JP2990120B2 (ja) | 半導体装置 | |
JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
JPH0521694A (ja) | 半導体装置 | |
JP2587722Y2 (ja) | 半導体装置 | |
JPH05226568A (ja) | 半導体装置 | |
JP2949951B2 (ja) | 半導体装置 |