JP3308047B2 - 半導体装置 - Google Patents
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Description
術、特に、高機能化及び高集積化を図るために用いて効
果のある技術に関するものである。
化に伴って急速に多ピン化が進み、これに比例して電源
ピン(またはリード)も増加の傾向にある。通常、1つ
のLSI(大規模集積回路)は、数本の電源ピンとグラ
ンド(GND)ピンを備えている。
ば、高機能化及び高集積化に伴ってパッケージサイズの
拡大、アナログ/デジタル回路の混在等により複雑化し
た半導体装置は、多ピン化が避けられず、基板上に実装
したときのパターン引き回し設計に多大の時間と労力を
要するという問題がある。また、配線の引き回しによ
り、電位差を大きくするという問題もある。
ード数の低減を図りパッケージサイズの小型化を可能に
する技術を提供することにある。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
パッドを主面に有する四角形の半導体チップと、前記半
導体チップを搭載する前記半導体チップよりも大きな金
属板と、前記半導体チップから離間して先端が前記半導
体チップを囲むように配置される複数のリードと、前記
半導体チップ主面の複数のパッドと前記複数のリードと
を接続するボンディングワイヤとを有する半導体装置で
あって、前記半導体チップは前記金属板の一主面に搭載
され、前記金属板の前記半導体チップ搭載面と同一主面
であって前記複数のリードと前記半導体チップとの間の
個所に前記半導体チップから離間して前記半導体チップ
を囲むように枠状のメタル層が設けられ、前記枠状のメ
タル層と前記金属板の一主面との間には絶縁層が設けら
れ、前記パッドと前記メタル層とはボンディングワイヤ
で接続されているものである。 また、本発明の他の半導
体装置は、複数のパッドを主面に有する四角形の半導体
チップと、前記半導体チップを搭載する前記半導体チッ
プよりも大きな金属板と、前記半導体チップから離間し
て先端が前記半導体チップを囲むように配置される複数
のリードと、前記半導体チップ主面の複数のパッドと前
記複数のリードとを接続するボンディングワイヤとを有
する半導体装置であって、前記半導体チップは前記金属
板の一主面に搭載され、前記金属板の前記半導体チップ
搭載面と同一主面であって前記複数のリードと前記半導
体チップとの間の個所に前記半導体チップから離間して
前記半導体チップの四つの辺それぞれに向かい合う長辺
を有する複数のメタル層が絶縁層を介して設けられ、前
記パッドと前記メタル層とはボンディングワイヤで接続
されているものである。
共通電源パターンとなるメタル層を設け、このメタル層
に半導体チップ上の電源パッド(電圧が共通するもの)
の各々が接続される。これにより、半導体チップ上の電
源パッドの各々に対応してリードを設ける必要がなくな
るので、ピン(またはリード)数の低減が可能になり、
基板実装時の基板上配線(パターン)の設計も容易にな
るため、パッケージの小型化が可能になる。
ながら詳細に説明する。
置の一実施例を示す平面図である。また、図2は図1の
実施例の断面図である。
プ2aが設けられた半導体チップ2が実装(搭載)さ
れ、この半導体チップ2を取り囲むようにしてタブ1上
には枠形のメタル層3が絶縁層4を介して形成されてい
る。メタル層3に隣接させて、タブ1の周辺には放射状
に複数のリード5が水平に配設されている。このリード
5に対し、ボンディングワイヤ6によってメタル層3及
び半導体チップ2上のパッドとの接続が行われている。
共通のGND端子として用いることができる。すなわ
ち、半導体チップ2上のグランド用パッド2c及びリー
ド5をメタル層3の両側より露出するタブ1の表面にワ
イヤボンディングで接続することにより、グランド用の
リードは1本で済むことになる。
ースを生かし、このスペースにメタル層3を設けること
で共通電源パターンを作成することができ、この共通電
源パターンに半導体チップ2上の電源用パッド2bの各
々を接続すれば、電源用のリード5は1本で済むことに
なり、リード数を低減できることによってパッケージの
小型化を図ることができる。そして、メタル層3は幅広
に形成できる結果、電位差を最小限に抑えることができ
る。
て用いることでグランド用リードを1本で済ませられ、
これによってリード数を低減できる結果、パッケージの
小型化を図ることができる。
図3においては、図2と同一であるものには同一の符号
を付し、以下においては重複する説明を省略する。
ほぼ同サイズの絶縁板7上に、半導体チップ2よりやや
大きめのサイズのタブ8を接着等により搭載し、タブ8
の周囲の絶縁板7上に共通電源用のメタル層3を直接に
設けるようにしたところに特徴がある。なお、ボンディ
ングワイヤ6の配線などについては、前記実施例と同一
である。
チップ2の周囲に有効なスペースが得られない場合に有
効であり、タブサイズに制限されることなくパッケージ
サイズの小型化を図ることができる。
示す平面図である。なお、図4においては、リード、ボ
ンディングワイヤなどについては図示を省略している。
用いていたため、メタル層3を枠形に形成し、電気的に
は4辺が接続された状態であったのに対し、本実施例は
複数(ここでは4つ)に分割し、各々を異なる目的に使
用するようにしたものである。例えば、異なる電圧や極
性の複数種の電源に用いる事などが可能になる。
るものとしたが、少なくとも1辺に設ければよい。ま
た、図5に示すように各辺を更に分割し、用途を増やす
ことも可能である。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
パッドを主面に有する四角形の半導体チップと、前記半
導体チップを搭載する前記半導体チップよりも大きな金
属板と、前記半導体チップから離間して先端が前記半導
体チップを囲むように配置される複数のリードと、前記
半導体チップ主面の複数のパッドと前記複数のリードと
を接続するボンディングワイヤとを有する半導体装置で
あって、前記半導体チップは前記金属板の一主面に搭載
され、前記金属板の前記半導体チップ搭載面と同一主面
であって前記複数のリードと前記半導体チップとの間の
個所に前記半導体チップから離間して前記半導体チップ
を囲むように枠状のメタル層が設けられ、前記枠状のメ
タル層と前記金属板の一主面との間には絶縁層が設けら
れ、前記パッドと前記メタル層とはボンディングワイヤ
で接続されているので、ピン(またはリード)数の低減
が可能になり、基板実装時の基板上配線(パターン)の設
計も容易になるため、パッケージの小型化が可能にな
る。
図である。
Claims (6)
- 【請求項1】 複数のパッドを主面に有する四角形の半
導体チップと、前記半導体チップを搭載する前記半導体
チップよりも大きな金属板と、前記半導体チップから離
間して先端が前記半導体チップを囲むように配置される
複数のリードと、前記半導体チップ主面の複数のパッド
と前記複数のリードとを接続するボンディングワイヤと
を有する半導体装置であって、前記半導体チップは前記
金属板の一主面に搭載され、前記金属板の前記半導体チ
ップ搭載面と同一主面であって前記複数のリードと前記
半導体チップとの間の個所に前記半導体チップから離間
して前記半導体チップを囲むように枠状のメタル層が設
けられ、前記枠状のメタル層と前記金属板の一主面との
間には絶縁層が設けられ、前記パッドと前記メタル層と
はボンディングワイヤで接続されていることを特徴とす
る半導体装置。 - 【請求項2】 複数のパッドを主面に有する四角形の半
導体チップと、前記半導体チップを搭載する前記半導体
チップよりも大きな金属板と、前記半導体チップから離
間して先端が前記半導体チップを囲むように配置される
複数のリードと、前記半導体チップ主面の複数のパッド
と前記複数のリードとを接続するボンディングワイヤと
を有する半導体装置であって、前記半導体チップは前記
金属板の一主面に搭載され、前記金属板の前記半導体チ
ップ搭載面と同一主面であって前記複数のリードと前記
半導体チップとの間の個所に前記半導体チップから離間
して前記半導体チップの四つの辺それぞれに向かい合う
長辺を有する複数のメタル層が絶縁層を介して設けら
れ、前記パッドと前記メタル層とはボンディングワイヤ
で接続されていることを特徴とする半導体装置。 - 【請求項3】 前記メタル層は、半導体チップへ共通電
位を供給するパッドとボンディングワイヤで接続されて
いることを特徴とする請求項1又は請求項2記載の半導
体装置。 - 【請求項4】 前記メタル層は、共通電源用として用い
られることを特徴とする請求項1又は請求項2記載の半
導体装置。 - 【請求項5】 前記メタル層は、複数種の電源用として
用いられることを特徴とする請求項2記載の半導体装
置。 - 【請求項6】 前記金属板はグランド用として用いられ
ることを特徴とする 請求項1乃至請求項5のいずれか一
つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15400193A JP3308047B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15400193A JP3308047B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0730067A JPH0730067A (ja) | 1995-01-31 |
JP3308047B2 true JP3308047B2 (ja) | 2002-07-29 |
Family
ID=15574750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15400193A Expired - Lifetime JP3308047B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3308047B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0177744B1 (ko) * | 1995-08-14 | 1999-03-20 | 김광호 | 전기적 특성이 향상된 반도체 장치 |
JP4545537B2 (ja) | 2004-09-17 | 2010-09-15 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置ユニット |
CN110364477B (zh) * | 2018-03-26 | 2021-11-23 | 中芯国际集成电路制造(上海)有限公司 | 芯片结构及其形成方法 |
-
1993
- 1993-06-25 JP JP15400193A patent/JP3308047B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0730067A (ja) | 1995-01-31 |
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