JP2011082544A - 半導体集積回路装置、半導体集積回路装置の設計方法 - Google Patents
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Abstract
【解決手段】LSIチップは、複数の電源系回路部を備え、第1の電源配線106から電力を供給される第1の回路部101と、第1の回路部が接続される第1のグランド配線109を有する。又、第2の電源配線113から電力を供給される第2の回路部102と、第2の回路部に接続された第2のグランド配線116を有する。第1の回路部は第1のインターフェース回路部104を備え、第2の回路部は、第1のインターフェース回路部との間において、信号の入力及び/もしくは出力を行う第2のインターフェース回路部111を備える。第1のグランド配線と前記第2のグランド配線は保護回路117を介して接続され、第1のインターフェース回路部近傍に前記第2のインターフェース回路部が配置されている。
【選択図】図1
Description
図1は、実施の形態1における半導体集積回路装置の回路構成の概略を説明するブロック図である。図1において、101は第1の電源系によって供給される電力によって動作する第1の電源系回路部、102は第2の電源系によって供給される電力によって動作する第2の電源系回路部である。第1の電源系回路部と第2の電源系回路部の典型的な例は、LSIチップ内に配置されるデジタル回路部とアナログ回路部である。その他、デジタル内部回路と入出力インターフェース回路部との間において、異なる電源系を利用する半導体集積回路装置などを例とすることができる。デジタル回路部とアナログ回路部を1チップの半導体集積回路装置で構成する混成回路では、デジタル回路部において発生するノイズ成分によってアナログ回路部の特性が劣化することを抑制するために、アナログ回路部とデジタル回路部のそれぞれに、別の電源パッドとグランド・パッドが与えられ、回路内部において異なる電源配線とグランド配線が与えられ、異なる電源系として動作する。
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+Vdiode+RGN2D*Iesd)-Vpmos
となる。
RGND1+RGND1D+RGND2D≦(6V-3.5V-1.2V)/1.3A=1.0Ω
を満足する必要がある。このように、ESDサージが印加された場合、ESDサージ電流が流れるパスにおけるグランド配線抵抗を小さくすることが重要な要素の一つである。
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+Vdiode+RGND2D*Icdmg)
− (Rs*Icdms+Vpmos+RVDD1*Icdms)
となる。
図4(a)は、本発明の第2の形態に係る半導体集積回路の概略構成を示す、回路図である。本形態の半導体集積回路は、第1電源系回路として素子数が多くあるいは面積の大きいデジタル回路を備え、第2電源系回路として素子数が少なくあるいは面積の小さいアナログ回路を備えている。アナログ回路の一部はアナログ・マクロとして設計されたものであり、アナログ・マクロは、その内部に第1電源によって動作する第1電源系入出力回路部を備えている。図4において、401はデジタル回路部、402はアナログ・マクロである。アナログ・マクロは、アナログ内部回路403と、入出力回路部404を備えている。
本発明にかかる第3の実施形態について、図5を参照して説明する。図5は、本形態の半導体集積回路装置の概略構成を示す回路図である。図5において、501は第1電源系電源配線106と第1電源系グランド配線109との間に接続されたVDD1−GND1間保護素子、502は、第2電源系電源配線113と第2電源系グランド配線116との間に接続されたVDD2−GND2間保護素子である。電源保護素子は、ESD印加時において、電源とグランド間の電位差がクランプ電位以上に大きくなると、電源とグランド間の電位をクランプ電位にクランプする。保護素子は、トランジスタを利用したクランプ素子など、広く知られた様々な素子を利用することができる。
本発明にかかる第4の実施形態について、図6を参照して説明する。図6は、本形態の半導体集積回路装置の概略構成を示す回路図である。本形態の半導体集積回路装置は、異なる電源系の電源とグランド間にESD保護素子が設けられている。図6において、601は、第1電源系電源配線106と第2電源系グランド配線116との間に接続されたVDD1−GND2間保護素子である。602は、第2電源系電源配線113と第1電源系グランド配線109との間に接続されたVDD2−GND1間保護素子である。
本発明にかかる第5の実施形態について、図7を参照して説明する。図7は、本形態の半導体集積回路装置の概略構成を示す回路図である。本形態の半導体集積回路装置は、同一電源系の電源とグランド間にESD保護素子が設けられている。図7において、701は第1電源系電源配線106と第1電源系グランド配線109との間に接続されたVDD1−GND1間保護素子、702は、第2電源系電源配線113と第2電源系グランド配線116との間に接続されたVDD2−GND2間保護素子である。保護素子として利用される素子は、実施の形態4において説明したものと同様である。
上記の実施の形態1−5において、1つのチップ内において異なる電源系から電力を供給される複数の回路が形成されたSoC(System On Chip)を例としてESD保護に関する説明が行われた。以下の実施形態においては、一つのパッケージ内に複数のチップが実装されるSIP(System In Package)におけるESD保護について説明を行う。まず、SIPのいくつかの態様について説明を行う。尚、上記の実施の形態1−5において説明されたESD保護に関する発明は、以下に説明されるSIPに適用することが可能である。また、上記実施の形態及びSIPにおいて、上記実施形態における電源配線とグランド配線を入れ替えた回路構成に、本発明を適用することが可能である。
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+RGND12*Iesd +RGN2D*Iesd)-Vpmos
となる。
ゲート酸化膜の破壊直前の電圧をVgsmaxとすると、ゲート酸化膜が破壊されない条件は、
RGND12<(Vgsmax+Vpmos-Vpower)/Iesd-RGND1-RGND1D-RGN2D
となる。
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+RGND12*Icdmg
+RGND2D*Icdmg)−(Rs*Icdms+Vpmos+RVDD1*Icdms)
となる。ゲート酸化膜が破壊されない条件は、
RGND12<(Vgsmax+Vpmos-Vpower)/Icdmg
-(RGND1+RGND1D+RGND2D)+(Rs+RVDD1)*Icdms/Icdmg
となる。
図11は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図11は、図9に示されたSIPに適用される回路構成を平面図に展開して示している。図11において、1110は第1チップ、1120は第2チップ、1130は第1及び第2チップが実装される組み立て基板である。第1チップ1110は、電源電位を供給する第1チップ電源配線1111と、グランド電位を供給する第1チップグランド配線1112と有している。第1チップ電源配線1111と第1チップグランド配線1112の間において、第1のチップの回路部に電力が供給される。図には明示していないが、第1のチップの回路部は、第2チップ1120の入出力回路部と信号の入力及び/もしくは出力を行うインターフェースとしての入出力回路部と、主要回路としての内部回路部を含んでいる。
図12は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図12は、図10に示されたSIPに適用される回路構成を平面図に展開して示している。第2チップへの電源及びグランド電位の供給は、第1チップ内の配線を介して行われる。図12に示すように、第1チップ1210は、第1回路部1211と第2回路部1212を備えている。第1回路部1211と第2回路部1212は、異なる電源系に含まれている。これらの電位値は、同一もしくは異なるものであることができる。第1回路部1211へは第1チップの第1電源配線1213及び第1グランド配線1214から電力が供給される。第1チップの第2回路部1212へは、第1チップの第2電源配線1215及び第2グランド配線1216から電力が供給される。第1及び第2電源配線1213、1215、第1及び第2グランド配線1214、1216は、ボンディング・パッド1113を介して、外部と接続されている。
図13は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図13は、図10に示されたSIPに適用される回路構成を平面図に展開して示している。第1チップ1310は、主要回路の一つである第1内部回路部1311と、主要回路の一つである第2内部回路部1312を備えている。第1内部回路部1311と第2内部回路部1312は、異なる電源系に含まれている。これらの電位値は、同一もしくは異なるものであることができる。
図14は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図14は、図11に示された回路構成に加え、チップ間において、第1チップ及び第2チップの入出回路部を迂回して形成された電源配線及びグランド配線経路を備えている。尚、図11における保護回路1129を介した接続は、本例ではなされていない。図14を参照して、第1チップ1110は、内部回路部1411と、第2チップ1120との間で信号の入力及び/もしくは出力を行う入出力回路部1412と、を有している。内部回路部1411と入出力回路部1412の電源及びグランドは共通化されており、これら回路部は、電源配線1111とグランド配線1112の間において電力を供給されている。
図15は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図15は、図13に示された回路構成に加え、第1チップの入出力回路部と第2チップの入出力回路部の電源・グランド配線を、チップ間接続を介して直接に接続する配線経路が形成されている。図15を参照して、1511は、第1チップ1310において、内部回路部1311と入出力回路部との間のレベルシフタである。第2チップは内部回路1521と、第1チップとの間で信号の入力及び/もしくは出力を行う入出力回路部1522を有している。第2チップの入出力回路部1522は、第1チップの入出力回路部1317との間で信号の入力及び/もしくは出力を行う。
図16は、図15に示された回路構成において、第1チップの入出力回路部1317付近の好ましい回路構成を示している。図16において、1601は入出力回路部内の各回路要素、1602は各回路要素の第2チップ1320とのチップ間信号接続点である。各回路要素1601には、電源配線1512及びグランド配線1513から電力が供給されている。1603は、第2チップの内部力回路部1521へ電源電位を供給する電源配線1318の接続点を示して、1604は、第2チップの内部回路部1521へグランド電位を供給するグランド配線1319の接続点を示している。接続点1603、1604は、第1チップの入出力回路部1317と外部接続点(ボンディング・パッド1131)との間に形成される。
尚、上記図11−15を参照して、SIPにおける回路構成について説明したが、図11−15において、チップ内の異なる電源・グランド間、電源・電源間、あるいはグランド・グランド間に保護回路を形成することができる。上記説明においてこれらは省略されているが、これら保護回路を有する回路構成に本発明を適用することが、もちろん可能である。
本発明に係る半導体集積回路装置の設計方法について説明する。上記実施の形態において、高いESD耐量を得ることができるLSIチップ回路構成が説明された。これら回路構成を得るためには、LSIチップの設計段階において、EDS耐量を考慮した設計を行うことが必要となる。一つには、レイアウト設計のためにESDサージ電流が抜ける経路上の抵抗を小さくする回路構成を予め作りこむことで、高いESD耐量を持つLSIを、LSIの内部回路構成によらず、自動レイアウト設計することが可能となる。あるいは、ESDサージ電流パスが入出力回路部の接続点を迂回するように自動レイアウト設計されることで、高いESD耐量のLSIチップを設計することができる。本発明に係る半導体集積回路装置を設計するために、ESD耐量が弱い箇所を見つけ出すことが必要となる。複数の電源系を備える回路においては、異なる電源系間で信号の受け渡しを行う入出力回路部見つけ出すことが必要であり、特に、異なる電源系から信号を入力するトランジスタを見つけることが重要である。
Claims (13)
- 一つのパッケージ内に実装される第1チップと第2チップを有する半導体集積回路装置であって、
前記第1チップは、第1内部回路部と第1インターフェース回路部を備え、
前記第2チップは、第2内部回路部と第2インターフェース回路部を備え、
前記第1内部回路部と第2内部回路部とは電源系が異なり、
前記第1内部回路部と第2内部回路部は、前記第1インターフェース回路部と前記第2インターフェース回路部を介して信号の入力及び/もしくは出力を行い、
前記第1インターフェース回路部と前記第2インターフェース回路部の電源系は共通化されている、
半導体集積回路装置。 - 前記第1内部回路と前記第1インターフェース回路部の電源系は共通化されている、請求項1に記載の半導体集積回路装置。
- 前記前記第1内部回路への電力は、前記第1チップに形成された外部端子を介して供給され、
前記前記第2内部回路への電力は、前記第2チップに形成された外部端子を介して供給される、
請求項2に記載の半導体集積回路装置 - 前記第1チップは、前記第1インターフェース回路部へ電力を供給する電力供給配線をさらに備え、
前記電力供給配線を介して前記第2内部回路部へ電力が供給され、前記第1インターフェース回路部と前記第2内部回路部の電源系が共通である、
請求項1に記載の半導体集積回路装置。 - 前記第2インターフェース回路部と前記第2内部回路部とは電源系が異なる、請求項4に記載の半導体集積回路装置。
- 前記第2チップは、前記第2インターフェース回路部へ電力供給する第1の電力供給配線と、前記第2内部回路部へ電力供給する第2電力供給配線を供え、
前記第1の電力供給配線と前記第2電力供給配線は保護回路を介して接続されている、
請求項5に記載の半導体集積回路装置。 - 一つのパッケージ内に実装される第1チップと第2チップを有する半導体集積回路装置であって、
前記第1チップは、第1インターフェース回路部と、前記第1インターフェース回路部への電力を伝送する第1電力供給配線と、を備え、
前記第2チップは、第2内部回路部と、前記第2内部回路部への電力を伝送する第2電力供給配線と、第2インターフェース回路部と、を備え、
前記第1インターフェース回路部と第2内部回路部は、前記第2インターフェース回路部を介して信号の入力及び/もしくは出力を行い、
前記第1電力供給配線から、前記第1及び第2インターフェース回路部に電力を供給する配線経路が形成され、
前記第1電力供給配線と前記第2電力供給配線とを結び、前記第1及び第2インターフェース回路部を迂回する配線経路が形成されている、
半導体集積回路装置。 - 前記第1電力供給配線と前記第2電力供給配線とは保護回路を介して接続されている、請求項7に記載の半導体集積回路装置。
- 前記第1電力供給配線と前記第2電力供給配線とは保護回路を介することなく接続され、共通の電源系に属している、請求項7に記載の半導体集積回路装置。
- 前記第1及び第2インターフェース回路部に電力を供給する配線経路と、前記第2電力供給配線とは、保護回路を介して接続されている、請求項9に記載の半導体集積回路装置。
- 前記第1電力供給配線と前記第2電力供給配線とを結び前記第1及び第2インターフェース回路部を迂回する配線経路と、前記第1電力供給配線との接続点は、前記第1インターフェース回路部と前記第1電力供給配線が接続される外部端子との間にある、請求項9に記載の半導体集積回路装置。
- 前記第1電力供給配線には、前記第1及び第2インターフェース回路部に電力を供給する複数の接続点が形成されている、請求項9に記載の半導体集積回路装置。
- 一つのパッケージ内に実装される第1チップと第2チップを有する半導体集積回路装置であって、
前記第1チップは、第1インターフェース回路部と、前記1インターフェース回路部に接続され前記第1インターフェース回路部に電力を供給する電力供給配線と、を備え、
前記第2チップは、前記第1インターフェース回路部との間において信号の入力及び/もしくは出力を行い、前記電力供給配線を介して電力を供給される第2インターフェース回路部を備え、
前記電力供給配線は、前記第2インターフェース回路部へ電力供給する複数の接続点を備えている、
半導体集積回路装置。
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