JP2003060091A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Abstract
(57)【要約】
【課題】 周辺回路に表面チャネル型のＣＭＯＳトラン
ジスタを有するフラッシュメモリを、効率的に製造する
方法を提供する。 【解決手段】 半導体基板３上に第１ゲート絶縁膜７を
介して不純物がドープされていない第１ゲート電極材膜
８ｃを形成する。第１ゲート絶縁膜７、第１ゲート電極
材膜８ｃを貫通して半導体基板３内に至る素子分離絶縁
膜４を形成する。第１ゲート電極材膜８ｃ上に不純物が
ドープされていない第２ゲート電極材膜９ｃを形成す
る。第１，第２ゲート電極材膜８ｃ，９ｃをエッチング
してＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲー
ト構造を形成する。メモリセル領域の第２ゲート電極材
膜９ｃとＮＭＯＳ領域の第２ゲート電極材膜９ｃ及び前
記半導体基板３の表面とにＮ型の不純物を注入する。Ｐ
ＭＯＳ領域の第２ゲート電極材膜９ｃ及び前記半導体基
板３の表面にＰ型の不純物を注入する。
ジスタを有するフラッシュメモリを、効率的に製造する
方法を提供する。 【解決手段】 半導体基板３上に第１ゲート絶縁膜７を
介して不純物がドープされていない第１ゲート電極材膜
８ｃを形成する。第１ゲート絶縁膜７、第１ゲート電極
材膜８ｃを貫通して半導体基板３内に至る素子分離絶縁
膜４を形成する。第１ゲート電極材膜８ｃ上に不純物が
ドープされていない第２ゲート電極材膜９ｃを形成す
る。第１，第２ゲート電極材膜８ｃ，９ｃをエッチング
してＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲー
ト構造を形成する。メモリセル領域の第２ゲート電極材
膜９ｃとＮＭＯＳ領域の第２ゲート電極材膜９ｃ及び前
記半導体基板３の表面とにＮ型の不純物を注入する。Ｐ
ＭＯＳ領域の第２ゲート電極材膜９ｃ及び前記半導体基
板３の表面にＰ型の不純物を注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば不揮発性半
導体記憶装置の製造方法に係わり、特にメモリセルトラ
ンジスタ及び周辺トランジスタのゲート電極及び周辺ト
ランジスタの拡散層の形成方法に関する。
導体記憶装置の製造方法に係わり、特にメモリセルトラ
ンジスタ及び周辺トランジスタのゲート電極及び周辺ト
ランジスタの拡散層の形成方法に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリ等の不揮発性
メモリはチップ内部にメモリセルのほか、その動作に必
要なセンスアンプ回路やロウデコーダ回路及び各種遅延
回路、書き込み／消去用高電圧安定化回路等を周辺制御
系回路として有する。したがって、これらの周辺回路を
構成する抵抗、トランジスタ等の素子もチップ内部に形
成されている。このような不揮発性メモリを形成する
際、メモリセル、及び周辺回路を構成する素子等を同一
のプロセスで形成し、製造工程の効率化が図られてい
る。また、製造工程数をさらに削減し、より一層の製造
コストの低減による効率化が要求される。
メモリはチップ内部にメモリセルのほか、その動作に必
要なセンスアンプ回路やロウデコーダ回路及び各種遅延
回路、書き込み／消去用高電圧安定化回路等を周辺制御
系回路として有する。したがって、これらの周辺回路を
構成する抵抗、トランジスタ等の素子もチップ内部に形
成されている。このような不揮発性メモリを形成する
際、メモリセル、及び周辺回路を構成する素子等を同一
のプロセスで形成し、製造工程の効率化が図られてい
る。また、製造工程数をさらに削減し、より一層の製造
コストの低減による効率化が要求される。
【０００３】システムＬＳＩとの混載型、或いはシステ
ムＬＳＩとの接続性を考えた場合の不揮発性メモリにお
いて、低消費電力、または高速動作が要求されるような
周辺トランジスタとして、表面チャネル型のＮ型，Ｐ型
ＭＯＳ（Metal Oxide Semiconductor）トランジスタを
組み合わせたＣＭＯＳ回路が使用される。また、Ｎ型Ｍ
ＯＳトランジスタのゲート電極をＮ型多結晶シリコンで
形成し、Ｐ型ＭＯＳトランジスタのゲート電極をＰ型多
結晶シリコンで形成する。
ムＬＳＩとの接続性を考えた場合の不揮発性メモリにお
いて、低消費電力、または高速動作が要求されるような
周辺トランジスタとして、表面チャネル型のＮ型，Ｐ型
ＭＯＳ（Metal Oxide Semiconductor）トランジスタを
組み合わせたＣＭＯＳ回路が使用される。また、Ｎ型Ｍ
ＯＳトランジスタのゲート電極をＮ型多結晶シリコンで
形成し、Ｐ型ＭＯＳトランジスタのゲート電極をＰ型多
結晶シリコンで形成する。
【０００４】図２１（ａ），（ｂ）乃至図２３（ａ），
（ｂ）は、ＮＯＲ型或いはＮＡＮＤ型に代表されるフラ
ッシュメモリの従来の製造方法の一例を順に示してい
る。図２１（ｂ）は図２１（ａ）と直交する方向を断面
方向とする断面図である。同様に、図２２（ｂ），図２
３（ｂ）は、図２２（ａ），図２３（ｂ）と直交する方
向を断面方向とする断面図である。
（ｂ）は、ＮＯＲ型或いはＮＡＮＤ型に代表されるフラ
ッシュメモリの従来の製造方法の一例を順に示してい
る。図２１（ｂ）は図２１（ａ）と直交する方向を断面
方向とする断面図である。同様に、図２２（ｂ），図２
３（ｂ）は、図２２（ａ），図２３（ｂ）と直交する方
向を断面方向とする断面図である。
【０００５】図２１（ａ），（ｂ）に示すように、シリ
コンからなる半導体基板４１上に、ゲート絶縁膜４２、
Ｎ型の不純物がドープされたＮ型の第１ゲート電極４３
ａ、シリコン窒化膜４４を順次堆積する。次に、シリコ
ン窒化膜４４、Ｎ型の第１ゲート電極４３ａ、第１のゲ
ート絶縁膜４２を貫通して半導体基板４１内に至るトレ
ンチを形成し、このトレンチをシリコン酸化膜で埋め込
み、素子分離絶縁膜４５を形成する。
コンからなる半導体基板４１上に、ゲート絶縁膜４２、
Ｎ型の不純物がドープされたＮ型の第１ゲート電極４３
ａ、シリコン窒化膜４４を順次堆積する。次に、シリコ
ン窒化膜４４、Ｎ型の第１ゲート電極４３ａ、第１のゲ
ート絶縁膜４２を貫通して半導体基板４１内に至るトレ
ンチを形成し、このトレンチをシリコン酸化膜で埋め込
み、素子分離絶縁膜４５を形成する。
【０００６】次に、図２２（ａ），（ｂ）に示すよう
に、素子分離絶縁膜４５の上部一部分を除去した後、シ
リコン窒化膜４４を除去する。次に、メモリセル領域及
びＮＭＯＳ領域のみフォトレジスト４６を形成する。次
に、このフォトレジスト４６をマスクとしてボロン等の
Ｐ型不純物をＮ型の第１ゲート電極４３ａに注入し、Ｐ
型の第１のゲート電極４３ｂを形成する。
に、素子分離絶縁膜４５の上部一部分を除去した後、シ
リコン窒化膜４４を除去する。次に、メモリセル領域及
びＮＭＯＳ領域のみフォトレジスト４６を形成する。次
に、このフォトレジスト４６をマスクとしてボロン等の
Ｐ型不純物をＮ型の第１ゲート電極４３ａに注入し、Ｐ
型の第１のゲート電極４３ｂを形成する。
【０００７】次に、図２３（ａ），（ｂ）に示すよう
に、上記フォトレジスト４６を除去した後、半導体装置
上の全面に第２のゲート絶縁膜４７、第２のゲート電極
４８を形成する。次に、この第２のゲート絶縁膜４７及
び第２のゲート電極４８エッチングしてメモリセルトラ
ンジスタ４９の浮遊ゲートＦＧ，制御ゲート電極ＣＧ、
及びＭＯＳトランジスタ５０ａ，５０ｂのゲート電極５
１ａ，５１ｂを形成する。次に、メモリセルトランジス
タ４９、Ｎ型，Ｐ型ＭＯＳトランジスタ５０ａ，５０ｂ
のソース・ドレイン領域５２，５３ａ，５３ｂをそれぞ
れ形成する。
に、上記フォトレジスト４６を除去した後、半導体装置
上の全面に第２のゲート絶縁膜４７、第２のゲート電極
４８を形成する。次に、この第２のゲート絶縁膜４７及
び第２のゲート電極４８エッチングしてメモリセルトラ
ンジスタ４９の浮遊ゲートＦＧ，制御ゲート電極ＣＧ、
及びＭＯＳトランジスタ５０ａ，５０ｂのゲート電極５
１ａ，５１ｂを形成する。次に、メモリセルトランジス
タ４９、Ｎ型，Ｐ型ＭＯＳトランジスタ５０ａ，５０ｂ
のソース・ドレイン領域５２，５３ａ，５３ｂをそれぞ
れ形成する。
【０００８】
【発明が解決しようとする課題】ところで、上記したよ
うに、従来はＰ型の第１のゲート電極４３ｂを形成する
際、Ｎ型の第１ゲート電極４３ａを形成し、このＮ型の
第１ゲート電極４３ａのＰＭＯＳ領域にＰ型の不純物を
注入する。このため、以下のような問題を生じる。
うに、従来はＰ型の第１のゲート電極４３ｂを形成する
際、Ｎ型の第１ゲート電極４３ａを形成し、このＮ型の
第１ゲート電極４３ａのＰＭＯＳ領域にＰ型の不純物を
注入する。このため、以下のような問題を生じる。
【０００９】すなわち、Ｎ型の第１のゲート電極４３ａ
をＰ型にするために、Ｎ型の第１のゲート電極４３ａの
不純物濃度の２倍以上の濃度のボロンを注入する必要が
ある。しかし、ボロンは原子番号が小さく、軽い原子で
あるため、後に行う熱拡散の際、大量に注入されたボロ
ンが第１のゲート絶縁膜４２を貫通して半導体基板４１
の表面に拡散する。このため、チャネル制御のために予
め所定値とした半導体基板４１表面の不純物濃度になら
ずにデバイス特性が変動する可能性が高い。
をＰ型にするために、Ｎ型の第１のゲート電極４３ａの
不純物濃度の２倍以上の濃度のボロンを注入する必要が
ある。しかし、ボロンは原子番号が小さく、軽い原子で
あるため、後に行う熱拡散の際、大量に注入されたボロ
ンが第１のゲート絶縁膜４２を貫通して半導体基板４１
の表面に拡散する。このため、チャネル制御のために予
め所定値とした半導体基板４１表面の不純物濃度になら
ずにデバイス特性が変動する可能性が高い。
【００１０】通常、Ｐ型の電極材料に対してＰ（リン）
或いはＡｓ（砒素）を、その２倍以上の濃度イオン注入
し、Ｎ型にする技術は見受けられる。一方、Ｎ型の電極
材料に対してＰ型の不純物を注入する上記方法は、上記
Ｂ（ボロン）の外方への拡散の問題があるため、あまり
用いられない。しかし、例えばゲート酸化膜がＢ（ボロ
ン）の拡散に対してバリア性が高いものであるなどの工
夫があれば使用可能性がないわけではない。
或いはＡｓ（砒素）を、その２倍以上の濃度イオン注入
し、Ｎ型にする技術は見受けられる。一方、Ｎ型の電極
材料に対してＰ型の不純物を注入する上記方法は、上記
Ｂ（ボロン）の外方への拡散の問題があるため、あまり
用いられない。しかし、例えばゲート酸化膜がＢ（ボロ
ン）の拡散に対してバリア性が高いものであるなどの工
夫があれば使用可能性がないわけではない。
【００１１】さらに、素子分離絶縁膜４５を形成する
際、トレンチを形成した後、シリコン酸化膜によってト
レンチを充填する前に、通常、トレンチ内壁を熱酸化す
る。このとき、不純物がドープされた第１のゲート電極
４３ａは、シリコンからなる半導体基板４１より酸化速
度が速い。このため、図２４に示すように、トレンチの
内側において、第１のゲート電極４３ａの側壁に形成さ
れた熱酸化膜５４が、トレンチの側壁に形成された熱酸
化膜５５より突出する。このようなオーバーハング形状
の溝に酸化膜を埋め込むと溝中央にシーム（seam）或い
はボイド（void）と呼ばれる空隙が形成される。する
と、後工程のゲート電極加工時に、この部分に電極材の
一部が残り、隣接するゲート間が電気的に短絡してしま
う不良事例を引き起こすことにつながる。
際、トレンチを形成した後、シリコン酸化膜によってト
レンチを充填する前に、通常、トレンチ内壁を熱酸化す
る。このとき、不純物がドープされた第１のゲート電極
４３ａは、シリコンからなる半導体基板４１より酸化速
度が速い。このため、図２４に示すように、トレンチの
内側において、第１のゲート電極４３ａの側壁に形成さ
れた熱酸化膜５４が、トレンチの側壁に形成された熱酸
化膜５５より突出する。このようなオーバーハング形状
の溝に酸化膜を埋め込むと溝中央にシーム（seam）或い
はボイド（void）と呼ばれる空隙が形成される。する
と、後工程のゲート電極加工時に、この部分に電極材の
一部が残り、隣接するゲート間が電気的に短絡してしま
う不良事例を引き起こすことにつながる。
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、周辺回路に
表面チャネル型のＣＭＯＳトランジスタを有する半導体
記憶装置において、デバイス特性が変動することを防止
可能であるとともに、効率的な不揮発性半導体記憶装置
の製造方法を提供しようとするものである。
れたものであり、その目的とするところは、周辺回路に
表面チャネル型のＣＭＯＳトランジスタを有する半導体
記憶装置において、デバイス特性が変動することを防止
可能であるとともに、効率的な不揮発性半導体記憶装置
の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法は、上記課題を解決するため、半導
体基板上に配設された、メモリセルトランジスタが形成
されるメモリセル領域と、第１，第２トランジスタが形
成される第１，第２周辺領域とを有する不揮発性半導体
記憶装置において、前記メモリセル領域及び前記第１，
第２周辺領域において、前記半導体基板上に第１ゲート
絶縁膜、第１ゲート電極材膜を順次形成する工程と、前
記メモリセル領域及び前記第１，第２周辺領域におい
て、前記第１ゲート絶縁膜、前記第１ゲート電極材膜を
貫通して前記半導体基板内に至る素子分離絶縁膜を形成
する工程と、前記メモリセル領域及び前記第１，第２周
辺領域において、前記第１ゲート電極材膜上に第２ゲー
ト電極材膜を形成する工程と、前記第１，第２周辺領域
において、前記第１，第２ゲート電極材膜をエッチング
し、前記第１，２トランジスタのゲート構造を形成する
とともに、前記半導体基板の表面を一部露出させる工程
と、前記メモリセル領域の前記第２ゲート電極材膜と、
前記第１周辺領域の前記第２ゲート電極材膜及び前記半
導体基板の表面と、に第１導電型の不純物を注入する工
程と、前記第２周辺領域の前記第２ゲート電極材膜及び
前記半導体基板の表面に第２導電型の不純物を注入する
工程と、前記メモリセル領域において、前記第２ゲート
電極材膜上に第２ゲート絶縁膜、導電膜を順次形成する
工程と、前記メモリセル領域において、前記導電膜、前
記第２ゲート電極、前記第２ゲート絶縁膜、前記第１ゲ
ート電極をエッチングして前記メモリセルトランジスタ
のゲート構造を形成する工程と、前記メモリセル領域に
おいて、前記半導体基板の表面に不純物を注入して前記
メモリセルトランジスタのソース・ドレイン領域を形成
する工程と、を具備する。
記憶装置の製造方法は、上記課題を解決するため、半導
体基板上に配設された、メモリセルトランジスタが形成
されるメモリセル領域と、第１，第２トランジスタが形
成される第１，第２周辺領域とを有する不揮発性半導体
記憶装置において、前記メモリセル領域及び前記第１，
第２周辺領域において、前記半導体基板上に第１ゲート
絶縁膜、第１ゲート電極材膜を順次形成する工程と、前
記メモリセル領域及び前記第１，第２周辺領域におい
て、前記第１ゲート絶縁膜、前記第１ゲート電極材膜を
貫通して前記半導体基板内に至る素子分離絶縁膜を形成
する工程と、前記メモリセル領域及び前記第１，第２周
辺領域において、前記第１ゲート電極材膜上に第２ゲー
ト電極材膜を形成する工程と、前記第１，第２周辺領域
において、前記第１，第２ゲート電極材膜をエッチング
し、前記第１，２トランジスタのゲート構造を形成する
とともに、前記半導体基板の表面を一部露出させる工程
と、前記メモリセル領域の前記第２ゲート電極材膜と、
前記第１周辺領域の前記第２ゲート電極材膜及び前記半
導体基板の表面と、に第１導電型の不純物を注入する工
程と、前記第２周辺領域の前記第２ゲート電極材膜及び
前記半導体基板の表面に第２導電型の不純物を注入する
工程と、前記メモリセル領域において、前記第２ゲート
電極材膜上に第２ゲート絶縁膜、導電膜を順次形成する
工程と、前記メモリセル領域において、前記導電膜、前
記第２ゲート電極、前記第２ゲート絶縁膜、前記第１ゲ
ート電極をエッチングして前記メモリセルトランジスタ
のゲート構造を形成する工程と、前記メモリセル領域に
おいて、前記半導体基板の表面に不純物を注入して前記
メモリセルトランジスタのソース・ドレイン領域を形成
する工程と、を具備する。
【００１４】本発明の別の観点によれば、半導体基板上
に配設された、メモリセルトランジスタが形成されるメ
モリセル領域と、第１，第２トランジスタが形成される
第１，第２周辺領域とを有する不揮発性半導体記憶装置
において、前記メモリセル領域及び前記第１，第２周辺
領域において、前記半導体基板上に第１ゲート絶縁膜、
ゲート電極材膜を順次形成する工程と、前記メモリセル
領域及び前記第１，第２周辺領域において、前記第１ゲ
ート絶縁膜、前記ゲート電極材膜を貫通して前記半導体
基板内に至る素子分離絶縁膜を形成する工程と、前記メ
モリセル領域及び前記第１周辺領域において、前記ゲー
ト電極材膜に第１導電型の不純物を注入する工程と、前
記第２周辺領域において、前記ゲート電極材膜に第２導
電型の不純物を注入する工程と、前記メモリセル領域及
び前記第１，第２周辺領域において、前記ゲート電極材
膜上に第２ゲート絶縁膜を形成する工程と、前記第１，
第２周辺領域において、前記第２ゲート絶縁膜の一部を
除去し、前記ゲート電極材膜に達する開口部を形成する
工程と、前記第２ゲート絶縁膜上と、前記開口部内と、
に導電膜を形成する工程と、前記メモリセル領域及び前
記第１，第２周辺領域において、前記導電膜、前記第２
ゲート絶縁膜、前記ゲート電極材膜をエッチングして前
記メモリセルトランジスタ及び前記第１，第２トランジ
スタのゲート構造を形成するとともに、前記半導体基板
の表面を一部露出させる工程と、前記メモリセル領域及
び前記第１，第２周辺領域において、前記半導体基板の
表面に不純物を注入して前記メモリセルトランジスタ及
び前記第１，第２トランジスタのソース・ドレイン領域
を形成する工程と、を具備することを特徴とする不揮発
性半導体装置の製造方法を提供できる。
に配設された、メモリセルトランジスタが形成されるメ
モリセル領域と、第１，第２トランジスタが形成される
第１，第２周辺領域とを有する不揮発性半導体記憶装置
において、前記メモリセル領域及び前記第１，第２周辺
領域において、前記半導体基板上に第１ゲート絶縁膜、
ゲート電極材膜を順次形成する工程と、前記メモリセル
領域及び前記第１，第２周辺領域において、前記第１ゲ
ート絶縁膜、前記ゲート電極材膜を貫通して前記半導体
基板内に至る素子分離絶縁膜を形成する工程と、前記メ
モリセル領域及び前記第１周辺領域において、前記ゲー
ト電極材膜に第１導電型の不純物を注入する工程と、前
記第２周辺領域において、前記ゲート電極材膜に第２導
電型の不純物を注入する工程と、前記メモリセル領域及
び前記第１，第２周辺領域において、前記ゲート電極材
膜上に第２ゲート絶縁膜を形成する工程と、前記第１，
第２周辺領域において、前記第２ゲート絶縁膜の一部を
除去し、前記ゲート電極材膜に達する開口部を形成する
工程と、前記第２ゲート絶縁膜上と、前記開口部内と、
に導電膜を形成する工程と、前記メモリセル領域及び前
記第１，第２周辺領域において、前記導電膜、前記第２
ゲート絶縁膜、前記ゲート電極材膜をエッチングして前
記メモリセルトランジスタ及び前記第１，第２トランジ
スタのゲート構造を形成するとともに、前記半導体基板
の表面を一部露出させる工程と、前記メモリセル領域及
び前記第１，第２周辺領域において、前記半導体基板の
表面に不純物を注入して前記メモリセルトランジスタ及
び前記第１，第２トランジスタのソース・ドレイン領域
を形成する工程と、を具備することを特徴とする不揮発
性半導体装置の製造方法を提供できる。
【００１５】本発明の別の観点によれば、半導体基板上
に配設された、メモリセルトランジスタが形成されるメ
モリセル領域と、第１，第２トランジスタが形成される
第１，第２周辺領域とを有する不揮発性半導体記憶装置
において、前記メモリセル領域及び前記第１，第２周辺
領域において、前記半導体基板上に第１ゲート絶縁膜、
ゲート電極材膜を順次形成する工程と、前記メモリセル
領域及び前記第１，第２周辺領域において、前記第１ゲ
ート絶縁膜、前記ゲート電極材膜を貫通して前記半導体
基板内に至る素子分離絶縁膜を形成する工程と、前記メ
モリセル領域及び前記第１周辺領域において、前記ゲー
ト電極材膜に第１導電型の不純物を注入する工程と、前
記第２周辺領域において、前記ゲート電極材膜に第２導
電型の不純物を注入する工程と、前記メモリセル領域及
び前記第１，第２周辺領域において、前記ゲート電極材
膜上に第２ゲート絶縁膜を形成する工程と、前記第１，
第２周辺領域の前記第２ゲート絶縁膜を除去する工程
と、前記メモリセル領域の前記第２ゲート絶縁膜上と、
前記第１，第２周辺領域の前記ゲート電極材上と、に導
電膜を形成する工程と、前記メモリセル領域及び前記第
１，第２周辺領域において、前記導電膜、前記第２ゲー
ト絶縁膜、前記ゲート電極材膜をエッチングして前記メ
モリセルトランジスタ及び前記第１，第２トランジスタ
のゲート構造を形成するとともに、前記半導体基板の表
面を一部露出させる工程と、前記メモリセル領域及び前
記第１，第２周辺領域において、前記半導体基板の表面
に不純物を注入して前記メモリセルトランジスタ及び前
記第１，第２トランジスタのソース・ドレイン領域を形
成する工程と、を具備することを特徴とする不揮発性半
導体装置の製造方法を提供できる。
に配設された、メモリセルトランジスタが形成されるメ
モリセル領域と、第１，第２トランジスタが形成される
第１，第２周辺領域とを有する不揮発性半導体記憶装置
において、前記メモリセル領域及び前記第１，第２周辺
領域において、前記半導体基板上に第１ゲート絶縁膜、
ゲート電極材膜を順次形成する工程と、前記メモリセル
領域及び前記第１，第２周辺領域において、前記第１ゲ
ート絶縁膜、前記ゲート電極材膜を貫通して前記半導体
基板内に至る素子分離絶縁膜を形成する工程と、前記メ
モリセル領域及び前記第１周辺領域において、前記ゲー
ト電極材膜に第１導電型の不純物を注入する工程と、前
記第２周辺領域において、前記ゲート電極材膜に第２導
電型の不純物を注入する工程と、前記メモリセル領域及
び前記第１，第２周辺領域において、前記ゲート電極材
膜上に第２ゲート絶縁膜を形成する工程と、前記第１，
第２周辺領域の前記第２ゲート絶縁膜を除去する工程
と、前記メモリセル領域の前記第２ゲート絶縁膜上と、
前記第１，第２周辺領域の前記ゲート電極材上と、に導
電膜を形成する工程と、前記メモリセル領域及び前記第
１，第２周辺領域において、前記導電膜、前記第２ゲー
ト絶縁膜、前記ゲート電極材膜をエッチングして前記メ
モリセルトランジスタ及び前記第１，第２トランジスタ
のゲート構造を形成するとともに、前記半導体基板の表
面を一部露出させる工程と、前記メモリセル領域及び前
記第１，第２周辺領域において、前記半導体基板の表面
に不純物を注入して前記メモリセルトランジスタ及び前
記第１，第２トランジスタのソース・ドレイン領域を形
成する工程と、を具備することを特徴とする不揮発性半
導体装置の製造方法を提供できる。
【００１６】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
【００１７】
【発明の実施の形態】従来、セルトランジスタ及びトラ
ンジスタ等からなる周辺回路を有する半導体記憶装置に
おいて、以下のような製造方法が採用された。すなわ
ち、不純物がドープされていないゲート電極材を形成
し、後の工程でこのゲート電極材に不純物を注入して導
電化した後、この導電化されたゲート電極材を用いてセ
ルトランジスタ及び周辺トランジスタ等のゲート電極を
形成する。
ンジスタ等からなる周辺回路を有する半導体記憶装置に
おいて、以下のような製造方法が採用された。すなわ
ち、不純物がドープされていないゲート電極材を形成
し、後の工程でこのゲート電極材に不純物を注入して導
電化した後、この導電化されたゲート電極材を用いてセ
ルトランジスタ及び周辺トランジスタ等のゲート電極を
形成する。
【００１８】このような方法は、フラッシュメモリを製
造する際には採用されていなかった。これは、特にメモ
リセルトランジスタ部への不純物注入の際の加速エネル
ギー、及び注入量の調整が微妙であり、メモリセルデバ
イスの信頼性を確保することが難しいとされているため
である。
造する際には採用されていなかった。これは、特にメモ
リセルトランジスタ部への不純物注入の際の加速エネル
ギー、及び注入量の調整が微妙であり、メモリセルデバ
イスの信頼性を確保することが難しいとされているため
である。
【００１９】しかし、近時、製造技術及び制御技術の進
歩により、上記方法をフラッシュメモリの製造方法に採
用することが可能となってきた。このような方法を、図
２２を用いて簡単に説明する。
歩により、上記方法をフラッシュメモリの製造方法に採
用することが可能となってきた。このような方法を、図
２２を用いて簡単に説明する。
【００２０】図２２において、まず、第１のゲート絶縁
膜４２上に、第１のゲート電極４３ａとして不純物がド
ープされていない多結晶シリコン等を形成する。次に、
ＮＭＯＳ領域及びメモリセル領域の第１のゲート電極４
３ａにＮ型不純物を注入することにより、メモリセル領
域及びＮＭＯＳ領域の第１のゲート電極４３ａを同時に
Ｎ型の導電層とする。次に、ＰＭＯＳ領域の第１のゲー
ト電極４３ａにＰ型不純物を注入することにより、ＰＭ
ＯＳ領域の第１のゲート電極４３ａをＰ型の導電層とす
る。
膜４２上に、第１のゲート電極４３ａとして不純物がド
ープされていない多結晶シリコン等を形成する。次に、
ＮＭＯＳ領域及びメモリセル領域の第１のゲート電極４
３ａにＮ型不純物を注入することにより、メモリセル領
域及びＮＭＯＳ領域の第１のゲート電極４３ａを同時に
Ｎ型の導電層とする。次に、ＰＭＯＳ領域の第１のゲー
ト電極４３ａにＰ型不純物を注入することにより、ＰＭ
ＯＳ領域の第１のゲート電極４３ａをＰ型の導電層とす
る。
【００２１】上記方法によれば、不純物がドープされて
いないゲート電極材にＮ型，Ｐ型不純物をそれぞれ注入
するため、ＰＭＯＳ領域のＮ型の第１のゲート電極４３
ａにＰ型不純物を注入する際に起こる上記問題を回避で
きる。したがって、表面チャネル型のＣＭＯＳトランジ
スタを有するフラッシュメモリの製造に好適である。さ
らに、トレンチ部を拡大した図２４に示すような、不純
物がドープされた多結晶シリコンとシリコンとの酸化速
度の差が原因の熱酸化膜５４が形成される問題も回避で
きる。
いないゲート電極材にＮ型，Ｐ型不純物をそれぞれ注入
するため、ＰＭＯＳ領域のＮ型の第１のゲート電極４３
ａにＰ型不純物を注入する際に起こる上記問題を回避で
きる。したがって、表面チャネル型のＣＭＯＳトランジ
スタを有するフラッシュメモリの製造に好適である。さ
らに、トレンチ部を拡大した図２４に示すような、不純
物がドープされた多結晶シリコンとシリコンとの酸化速
度の差が原因の熱酸化膜５４が形成される問題も回避で
きる。
【００２２】しかしながら、上記方法によると、Ｎ型及
びＰ型それぞれの不純物を注入する工程が必要であるた
め、半導体装置の製造工程数が増大する。このため、製
造工程の効率化が図れない。
びＰ型それぞれの不純物を注入する工程が必要であるた
め、半導体装置の製造工程数が増大する。このため、製
造工程の効率化が図れない。
【００２３】以下に、このような知見に基づいて構成さ
れた本発明の実施の形態について図面を参照して説明す
る。なお、以下の説明において、略同一の機能及び構成
を有する構成要素については、同一符号を付し、重複説
明は必要な場合にのみ行う。
れた本発明の実施の形態について図面を参照して説明す
る。なお、以下の説明において、略同一の機能及び構成
を有する構成要素については、同一符号を付し、重複説
明は必要な場合にのみ行う。
【００２４】（第１の実施形態）図１（ａ）は、本発明
に係る不揮発性半導体記憶装置の第１の実施形態を示す
断面図であり、図１（ｂ）は図１（ａ）と直交する方向
を断面方向とする断面図である。
に係る不揮発性半導体記憶装置の第１の実施形態を示す
断面図であり、図１（ｂ）は図１（ａ）と直交する方向
を断面方向とする断面図である。
【００２５】図１（ａ）に示すように、本発明に係る半
導体記憶装置は、メモリセルを形成する複数のメモリセ
ルトランジスタ１が形成されるメモリセル領域と、周辺
回路を形成するＮ型ＭＯＳトランジスタ２ａが形成され
るＮＭＯＳ領域と、Ｐ型ＭＯＳトランジスタ２ｂが形成
されるＰＭＯＳ領域と、を有する。
導体記憶装置は、メモリセルを形成する複数のメモリセ
ルトランジスタ１が形成されるメモリセル領域と、周辺
回路を形成するＮ型ＭＯＳトランジスタ２ａが形成され
るＮＭＯＳ領域と、Ｐ型ＭＯＳトランジスタ２ｂが形成
されるＰＭＯＳ領域と、を有する。
【００２６】図１（ａ）において、３は半導体基板であ
り、この半導体基板３の表面の一部から突出して、素子
領域を分離する素子分離絶縁膜４が複数形成される。素
子分離絶縁膜４相互間の半導体基板３上に、第１のゲー
ト絶縁膜７が形成される。
り、この半導体基板３の表面の一部から突出して、素子
領域を分離する素子分離絶縁膜４が複数形成される。素
子分離絶縁膜４相互間の半導体基板３上に、第１のゲー
ト絶縁膜７が形成される。
【００２７】上記メモリセル領域において、上記第１の
ゲート絶縁膜７上に例えばＮ型の不純物が注入されたＮ
型の第１のゲート電極８ａが形成される。Ｎ型の第１の
ゲート電極８ａ上から素子分離絶縁膜４上に一部延在す
るように例えばＮ型の不純物が注入されたＮ型の第２の
ゲート電極９ａが形成される。素子分離絶縁膜４の略中
央上で、Ｎ型の第２のゲート電極９ａ相互間には素子分
離絶縁膜４まで達する溝１０が形成される。この溝１０
により第２のゲート電極９ｃは隣接するメモリセルトラ
ンジスタのそれと相互に分離される。
ゲート絶縁膜７上に例えばＮ型の不純物が注入されたＮ
型の第１のゲート電極８ａが形成される。Ｎ型の第１の
ゲート電極８ａ上から素子分離絶縁膜４上に一部延在す
るように例えばＮ型の不純物が注入されたＮ型の第２の
ゲート電極９ａが形成される。素子分離絶縁膜４の略中
央上で、Ｎ型の第２のゲート電極９ａ相互間には素子分
離絶縁膜４まで達する溝１０が形成される。この溝１０
により第２のゲート電極９ｃは隣接するメモリセルトラ
ンジスタのそれと相互に分離される。
【００２８】上記ＮＭＯＳ領域において、上記第１のゲ
ート絶縁膜７上に上記第１のゲート電極８ａが形成され
る。また、Ｐ型ＭＯＳ領域において、第１のゲート絶縁
膜７上にＰ型不純物が注入されたＰ型の第１のゲート電
極８ｂが形成される。Ｎ型及びＰ型の第１のゲート電極
８ａ，８ｂ上から素子分離絶縁膜４上に亘って第２のゲ
ート電極９が形成される。この第２のゲート電極９は、
ＮＭＯＳ領域にＮ型不純物が注入されたＮ型の第２のゲ
ート電極９ａと、ＰＭＯＳ領域にＰ型不純物が注入され
たＰ型の第２のゲート電極９ｂと、からなる。
ート絶縁膜７上に上記第１のゲート電極８ａが形成され
る。また、Ｐ型ＭＯＳ領域において、第１のゲート絶縁
膜７上にＰ型不純物が注入されたＰ型の第１のゲート電
極８ｂが形成される。Ｎ型及びＰ型の第１のゲート電極
８ａ，８ｂ上から素子分離絶縁膜４上に亘って第２のゲ
ート電極９が形成される。この第２のゲート電極９は、
ＮＭＯＳ領域にＮ型不純物が注入されたＮ型の第２のゲ
ート電極９ａと、ＰＭＯＳ領域にＰ型不純物が注入され
たＰ型の第２のゲート電極９ｂと、からなる。
【００２９】上記第２のゲート電極９上、及び前記溝１
０の内壁に、例えば酸化膜、窒化膜、酸化膜（ＯＮＯ
膜）からなる第２のゲート絶縁膜１１が形成される。メ
モリセル領域において、この第２のゲート絶縁膜１１上
に第３のゲート電極１２が形成される。第３のゲート電
極１２上にシリサイド１３が形成される。
０の内壁に、例えば酸化膜、窒化膜、酸化膜（ＯＮＯ
膜）からなる第２のゲート絶縁膜１１が形成される。メ
モリセル領域において、この第２のゲート絶縁膜１１上
に第３のゲート電極１２が形成される。第３のゲート電
極１２上にシリサイド１３が形成される。
【００３０】図１（ｂ）に示すように、メモリセル領域
において、半導体基板３上に複数のメモリセルトランジ
スタ１が形成される。メモリセルトランジスタ１は、半
導体基板３の表面上に順次形成された第１，第２のゲー
ト電極８ａ，９ａ、第２のゲート絶縁膜１１、第３のゲ
ート電極１２と、第１のゲート電極８ａに隣接して半導
体基板３表面に形成されたソース・ドレイン領域５と、
により構成される。第１，第２のゲート電極８ａ，９ａ
はメモリセルトランジスタの浮遊ゲート電極ＦＧとして
機能し、第３のゲート電極１２は制御ゲート電極ＣＧと
して機能する。第３のゲート電極１２上にシリサイド１
３が形成される。
において、半導体基板３上に複数のメモリセルトランジ
スタ１が形成される。メモリセルトランジスタ１は、半
導体基板３の表面上に順次形成された第１，第２のゲー
ト電極８ａ，９ａ、第２のゲート絶縁膜１１、第３のゲ
ート電極１２と、第１のゲート電極８ａに隣接して半導
体基板３表面に形成されたソース・ドレイン領域５と、
により構成される。第１，第２のゲート電極８ａ，９ａ
はメモリセルトランジスタの浮遊ゲート電極ＦＧとして
機能し、第３のゲート電極１２は制御ゲート電極ＣＧと
して機能する。第３のゲート電極１２上にシリサイド１
３が形成される。
【００３１】また、ＮＭＯＳ領域において、半導体基板
３上にＮ型ＭＯＳトランジスタ２ａが形成される。この
Ｎ型ＭＯＳトランジスタ２ａは、半導体基板３表面上に
順次形成された第１，第２のゲート電極８ａ，９ａと第
１のゲート電極８ａに隣接して半導体基板３の表面に形
成されたソース・ドレイン領域６ａとにより構成され
る。第１，第２のゲート電極８ａ，９ａはＮ型ＭＯＳト
ランジスタ２ａのゲート電極Ｇａを構成する。第３のゲ
ート電極１２上にシリサイド１３が形成される。
３上にＮ型ＭＯＳトランジスタ２ａが形成される。この
Ｎ型ＭＯＳトランジスタ２ａは、半導体基板３表面上に
順次形成された第１，第２のゲート電極８ａ，９ａと第
１のゲート電極８ａに隣接して半導体基板３の表面に形
成されたソース・ドレイン領域６ａとにより構成され
る。第１，第２のゲート電極８ａ，９ａはＮ型ＭＯＳト
ランジスタ２ａのゲート電極Ｇａを構成する。第３のゲ
ート電極１２上にシリサイド１３が形成される。
【００３２】また、ＰＭＯＳ領域において、半導体基板
３上にＰ型ＭＯＳトランジスタ２ｂが形成される。この
Ｐ型ＭＯＳトランジスタ２ｂは、半導体基板３表面上に
順次形成された第１，第２のゲート電極８ｂ，９ｂと第
１のゲート電極８ｂに隣接して半導体基板３の表面に形
成されたソース・ドレイン領域６ｂとにより構成され
る。第１，第２のゲート電極８ｂ，９ｂはＰ型ＭＯＳト
ランジスタ２ｂのゲート電極Ｇｂを構成する。第３のゲ
ート電極１２上にシリサイド１３が形成される。
３上にＰ型ＭＯＳトランジスタ２ｂが形成される。この
Ｐ型ＭＯＳトランジスタ２ｂは、半導体基板３表面上に
順次形成された第１，第２のゲート電極８ｂ，９ｂと第
１のゲート電極８ｂに隣接して半導体基板３の表面に形
成されたソース・ドレイン領域６ｂとにより構成され
る。第１，第２のゲート電極８ｂ，９ｂはＰ型ＭＯＳト
ランジスタ２ｂのゲート電極Ｇｂを構成する。第３のゲ
ート電極１２上にシリサイド１３が形成される。
【００３３】上記第２のゲート絶縁膜１１は、ゲート電
極Ｇａ，Ｇｂの上面及び側面から、半導体基板３の表面
に亘って形成される。
極Ｇａ，Ｇｂの上面及び側面から、半導体基板３の表面
に亘って形成される。
【００３４】図２（ａ），（ｂ）乃至図１１（ａ），
（ｂ）は上記構成の半導体記憶装置の製造方法を順に示
している。図２（ｂ）は、図２（ａ）と直交する方向を
断面方向とする断面図であり、図３（ｂ）は、図３
（ａ）と直交する方向を断面方向とする断面図である。
以下、同様に、図４（ｂ）乃至図１１（ｂ）は、同図番
号（ａ）と直交する方向を断面方向とする断面図であ
る。以下、図２（ａ），（ｂ）乃至図１３（ａ），
（ｂ）を用いて、上記構成の本発明に係る半導体記憶装
置の製造方法について説明する。
（ｂ）は上記構成の半導体記憶装置の製造方法を順に示
している。図２（ｂ）は、図２（ａ）と直交する方向を
断面方向とする断面図であり、図３（ｂ）は、図３
（ａ）と直交する方向を断面方向とする断面図である。
以下、同様に、図４（ｂ）乃至図１１（ｂ）は、同図番
号（ａ）と直交する方向を断面方向とする断面図であ
る。以下、図２（ａ），（ｂ）乃至図１３（ａ），
（ｂ）を用いて、上記構成の本発明に係る半導体記憶装
置の製造方法について説明する。
【００３５】図２（ａ），（ｂ）に示すように、半導体
基板３の表面に図示せぬウェルを形成し、メモリセル領
域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面
に、チャネル制御に必要な所望のイオンを注入する。次
に、半導体基板３上の全面に例えば熱酸化により第１の
ゲート絶縁膜７を形成する。次に、この第１のゲート絶
縁膜７上の全面に、例えばＣＶＤ法を用いて、不純物が
ドープされていない例えばポリシリコンによる第１のゲ
ート電極材膜８ｃを形成する。次に、この第１のゲート
電極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例え
ばシリコン窒化膜等のマスク材２１を形成する。
基板３の表面に図示せぬウェルを形成し、メモリセル領
域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面
に、チャネル制御に必要な所望のイオンを注入する。次
に、半導体基板３上の全面に例えば熱酸化により第１の
ゲート絶縁膜７を形成する。次に、この第１のゲート絶
縁膜７上の全面に、例えばＣＶＤ法を用いて、不純物が
ドープされていない例えばポリシリコンによる第１のゲ
ート電極材膜８ｃを形成する。次に、この第１のゲート
電極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例え
ばシリコン窒化膜等のマスク材２１を形成する。
【００３６】次に、図３（ａ）,（ｂ）に示すように、
上記マスク材２１上の全面に、図示せぬフォトレジスト
を形成し、このフォトレジストに、フォトリソグラフィ
工程を用いて素子領域のパターンを転写する。次に、こ
のフォトレジストをマスクとして例えばＲＩＥ法等の異
方性エッチングにより、上記マスク材２１、第１のゲー
ト電極材膜８ｃ、第１のゲート絶縁膜７、半導体基板３
の一部をエッチングする。こうすることにより、マスク
材２１，第１のゲート電極材膜８ｃ，第１のゲート絶縁
膜７を貫通して半導体基板３に至るトレンチを形成す
る。次に、トレンチ内壁に熱酸化膜を形成した後、半導
体装置上の全面に例えばＣＶＤ法により例えばシリコン
酸化膜を堆積することによりトレンチがシリコン酸化膜
により埋め込まれる。次に、マスク材２１をストッパー
として、シリコン酸化膜を平坦化して素子分離絶縁膜４
を形成する。尚、この後シリコン酸化膜を一部エッチバ
ックし、素子分離絶縁膜４の高さを低くすることもでき
る。
上記マスク材２１上の全面に、図示せぬフォトレジスト
を形成し、このフォトレジストに、フォトリソグラフィ
工程を用いて素子領域のパターンを転写する。次に、こ
のフォトレジストをマスクとして例えばＲＩＥ法等の異
方性エッチングにより、上記マスク材２１、第１のゲー
ト電極材膜８ｃ、第１のゲート絶縁膜７、半導体基板３
の一部をエッチングする。こうすることにより、マスク
材２１，第１のゲート電極材膜８ｃ，第１のゲート絶縁
膜７を貫通して半導体基板３に至るトレンチを形成す
る。次に、トレンチ内壁に熱酸化膜を形成した後、半導
体装置上の全面に例えばＣＶＤ法により例えばシリコン
酸化膜を堆積することによりトレンチがシリコン酸化膜
により埋め込まれる。次に、マスク材２１をストッパー
として、シリコン酸化膜を平坦化して素子分離絶縁膜４
を形成する。尚、この後シリコン酸化膜を一部エッチバ
ックし、素子分離絶縁膜４の高さを低くすることもでき
る。
【００３７】次に、図４（ａ）,（ｂ）に示すように、
マスク材２１を除去した後、半導体装置上の全面に例え
ばＣＶＤ法を用いて、不純物がドープされていない例え
ばポリシリコンによる第２のゲート電極材膜９ｃを形成
する。
マスク材２１を除去した後、半導体装置上の全面に例え
ばＣＶＤ法を用いて、不純物がドープされていない例え
ばポリシリコンによる第２のゲート電極材膜９ｃを形成
する。
【００３８】次に、図５（ａ）,（ｂ）に示すように、
半導体装置上の全面に図示せぬフォトレジスタを形成す
る。次に、フォトリソグラフィ工程を用いて、メモリセ
ル領域の上記素子分離絶縁膜４上の略中央部に開口部を
有するとともに、Ｎ型，Ｐ型ＭＯＳトランジスタ２ａ，
２ｂのゲートパターンを有するパターンをフォトレジス
トに転写する。次に、このフォトレジストをマスクとし
て、例えばＲＩＥ法等の異方性エッチングを用いて、第
１，第２のゲート電極材膜８ｃ，９ｃをエッチングす
る。こうすることにより、図５（ａ）に示すように、セ
ル領域において素子分離絶縁膜４上に溝１０が形成され
るとともに、周辺領域においてＮ型，Ｐ型ＭＯＳトラン
ジスタ２ａ，２ｂのゲート構造が形成される。
半導体装置上の全面に図示せぬフォトレジスタを形成す
る。次に、フォトリソグラフィ工程を用いて、メモリセ
ル領域の上記素子分離絶縁膜４上の略中央部に開口部を
有するとともに、Ｎ型，Ｐ型ＭＯＳトランジスタ２ａ，
２ｂのゲートパターンを有するパターンをフォトレジス
トに転写する。次に、このフォトレジストをマスクとし
て、例えばＲＩＥ法等の異方性エッチングを用いて、第
１，第２のゲート電極材膜８ｃ，９ｃをエッチングす
る。こうすることにより、図５（ａ）に示すように、セ
ル領域において素子分離絶縁膜４上に溝１０が形成され
るとともに、周辺領域においてＮ型，Ｐ型ＭＯＳトラン
ジスタ２ａ，２ｂのゲート構造が形成される。
【００３９】次に、フォトレジストを除去する。尚、上
記フォトレジストを形成するに先立ち、第２のゲート電
極９上に、例えばシリコン酸化膜またはシリコン窒化膜
を堆積する工程を挿入することもできる。この場合、フ
ォトレジストを除去する前に、これらシリコン酸化膜ま
たはシリコン窒化膜を除去する。
記フォトレジストを形成するに先立ち、第２のゲート電
極９上に、例えばシリコン酸化膜またはシリコン窒化膜
を堆積する工程を挿入することもできる。この場合、フ
ォトレジストを除去する前に、これらシリコン酸化膜ま
たはシリコン窒化膜を除去する。
【００４０】次に、図６（ａ），（ｂ）に示すように、
半導体装置上の全面にフォトレジスト２２を形成する。
次に、フォトリソグラフィ工程を用いて、メモリセル領
域及びＮＭＯＳ領域のみ開口部を有するパターンをフォ
トレジスト２２に転写する。次に、このフォトレジスト
２２をマスクとして、例えば加速電圧が数十Ｋｅｖ、注
入量が約１０１５ｃｍ−２の条件で、例えばリン（Ｐ）
またはヒ素（Ａｓ）等の不純物を半導体装置全面に注入
する。こうすることによって、第２のゲート電極材膜９
ｃに不純物が注入されることにより、メモリセル領域及
びＮＭＯＳ領域においてＮ型の第２のゲート電極９ａが
形成されるとともに、ＮＭＯＳ領域にソース・ドレイン
領域６ａが形成される。次に、フォトレジスト２２を除
去する。
半導体装置上の全面にフォトレジスト２２を形成する。
次に、フォトリソグラフィ工程を用いて、メモリセル領
域及びＮＭＯＳ領域のみ開口部を有するパターンをフォ
トレジスト２２に転写する。次に、このフォトレジスト
２２をマスクとして、例えば加速電圧が数十Ｋｅｖ、注
入量が約１０１５ｃｍ−２の条件で、例えばリン（Ｐ）
またはヒ素（Ａｓ）等の不純物を半導体装置全面に注入
する。こうすることによって、第２のゲート電極材膜９
ｃに不純物が注入されることにより、メモリセル領域及
びＮＭＯＳ領域においてＮ型の第２のゲート電極９ａが
形成されるとともに、ＮＭＯＳ領域にソース・ドレイン
領域６ａが形成される。次に、フォトレジスト２２を除
去する。
【００４１】次に、図７（ａ），（ｂ）に示すように、
半導体装置上の全面にフォトレジスト２３を形成する。
次にフォトリソグラフィ工程を用いて、ＰＭＯＳ領域の
み開口部を有するパターンをフォトレジスト２３に転写
する。次に、このフォトレジスト２３をマスクとして、
例えば加速電圧が十数Ｋｅｖ、注入量が約１０１５ｃｍ
−２の条件で、例えばボロン等の不純物を半導体装置全
面に注入する。こうすることによって、第２のゲート電
極材膜９ｃに不純物が注入されることにより、ＰＭＯＳ
領域において、Ｐ型の第２のゲート電極９ｂが形成され
るとともに、ＰＭＯＳ領域にソース・ドレイン領域６ｂ
が形成される。
半導体装置上の全面にフォトレジスト２３を形成する。
次にフォトリソグラフィ工程を用いて、ＰＭＯＳ領域の
み開口部を有するパターンをフォトレジスト２３に転写
する。次に、このフォトレジスト２３をマスクとして、
例えば加速電圧が十数Ｋｅｖ、注入量が約１０１５ｃｍ
−２の条件で、例えばボロン等の不純物を半導体装置全
面に注入する。こうすることによって、第２のゲート電
極材膜９ｃに不純物が注入されることにより、ＰＭＯＳ
領域において、Ｐ型の第２のゲート電極９ｂが形成され
るとともに、ＰＭＯＳ領域にソース・ドレイン領域６ｂ
が形成される。
【００４２】次に、図８（ａ），（ｂ）に示すように、
上記フォトレジスト２３を除去した後、半導体装置を熱
処理して、メモリセル領域及びＮＭＯＳ領域において、
Ｎ型の第２のゲート電極９ａ中の不純物を第１のゲート
電極材膜８ｃに拡散させる。また、同時に、ＰＭＯＳ領
域において、Ｐ型の第２のゲート電極９ｂ中の不純物を
第１のゲート電極材膜８ｃに拡散させる。こうすること
により、Ｎ型、Ｐ型の第１のゲート電極８ａ，８ｂが形
成される。次に、半導体装置上の全面に例えばＣＶＤ法
を用いて、厚さが例えば２０ｎｍの第２のゲート絶縁膜
１１を形成する。こうすることによって、メモリセル領
域のＮ型の第２のゲート電極９ａ上、及び溝１０内に第
２のゲート絶縁膜１１が形成される。また、Ｎ型ＭＯＳ
トランジスタ２ａ及びＰ型ＭＯＳトランジスタ２ｂのゲ
ート電極Ｇａ，Ｇｂの上面、側面、及び露出した半導体
基板３表面上に第２のゲート絶縁膜１１が形成される。
上記フォトレジスト２３を除去した後、半導体装置を熱
処理して、メモリセル領域及びＮＭＯＳ領域において、
Ｎ型の第２のゲート電極９ａ中の不純物を第１のゲート
電極材膜８ｃに拡散させる。また、同時に、ＰＭＯＳ領
域において、Ｐ型の第２のゲート電極９ｂ中の不純物を
第１のゲート電極材膜８ｃに拡散させる。こうすること
により、Ｎ型、Ｐ型の第１のゲート電極８ａ，８ｂが形
成される。次に、半導体装置上の全面に例えばＣＶＤ法
を用いて、厚さが例えば２０ｎｍの第２のゲート絶縁膜
１１を形成する。こうすることによって、メモリセル領
域のＮ型の第２のゲート電極９ａ上、及び溝１０内に第
２のゲート絶縁膜１１が形成される。また、Ｎ型ＭＯＳ
トランジスタ２ａ及びＰ型ＭＯＳトランジスタ２ｂのゲ
ート電極Ｇａ，Ｇｂの上面、側面、及び露出した半導体
基板３表面上に第２のゲート絶縁膜１１が形成される。
【００４３】次に、図９（ａ），（ｂ）に示すように、
半導体装置上の全面に例えばＣＶＤ法を用いて、例えば
不純物が注入された多結晶シリコンからなる第３のゲー
ト電極材膜１２ａを形成する。次に、この第３のゲート
電極材膜１２ａ上に例えばＣＶＤ法またはスパッタリン
グ法によりタングステンシリサイド（ＷＳｉｘ）を堆積
し、シリサイド１３を形成する。
半導体装置上の全面に例えばＣＶＤ法を用いて、例えば
不純物が注入された多結晶シリコンからなる第３のゲー
ト電極材膜１２ａを形成する。次に、この第３のゲート
電極材膜１２ａ上に例えばＣＶＤ法またはスパッタリン
グ法によりタングステンシリサイド（ＷＳｉｘ）を堆積
し、シリサイド１３を形成する。
【００４４】次に、図１０（ａ），（ｂ）に示すよう
に、半導体装置上の全面にフォトレジスト２５を形成す
る。次に、フォトリソグラフィ工程を用いて、メモリセ
ル領域以外に開口部を有するパターンをフォトレジスト
２５に転写する。次に、このフォトレジスト２５をマス
クとして用いて、上記シリサイド１３及び第３のゲート
電極材膜１２ａを上記第２のゲート絶縁膜１１をストッ
パーとしてエッチングにより除去する。
に、半導体装置上の全面にフォトレジスト２５を形成す
る。次に、フォトリソグラフィ工程を用いて、メモリセ
ル領域以外に開口部を有するパターンをフォトレジスト
２５に転写する。次に、このフォトレジスト２５をマス
クとして用いて、上記シリサイド１３及び第３のゲート
電極材膜１２ａを上記第２のゲート絶縁膜１１をストッ
パーとしてエッチングにより除去する。
【００４５】次に、図１１（ａ），（ｂ）に示すよう
に、上記フォトレジスト２５を除去する。次に、半導体
装置上の全面にフォトレジスト２６を形成する。次にフ
ォトリソグラフィ工程を用いて、フォトレジスト２６
に、メモリセル領域にメモリセルのゲートパターンを転
写する。次に、このフォトレジストをマスクとして、例
えばＲＩＥ法等の異方性エッチングを用いて、上記シリ
サイド１３，第３のゲート電極材膜１２ａ、第２のゲー
ト絶縁膜１１、Ｎ型の第２，第１のゲート電極９ａ，８
ａをエッチングする。こうすることにより、メモリセル
トランジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電
極ＦＧを形成する。この後、フォトレジストを除去す
る。
に、上記フォトレジスト２５を除去する。次に、半導体
装置上の全面にフォトレジスト２６を形成する。次にフ
ォトリソグラフィ工程を用いて、フォトレジスト２６
に、メモリセル領域にメモリセルのゲートパターンを転
写する。次に、このフォトレジストをマスクとして、例
えばＲＩＥ法等の異方性エッチングを用いて、上記シリ
サイド１３，第３のゲート電極材膜１２ａ、第２のゲー
ト絶縁膜１１、Ｎ型の第２，第１のゲート電極９ａ，８
ａをエッチングする。こうすることにより、メモリセル
トランジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電
極ＦＧを形成する。この後、フォトレジストを除去す
る。
【００４６】次に、図１（ａ），（ｂ）に示すように、
Ｎ型，Ｐ型ＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂ
の側壁に、例えば酸化膜等の図示せぬゲート側壁を形成
する。次に、半導体装置上の全面に図示せぬフォトレジ
ストを形成し、フォトリソグラフィ工程を用いて、この
フォトレジストにメモリセル領域に開口部を有するパタ
ーンを転写する。次に、このフォトレジストをマスクと
して、不純物を注入してメモリセルトランジスタ１のソ
ース・ドレイン領域５を形成する。この後、例えばＣＶ
Ｄ法を用いて、図示せぬ絶縁膜を半導体装置上の全面に
堆積する。次に、この絶縁膜に、フォトリソグラフィ工
程及びエッチングにより、図示せぬコンタクトホールを
適宜形成する。次に、このコンタクトホールを例えばタ
ングステン等の金属により埋め込み、図示せぬ配線を形
成する。次に、絶縁膜上に周知の技術を用いて例えば金
属による配線を形成し、素子として完成する。
Ｎ型，Ｐ型ＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂ
の側壁に、例えば酸化膜等の図示せぬゲート側壁を形成
する。次に、半導体装置上の全面に図示せぬフォトレジ
ストを形成し、フォトリソグラフィ工程を用いて、この
フォトレジストにメモリセル領域に開口部を有するパタ
ーンを転写する。次に、このフォトレジストをマスクと
して、不純物を注入してメモリセルトランジスタ１のソ
ース・ドレイン領域５を形成する。この後、例えばＣＶ
Ｄ法を用いて、図示せぬ絶縁膜を半導体装置上の全面に
堆積する。次に、この絶縁膜に、フォトリソグラフィ工
程及びエッチングにより、図示せぬコンタクトホールを
適宜形成する。次に、このコンタクトホールを例えばタ
ングステン等の金属により埋め込み、図示せぬ配線を形
成する。次に、絶縁膜上に周知の技術を用いて例えば金
属による配線を形成し、素子として完成する。
【００４７】上記第１の実施形態によれば、不純物がド
ープされていない第１，第２のゲート電極材膜８ｃ，９
ｃを形成する。次に、この第１，第２のゲート電極材膜
８ｃ，９ｃをエッチングして、メモリセル領域において
相互に隣接するメモリセルトランジスタ１を分離するた
めのスリット１０を形成するとともに、ＮＭＯＳ，ＰＭ
ＯＳ領域においてＮ型，Ｐ型ＭＯＳトランジスタ２ａ，
２ｂのゲート構造を形成する。このため、リソグラフィ
工程、エッチング工程を削減でき、製造工程数を削減で
きる。
ープされていない第１，第２のゲート電極材膜８ｃ，９
ｃを形成する。次に、この第１，第２のゲート電極材膜
８ｃ，９ｃをエッチングして、メモリセル領域において
相互に隣接するメモリセルトランジスタ１を分離するた
めのスリット１０を形成するとともに、ＮＭＯＳ，ＰＭ
ＯＳ領域においてＮ型，Ｐ型ＭＯＳトランジスタ２ａ，
２ｂのゲート構造を形成する。このため、リソグラフィ
工程、エッチング工程を削減でき、製造工程数を削減で
きる。
【００４８】また、スリット１０、及びＮＭＯＳ，ＰＭ
ＯＳトランジスタのゲート構造を形成後、第２のゲート
電極材膜９ｃにＮ型不純物を注入することによりＮ型の
第２のゲート電極９ａを形成して、この第２のゲート電
極９ａをメモリセルセルトランジスタ１の浮遊ゲートと
して用い、ＮＭＯＳトランジスタ２ａのゲート電極Ｇａ
として用いる。次に、第２のゲート電極材膜９ｃにＰ型
不純物を注入することによりＰ型の第２のゲート電極９
ｂを形成して、この第２のゲート電極９ｂをＰＭＯＳト
ランジスタ２ｂのゲート電極Ｇｂとして用いる。このた
め、図２２に示す従来のような、Ｎ型に第１のゲート電
極４３ａにＰ型不純物を多量に注入して一部反対導電型
とする工程を行うことが不要となる。したがって、Ｐ型
不純物が半導体基板３まで注入される問題を回避でき
る。
ＯＳトランジスタのゲート構造を形成後、第２のゲート
電極材膜９ｃにＮ型不純物を注入することによりＮ型の
第２のゲート電極９ａを形成して、この第２のゲート電
極９ａをメモリセルセルトランジスタ１の浮遊ゲートと
して用い、ＮＭＯＳトランジスタ２ａのゲート電極Ｇａ
として用いる。次に、第２のゲート電極材膜９ｃにＰ型
不純物を注入することによりＰ型の第２のゲート電極９
ｂを形成して、この第２のゲート電極９ｂをＰＭＯＳト
ランジスタ２ｂのゲート電極Ｇｂとして用いる。このた
め、図２２に示す従来のような、Ｎ型に第１のゲート電
極４３ａにＰ型不純物を多量に注入して一部反対導電型
とする工程を行うことが不要となる。したがって、Ｐ型
不純物が半導体基板３まで注入される問題を回避でき
る。
【００４９】また、不純物がドープされていない第２の
ゲート電極９ｃに、Ｎ型，Ｐ型の不純物をそれぞれ注入
しているため、不純物濃度の制御が容易である。したが
って、本発明は、表面チャネル型のＣＭＯＳトランジス
タの形成に最適である。
ゲート電極９ｃに、Ｎ型，Ｐ型の不純物をそれぞれ注入
しているため、不純物濃度の制御が容易である。したが
って、本発明は、表面チャネル型のＣＭＯＳトランジス
タの形成に最適である。
【００５０】さらに、トレンチの内壁に熱酸化膜を形成
する際に、第１，第２のゲート電極材膜８ｃ，９ｃに不
純物がドープされていないので、トレンチの内壁の酸化
膜の一部が突出することを防止できる。
する際に、第１，第２のゲート電極材膜８ｃ，９ｃに不
純物がドープされていないので、トレンチの内壁の酸化
膜の一部が突出することを防止できる。
【００５１】また、メモリセル領域及びＮＭＯＳ領域の
第２のゲート電極材膜９ｃにＮ型不純物を注入する際、
同時にＮ型ＭＯＳトランジスタ２ａのソース・ドレイン
領域６ａを形成し、ＰＭＯＳ領域の第２のゲート電極材
膜９ｃにＰ型不純物を注入する際、同時にＰ型ＭＯＳト
ランジスタ２ｂのソース・ドレイン領域６ｂを形成す
る。このため、第２のゲート電極材膜９ｃに不純物を注
入後、改めてソース・ドレイン領域６ａ，６ｂを注入す
る工程が不要となり、製造工程数を削減できる。
第２のゲート電極材膜９ｃにＮ型不純物を注入する際、
同時にＮ型ＭＯＳトランジスタ２ａのソース・ドレイン
領域６ａを形成し、ＰＭＯＳ領域の第２のゲート電極材
膜９ｃにＰ型不純物を注入する際、同時にＰ型ＭＯＳト
ランジスタ２ｂのソース・ドレイン領域６ｂを形成す
る。このため、第２のゲート電極材膜９ｃに不純物を注
入後、改めてソース・ドレイン領域６ａ，６ｂを注入す
る工程が不要となり、製造工程数を削減できる。
【００５２】（第２の実施形態）上記第１の実施形態で
は、メモリセル領域において、各メモリセルトランジス
タ１の第２のゲート電極９ａの一部が素子分離絶縁膜４
上に形成される。このため、この部分を考慮して素子分
離絶縁膜４を形成する必要があり、素子分離絶縁膜４の
幅をさらに小さくすることができない。したがって、半
導体素子を微細化することが困難である。
は、メモリセル領域において、各メモリセルトランジス
タ１の第２のゲート電極９ａの一部が素子分離絶縁膜４
上に形成される。このため、この部分を考慮して素子分
離絶縁膜４を形成する必要があり、素子分離絶縁膜４の
幅をさらに小さくすることができない。したがって、半
導体素子を微細化することが困難である。
【００５３】第２の実施形態は、不純物がドープされて
いないゲート電極材膜に、Ｎ型，Ｐ型不純物を注入する
点は、第１の実施形態と同様である。しかし、メモリセ
ルトランジスタの浮遊ゲート電極が、素子分離絶縁膜と
自己整合的に形成される点と、メモリセルトランジスタ
及びＮＭＯＳ，ＰＭＯＳトランジスタのゲート構造を同
一の工程で形成する点と、が第１の実施形態と異なる。
いないゲート電極材膜に、Ｎ型，Ｐ型不純物を注入する
点は、第１の実施形態と同様である。しかし、メモリセ
ルトランジスタの浮遊ゲート電極が、素子分離絶縁膜と
自己整合的に形成される点と、メモリセルトランジスタ
及びＮＭＯＳ，ＰＭＯＳトランジスタのゲート構造を同
一の工程で形成する点と、が第１の実施形態と異なる。
【００５４】図１２（ａ）は、本発明に係る不揮発性半
導体記憶装置の第２の実施形態を示す断面図であり、図
１２（ｂ）は図１２（ａ）と直交する方向を断面方向と
する断面図である。
導体記憶装置の第２の実施形態を示す断面図であり、図
１２（ｂ）は図１２（ａ）と直交する方向を断面方向と
する断面図である。
【００５５】図１２（ａ）に示すように、半導体基板３
の表面の一部から突出して、素子分離絶縁膜４が複数形
成される。素子分離絶縁膜４相互間の基板１上に、第１
のゲート絶縁膜７が形成される。メモリセル領域及びＮ
ＭＯＳ領域の素子分離絶縁膜４相互間の半導体基板３表
面上に、第１のゲート絶縁膜７を介してＮ型の第１のゲ
ート電極８ａが形成される。また、ＰＭＯＳ領域の素子
分離絶縁膜４相互間の半導体基板３表面上に、第１のゲ
ート絶縁膜７を介してＰ型の第１のゲート電極８ｂが形
成される。第１のゲート電極８ａ，８ｂの上端は、素子
分離絶縁膜４より高く形成される。
の表面の一部から突出して、素子分離絶縁膜４が複数形
成される。素子分離絶縁膜４相互間の基板１上に、第１
のゲート絶縁膜７が形成される。メモリセル領域及びＮ
ＭＯＳ領域の素子分離絶縁膜４相互間の半導体基板３表
面上に、第１のゲート絶縁膜７を介してＮ型の第１のゲ
ート電極８ａが形成される。また、ＰＭＯＳ領域の素子
分離絶縁膜４相互間の半導体基板３表面上に、第１のゲ
ート絶縁膜７を介してＰ型の第１のゲート電極８ｂが形
成される。第１のゲート電極８ａ，８ｂの上端は、素子
分離絶縁膜４より高く形成される。
【００５６】上記Ｎ型，Ｐ型の第１のゲート電極８ａ，
８ｂ上から上記素子分離絶縁膜４上に亘って第２のゲー
ト絶縁膜１１が形成される。この第２のゲート絶縁膜１
１上に第３のゲート電極１２が形成される。この第３の
ゲート電極１２は、メモリセル領域と周辺領域との境界
の素子分離絶縁膜４上に、素子分離絶縁膜４に達する溝
３１を有している。この溝３１は、図示せぬ絶縁膜によ
り埋め込まれる。第３のゲート電極１２上にシリサイド
３２が形成される。
８ｂ上から上記素子分離絶縁膜４上に亘って第２のゲー
ト絶縁膜１１が形成される。この第２のゲート絶縁膜１
１上に第３のゲート電極１２が形成される。この第３の
ゲート電極１２は、メモリセル領域と周辺領域との境界
の素子分離絶縁膜４上に、素子分離絶縁膜４に達する溝
３１を有している。この溝３１は、図示せぬ絶縁膜によ
り埋め込まれる。第３のゲート電極１２上にシリサイド
３２が形成される。
【００５７】図１２（ｂ）に示すように、メモリセル領
域において、半導体基板３上に複数のメモリセルトラン
ジスタ１が形成される。メモリセルトランジスタ１は、
半導体基板３表面上に順次形成された第１のゲート電極
８ａ、第２のゲート絶縁膜１１、第３のゲート電極１２
と第１のゲート電極８ａに隣接して半導体基板３表面に
形成されたソース・ドレイン領域５とにより構成され
る。第１のゲート電極８ａはメモリセルトランジスタの
浮遊ゲート電極ＦＧとして機能し、第３のゲート電極１
２は制御ゲート電極ＣＧとして機能する。第３のゲート
電極１２上にシリサイド３２が形成される。
域において、半導体基板３上に複数のメモリセルトラン
ジスタ１が形成される。メモリセルトランジスタ１は、
半導体基板３表面上に順次形成された第１のゲート電極
８ａ、第２のゲート絶縁膜１１、第３のゲート電極１２
と第１のゲート電極８ａに隣接して半導体基板３表面に
形成されたソース・ドレイン領域５とにより構成され
る。第１のゲート電極８ａはメモリセルトランジスタの
浮遊ゲート電極ＦＧとして機能し、第３のゲート電極１
２は制御ゲート電極ＣＧとして機能する。第３のゲート
電極１２上にシリサイド３２が形成される。
【００５８】また、ＮＭＯＳ領域において、半導体基板
３上にＮＭＯＳトランジスタ２ａが形成される。このＮ
ＭＯＳトランジスタ２ａは、半導体基板上に順次形成さ
れた第１のゲート電極８ａ、第２のゲート絶縁膜１１、
第３のゲート電極１２からなるゲート電極Ｇａとゲート
電極Ｇａに隣接して半導体基板３の表面に形成されたソ
ース・ドレイン領域６ａとにより構成される。第２のゲ
ート絶縁膜１１は、ゲート電極Ｇａの略中央部に開口部
３３を有し、この開口部３３を介して第１のゲート電極
８ａと第３のゲート電極１２とが電気的に接続される。
第３のゲート電極１２上にシリサイド３２が形成され
る。
３上にＮＭＯＳトランジスタ２ａが形成される。このＮ
ＭＯＳトランジスタ２ａは、半導体基板上に順次形成さ
れた第１のゲート電極８ａ、第２のゲート絶縁膜１１、
第３のゲート電極１２からなるゲート電極Ｇａとゲート
電極Ｇａに隣接して半導体基板３の表面に形成されたソ
ース・ドレイン領域６ａとにより構成される。第２のゲ
ート絶縁膜１１は、ゲート電極Ｇａの略中央部に開口部
３３を有し、この開口部３３を介して第１のゲート電極
８ａと第３のゲート電極１２とが電気的に接続される。
第３のゲート電極１２上にシリサイド３２が形成され
る。
【００５９】また、ＰＭＯＳ領域において、半導体基板
３上にＰＭＯＳトランジスタ２ｂが形成される。このＰ
ＭＯＳトランジスタ２ｂは、半導体基板上に順次形成さ
れた第１のゲート電極８ｂ、第２のゲート絶縁膜１１、
第３のゲート電極１２からなるゲート電極Ｇｂとゲート
電極Ｇｂに隣接して半導体基板３の表面に形成されたソ
ース・ドレイン領域６ｂとにより構成される。第２のゲ
ート絶縁膜１１は、ゲート電極Ｇｂの略中央部に開口部
３３を有し、この開口部３３を介して第１のゲート電極
８ｂと第３のゲート電極１２とが電気的に接続される。
第３のゲート電極１２上にシリサイド３２が形成され
る。
３上にＰＭＯＳトランジスタ２ｂが形成される。このＰ
ＭＯＳトランジスタ２ｂは、半導体基板上に順次形成さ
れた第１のゲート電極８ｂ、第２のゲート絶縁膜１１、
第３のゲート電極１２からなるゲート電極Ｇｂとゲート
電極Ｇｂに隣接して半導体基板３の表面に形成されたソ
ース・ドレイン領域６ｂとにより構成される。第２のゲ
ート絶縁膜１１は、ゲート電極Ｇｂの略中央部に開口部
３３を有し、この開口部３３を介して第１のゲート電極
８ｂと第３のゲート電極１２とが電気的に接続される。
第３のゲート電極１２上にシリサイド３２が形成され
る。
【００６０】図１３（ａ），（ｂ）乃至図２０（ａ），
（ｂ）は上記構成の半導体記憶装置の製造方法を順に示
している。図１３（ｂ）は、図１３（ａ）と直交する方
向を断面方向とする断面図であり、図１４（ｂ）は、図
１４（ａ）と直交する方向を断面方向とする断面図であ
る。以下、同様に、図１５（ｂ）乃至図２０（ｂ）は、
同図番号（ａ）と直交する方向を断面方向とする断面図
である。
（ｂ）は上記構成の半導体記憶装置の製造方法を順に示
している。図１３（ｂ）は、図１３（ａ）と直交する方
向を断面方向とする断面図であり、図１４（ｂ）は、図
１４（ａ）と直交する方向を断面方向とする断面図であ
る。以下、同様に、図１５（ｂ）乃至図２０（ｂ）は、
同図番号（ａ）と直交する方向を断面方向とする断面図
である。
【００６１】図１３（ａ），（ｂ）に示すように、半導
体基板３の表面に図示せぬウェルを形成し、メモリセル
領域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面
に、チャネル制御に必要な所望のイオンを注入する。次
に、半導体基板３上の全面に例えば熱酸化により第１の
ゲート絶縁膜７を形成する。次に、この第１のゲート絶
縁膜７上の全面に、例えばＣＶＤ法を用いて第１のゲー
ト電極材膜８ｃを形成する。次に、この第１のゲート電
極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例えば
シリコン窒化膜等のマスク材２１を形成する。
体基板３の表面に図示せぬウェルを形成し、メモリセル
領域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面
に、チャネル制御に必要な所望のイオンを注入する。次
に、半導体基板３上の全面に例えば熱酸化により第１の
ゲート絶縁膜７を形成する。次に、この第１のゲート絶
縁膜７上の全面に、例えばＣＶＤ法を用いて第１のゲー
ト電極材膜８ｃを形成する。次に、この第１のゲート電
極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例えば
シリコン窒化膜等のマスク材２１を形成する。
【００６２】次に、図１４（ａ）,（ｂ）に示すよう
に、上記マスク材２１上の全面に、図示せぬフォトレジ
ストを形成し、このフォトレジストに、フォトリソグラ
フィ工程を用いて素子領域のパターンを転写する。次
に、このフォトレジストをマスクとして例えばＲＩＥ法
等の異方性エッチングにより、上記マスク材２１、第１
のゲート電極材膜８ｃ、第１のゲート絶縁膜７、半導体
基板３の一部をエッチングする。こうすることにより、
マスク材２１、第１のゲート電極材膜８ｃ、第１のゲー
ト絶縁膜７を貫通して半導体基板３に至るトレンチを形
成する。次に、半導体装置上の全面に例えばＣＶＤ法に
より例えばシリコン酸化膜を堆積する。こうすることに
よりトレンチがシリコン酸化膜により埋め込まれる。次
に、マスク材２１をストッパーとして、シリコン酸化膜
を平坦化し、素子分離絶縁膜４を形成する。
に、上記マスク材２１上の全面に、図示せぬフォトレジ
ストを形成し、このフォトレジストに、フォトリソグラ
フィ工程を用いて素子領域のパターンを転写する。次
に、このフォトレジストをマスクとして例えばＲＩＥ法
等の異方性エッチングにより、上記マスク材２１、第１
のゲート電極材膜８ｃ、第１のゲート絶縁膜７、半導体
基板３の一部をエッチングする。こうすることにより、
マスク材２１、第１のゲート電極材膜８ｃ、第１のゲー
ト絶縁膜７を貫通して半導体基板３に至るトレンチを形
成する。次に、半導体装置上の全面に例えばＣＶＤ法に
より例えばシリコン酸化膜を堆積する。こうすることに
よりトレンチがシリコン酸化膜により埋め込まれる。次
に、マスク材２１をストッパーとして、シリコン酸化膜
を平坦化し、素子分離絶縁膜４を形成する。
【００６３】次に、図１５（ａ），（ｂ）に示すよう
に、上記素子分離絶縁膜４をエッチバックすることによ
り素子分離絶縁膜４の高さを低くした後、上記マスク材
２１を除去する。
に、上記素子分離絶縁膜４をエッチバックすることによ
り素子分離絶縁膜４の高さを低くした後、上記マスク材
２１を除去する。
【００６４】次に、図１６（ａ），（ｂ）に示すよう
に、半導体装置上の全面にフォトレジスト３４を形成す
る。次に、フォトリソグラフィ工程を用いて、このフォ
トレジスト３４に、メモリセル領域及びＮＭＯＳ領域に
開口部を有するパターンを転写する。次に、このフォト
レジスト３４をマスクとして、例えば加速電圧が数十Ｋ
ｅＶ、注入量が約１０１５ｃｍ−２の条件で、例えばリ
ンまたはヒ素等の不純物を半導体装置全面に注入する。
この結果、第１のゲート電極材膜８ｃに不純物が注入さ
れることにより、メモリセル領域及びＮＭＯＳ領域にＮ
型の第１のゲート電極材膜８ｄを形成する。
に、半導体装置上の全面にフォトレジスト３４を形成す
る。次に、フォトリソグラフィ工程を用いて、このフォ
トレジスト３４に、メモリセル領域及びＮＭＯＳ領域に
開口部を有するパターンを転写する。次に、このフォト
レジスト３４をマスクとして、例えば加速電圧が数十Ｋ
ｅＶ、注入量が約１０１５ｃｍ−２の条件で、例えばリ
ンまたはヒ素等の不純物を半導体装置全面に注入する。
この結果、第１のゲート電極材膜８ｃに不純物が注入さ
れることにより、メモリセル領域及びＮＭＯＳ領域にＮ
型の第１のゲート電極材膜８ｄを形成する。
【００６５】次に、図１７（ａ），（ｂ）に示すよう
に、上記フォトレジスト３４を除去した後、半導体装置
上の全面にフォトレジスト３５を形成する。次に、フォ
トリソグラフィ工程を用いて、このフォトレジスト３５
に、ＰＭＯＳ領域に開口部を有するパターンを転写す
る。次に、このフォトレジスト３５をマスクとして、例
えば加速電圧が十数ＫｅＶ、注入量が約１０１５ｃｍ
−２の条件で、例えばボロン等の不純物を半導体装置全
面に注入する。この結果、第１のゲート電極材膜８ｃに
不純物が注入されることにより、ＰＭＯＳ領域にＰ型の
第１のゲート電極材膜８ｅを形成する。
に、上記フォトレジスト３４を除去した後、半導体装置
上の全面にフォトレジスト３５を形成する。次に、フォ
トリソグラフィ工程を用いて、このフォトレジスト３５
に、ＰＭＯＳ領域に開口部を有するパターンを転写す
る。次に、このフォトレジスト３５をマスクとして、例
えば加速電圧が十数ＫｅＶ、注入量が約１０１５ｃｍ
−２の条件で、例えばボロン等の不純物を半導体装置全
面に注入する。この結果、第１のゲート電極材膜８ｃに
不純物が注入されることにより、ＰＭＯＳ領域にＰ型の
第１のゲート電極材膜８ｅを形成する。
【００６６】次に、図１８（ａ），（ｂ）に示すよう
に、上記フォトレジスト３５を除去した後、半導体装置
上の全面に例えばＣＶＤ法を用いて、厚さが例えば２０
ｎｍの第２のゲート絶縁膜１１を形成する。こうするこ
とによって、Ｎ型，Ｐ型の第１のゲート電極材膜８ｄ，
８ｅ上から素子分離絶縁膜４上に亘って第２のゲート絶
縁膜１１が形成される。次に、第２のゲート絶縁膜１１
上に、図示せぬフォトレジストを形成する。次に、フォ
トリソグラフィ工程を用いて、フォトレジストに、ＭＯ
Ｓトランジスタ２ａ，２ｂのゲート構造が形成される領
域の略中央部にそれぞれ開口部を有するパターンを転写
する。次に、このフォトレジストをマスクとして、例え
ばＲＩＥ法等の異方性エッチングを用いて、第２のゲー
ト絶縁膜１１をエッチングする。こうすることにより、
第２のゲート絶縁膜１１に、前記フォトレジストに対応
して開口部３３を形成する。なお、この技術は、特願２
０００−２９１９１０に開示される。次に、フォトレジ
ストを除去する。
に、上記フォトレジスト３５を除去した後、半導体装置
上の全面に例えばＣＶＤ法を用いて、厚さが例えば２０
ｎｍの第２のゲート絶縁膜１１を形成する。こうするこ
とによって、Ｎ型，Ｐ型の第１のゲート電極材膜８ｄ，
８ｅ上から素子分離絶縁膜４上に亘って第２のゲート絶
縁膜１１が形成される。次に、第２のゲート絶縁膜１１
上に、図示せぬフォトレジストを形成する。次に、フォ
トリソグラフィ工程を用いて、フォトレジストに、ＭＯ
Ｓトランジスタ２ａ，２ｂのゲート構造が形成される領
域の略中央部にそれぞれ開口部を有するパターンを転写
する。次に、このフォトレジストをマスクとして、例え
ばＲＩＥ法等の異方性エッチングを用いて、第２のゲー
ト絶縁膜１１をエッチングする。こうすることにより、
第２のゲート絶縁膜１１に、前記フォトレジストに対応
して開口部３３を形成する。なお、この技術は、特願２
０００−２９１９１０に開示される。次に、フォトレジ
ストを除去する。
【００６７】次に、図１９（ａ），（ｂ）に示すよう
に、上記第２のゲート絶縁膜１１上に第３のゲート電極
材膜１２ａを形成する。このとき、この第３のゲート電
極材膜１２ａにより上記開口部３３が埋め込まれる。次
に、この第３のゲート電極材膜１２ａ上に例えばＣＶＤ
法またはスパッタリング法によりタングステンシリサイ
ドを堆積し、シリサイド３２を形成する。
に、上記第２のゲート絶縁膜１１上に第３のゲート電極
材膜１２ａを形成する。このとき、この第３のゲート電
極材膜１２ａにより上記開口部３３が埋め込まれる。次
に、この第３のゲート電極材膜１２ａ上に例えばＣＶＤ
法またはスパッタリング法によりタングステンシリサイ
ドを堆積し、シリサイド３２を形成する。
【００６８】次に、図２０（ａ），（ｂ）に示すよう
に、半導体装置上の全面にフォトレジスタ３６を形成す
る。次に、フォトリソグラフィ工程を用いて、このフォ
トレジスタ３６に、メモリセルトランジスタ１、及びＮ
ＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲートパタ
ーンと、メモリセル領域とＮＭＯＳ領域との境界の素子
分離絶縁膜４上の略中央部に開口部を有するパターン
と、を転写する。次に、このフォトレジスト３６をマス
クとして、上記第３のゲート電極材膜１２ａ、第２のゲ
ート絶縁膜１１、Ｎ型，Ｐ型の第１のゲート電極８ｄ，
８ｅを例えばＲＩＥ法等の異方性エッチングを用いてエ
ッチングする。こうすることにより、メモリセルトラン
ジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧ
を形成するとともに、ＮＭＯＳ，ＰＭＯＳトランジスタ
２ａ，２ｂのゲート電極Ｇａ，Ｇｂを形成する。また同
時に、メモリセル領域とＮＭＯＳ領域との境界の素子分
離絶縁膜４上の略中央部に溝３１を形成する。
に、半導体装置上の全面にフォトレジスタ３６を形成す
る。次に、フォトリソグラフィ工程を用いて、このフォ
トレジスタ３６に、メモリセルトランジスタ１、及びＮ
ＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲートパタ
ーンと、メモリセル領域とＮＭＯＳ領域との境界の素子
分離絶縁膜４上の略中央部に開口部を有するパターン
と、を転写する。次に、このフォトレジスト３６をマス
クとして、上記第３のゲート電極材膜１２ａ、第２のゲ
ート絶縁膜１１、Ｎ型，Ｐ型の第１のゲート電極８ｄ，
８ｅを例えばＲＩＥ法等の異方性エッチングを用いてエ
ッチングする。こうすることにより、メモリセルトラン
ジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧ
を形成するとともに、ＮＭＯＳ，ＰＭＯＳトランジスタ
２ａ，２ｂのゲート電極Ｇａ，Ｇｂを形成する。また同
時に、メモリセル領域とＮＭＯＳ領域との境界の素子分
離絶縁膜４上の略中央部に溝３１を形成する。
【００６９】次に、図１２（ａ），（ｂ）に示すよう
に、上記フォトレジスト３６を除去する。次に、ＮＭＯ
Ｓ，ＰＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂの側
壁に、例えば酸化膜等の図示せぬゲート側壁を形成す
る。次に、半導体装置上の全面に図示せぬフォトレジス
トを形成し、フォトリソグラフィ工程を用いて、このフ
ォトレジストにメモリセル領域に開口部を有するパター
ンを転写する。次に、このフォトレジストをマスクとし
て、不純物を注入してメモリセルトランジスタ１のソー
ス・ドレイン領域５を形成する。次に、このフォトレジ
ストを除去する。
に、上記フォトレジスト３６を除去する。次に、ＮＭＯ
Ｓ，ＰＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂの側
壁に、例えば酸化膜等の図示せぬゲート側壁を形成す
る。次に、半導体装置上の全面に図示せぬフォトレジス
トを形成し、フォトリソグラフィ工程を用いて、このフ
ォトレジストにメモリセル領域に開口部を有するパター
ンを転写する。次に、このフォトレジストをマスクとし
て、不純物を注入してメモリセルトランジスタ１のソー
ス・ドレイン領域５を形成する。次に、このフォトレジ
ストを除去する。
【００７０】次に、半導体装置上の全面に図示せぬフォ
トレジストを堆積する。次に、フォトリソグラフィ工程
を用いて、このフォトレジストに、ＮＭＯＳ領域に開口
部を有するパターンを転写する。次に、このフォトレジ
ストをマスクとして、例えばリン、ヒ素等の不純物を半
導体装置全面に注入して、ＮＭＯＳトランジスタ２ａの
ソース・ドレイン領域６ａを形成する。
トレジストを堆積する。次に、フォトリソグラフィ工程
を用いて、このフォトレジストに、ＮＭＯＳ領域に開口
部を有するパターンを転写する。次に、このフォトレジ
ストをマスクとして、例えばリン、ヒ素等の不純物を半
導体装置全面に注入して、ＮＭＯＳトランジスタ２ａの
ソース・ドレイン領域６ａを形成する。
【００７１】次に、半導体装置上の全面に図示せぬフォ
トレジストを堆積する。次に、フォトリソグラフィ工程
を用いて、このフォトレジストに、ＰＭＯＳ領域に開口
部を有するパターンを転写する。次に、このフォトレジ
ストをマスクとして、例えばボロン等の不純物を半導体
装置全面に注入して、ＰＭＯＳトランジスタ２ｂのソー
ス・ドレイン領域６ｂを形成する。
トレジストを堆積する。次に、フォトリソグラフィ工程
を用いて、このフォトレジストに、ＰＭＯＳ領域に開口
部を有するパターンを転写する。次に、このフォトレジ
ストをマスクとして、例えばボロン等の不純物を半導体
装置全面に注入して、ＰＭＯＳトランジスタ２ｂのソー
ス・ドレイン領域６ｂを形成する。
【００７２】次に、例えばＣＶＤ法を用いて、図示せぬ
絶縁膜を半導体装置上の全面に堆積する。次に、この絶
縁膜に、フォトリソグラフィ工程及びエッチングによ
り、図示せぬコンタクトホールを適宜形成する。次に、
このコンタクトホールを例えばタングステン等の金属に
より埋め込み、図示せぬ配線を形成する。次に、絶縁膜
上に周知の技術を用いて例えば金属による配線を形成
し、素子として完成する。
絶縁膜を半導体装置上の全面に堆積する。次に、この絶
縁膜に、フォトリソグラフィ工程及びエッチングによ
り、図示せぬコンタクトホールを適宜形成する。次に、
このコンタクトホールを例えばタングステン等の金属に
より埋め込み、図示せぬ配線を形成する。次に、絶縁膜
上に周知の技術を用いて例えば金属による配線を形成
し、素子として完成する。
【００７３】上記第２の実施形態によれば、周辺回路に
表面チャネル型のＣＭＯＳトランジスタを有する半導体
記憶装置において、第１の実施形態と同様に、Ｐ型不純
物を多量に注入する工程が不要となり、Ｐ型不純物が半
導体基板３まで注入される問題を回避できる。さらに、
熱拡散の際、トレンチ２２の内壁の酸化膜の一部が突出
することを防止できる。
表面チャネル型のＣＭＯＳトランジスタを有する半導体
記憶装置において、第１の実施形態と同様に、Ｐ型不純
物を多量に注入する工程が不要となり、Ｐ型不純物が半
導体基板３まで注入される問題を回避できる。さらに、
熱拡散の際、トレンチ２２の内壁の酸化膜の一部が突出
することを防止できる。
【００７４】さらに、メモリセルトランジスタ１の浮遊
ゲート電極ＦＧを、素子分離絶縁膜４と自己整合的に形
成するため、浮遊ゲート電極ＦＧが素子分離絶縁膜４上
に延出しない。このため、素子分離絶縁膜４を、浮遊ゲ
ート電極ＦＧの延出分を考慮することなく微細化でき
る。したがって、半導体素子をさらに小型化できる。
尚、上記実施形態において、図１８に示すように、ＮＭ
ＯＳ，ＰＭＯＳ領域の第２のゲート絶縁膜１１に開口部
３３を形成し、この開口部３３を介してＮ型，Ｐ型の第
１のゲート電極材膜８ｄ，８ｅと第３のゲート電極１２
を電気的に接続する製造工程とした。しかし、これに限
らず、例えば、ＮＭＯＳ，ＰＭＯＳ領域の第２のゲート
絶縁膜１１を全て除去する工程とすることもできる。
ゲート電極ＦＧを、素子分離絶縁膜４と自己整合的に形
成するため、浮遊ゲート電極ＦＧが素子分離絶縁膜４上
に延出しない。このため、素子分離絶縁膜４を、浮遊ゲ
ート電極ＦＧの延出分を考慮することなく微細化でき
る。したがって、半導体素子をさらに小型化できる。
尚、上記実施形態において、図１８に示すように、ＮＭ
ＯＳ，ＰＭＯＳ領域の第２のゲート絶縁膜１１に開口部
３３を形成し、この開口部３３を介してＮ型，Ｐ型の第
１のゲート電極材膜８ｄ，８ｅと第３のゲート電極１２
を電気的に接続する製造工程とした。しかし、これに限
らず、例えば、ＮＭＯＳ，ＰＭＯＳ領域の第２のゲート
絶縁膜１１を全て除去する工程とすることもできる。
【００７５】また、第１，第２の実施形態において、メ
モリセルトランジスタ１の浮遊ゲート電極をＮ型とした
が、Ｐ型とすることもできる。この場合、メモリセル領
域及びＰＭＯＳ領域のゲート電極材膜８ｃ，９ｃに同時
にＰ型不純物を注入すればよい。
モリセルトランジスタ１の浮遊ゲート電極をＮ型とした
が、Ｐ型とすることもできる。この場合、メモリセル領
域及びＰＭＯＳ領域のゲート電極材膜８ｃ，９ｃに同時
にＰ型不純物を注入すればよい。
【００７６】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
【００７７】
【発明の効果】以上、詳述したように本発明によれば、
不純物が半導体基板まで注入されることによって半導体
基板表面の不純物濃度が変動することなく、製造工程を
削減可能な不揮発性半導体記憶装置の製造方法を提供で
きる。
不純物が半導体基板まで注入されることによって半導体
基板表面の不純物濃度が変動することなく、製造工程を
削減可能な不揮発性半導体記憶装置の製造方法を提供で
きる。
【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す断面図。
実施形態を示す断面図。
【図２】図１に示す不揮発性半導体記憶装置の製造方法
を示す断面図。
を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】本発明に係る不揮発性半導体記憶装置の第２
の実施形態を示す断面図。
の実施形態を示す断面図。
【図１３】図１２に示す不揮発性半導体記憶装置の製造
方法を示す断面図。
方法を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】不揮発性半導体記憶装置の従来の製造方法を
示す断面図。
示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】トレンチ部を拡大して示す断面図。
１…メモリセルトランジスタ、
２ａ，２ｂ…ＮＭＯＳ，ＰＭＯＳトランジスタ、
３…半導体基板、
４…素子分離絶縁膜、
５，６ａ，６ｂ…ソース・ドレイン領域、
７，１１…第１，第２のゲート絶縁膜、
８ｃ，９ｃ…第１，第２のゲート電極材膜、
８ａ，９ａ…Ｎ型の第１，第２のゲート電極、
９ａ，９ｂ…Ｐ型の第１，第２のゲート電極、
１２…第３のゲート電極、
１３…シリサイド。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
(72)発明者 白田 理一郎
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F048 AA04 AA08 AB01 AC03 BA01
BB06 BB07 BB08 BB12 BB13
BE03 BG13 DA25
5F083 EP03 EP04 EP23 ER22 GA28
JA35 JA39 JA53 MA06 MA19
NA01 PR07 PR29 PR36 PR43
PR44 PR45 PR53 PR54 PR55
ZA05
5F101 BA06 BA12 BB05 BD02 BD24
BD35 BD36 BH09 BH19 BH21
Claims (8)
- 【請求項１】半導体基板上に配設された、メモリセルト
ランジスタが形成されるメモリセル領域と、第１，第２
トランジスタが形成される第１，第２周辺領域とを有す
る不揮発性半導体記憶装置において、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記半導体基板上に第１ゲート絶縁膜、第１ゲート
電極材膜を順次形成する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記第１ゲート絶縁膜、前記第１ゲート電極材膜を
貫通して前記半導体基板内に至る素子分離絶縁膜を形成
する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記第１ゲート電極材膜上に第２ゲート電極材膜を
形成する工程と、 前記第１，第２周辺領域において、前記第１，第２ゲー
ト電極材膜をエッチングし、前記第１，２トランジスタ
のゲート構造を形成するとともに、前記半導体基板の表
面を一部露出させる工程と、 前記メモリセル領域の前記第２ゲート電極材膜と、前記
第１周辺領域の前記第２ゲート電極材膜及び前記半導体
基板の表面と、に第１導電型の不純物を注入する工程
と、 前記第２周辺領域の前記第２ゲート電極材膜及び前記半
導体基板の表面に第２導電型の不純物を注入する工程
と、 前記メモリセル領域において、前記第２ゲート電極材膜
上に第２ゲート絶縁膜、導電膜を順次形成する工程と、 前記メモリセル領域において、前記導電膜、前記第２ゲ
ート電極、前記第２ゲート絶縁膜、前記第１ゲート電極
をエッチングして前記メモリセルトランジスタのゲート
構造を形成する工程と、 前記メモリセル領域において、前記半導体基板の表面に
不純物を注入して前記メモリセルトランジスタのソース
・ドレイン領域を形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項２】前記第１，第２ゲート電極材膜を形成する
工程は、不純物がドープされていない多結晶シリコン膜
を形成する工程であることを特徴とする請求項１記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項３】前記素子分離絶縁膜を形成後、この素子分
離絶縁膜を一部エッチングして高さを低くする工程をさ
らに具備することを特徴とする請求項１記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項４】前記第２周辺領域の前記第２ゲート電極材
膜に第２導電型の不純物を注入後、熱処理により前記メ
モリセル領域、前記第１，第２周辺領域の前記第２ゲー
ト電極材膜の不純物を前記メモリセル領域、前記第１，
第２周辺領域の前記第１ゲート電極材膜に拡散させる工
程をさらに具備することを特徴とする請求項１記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項５】半導体基板上に配設された、メモリセルト
ランジスタが形成されるメモリセル領域と、第１，第２
トランジスタが形成される第１，第２周辺領域とを有す
る不揮発性半導体記憶装置において、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記半導体基板上に第１ゲート絶縁膜、ゲート電極
材膜を順次形成する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記第１ゲート絶縁膜、前記ゲート電極材膜を貫通
して前記半導体基板内に至る素子分離絶縁膜を形成する
工程と、 前記メモリセル領域及び前記第１周辺領域において、前
記ゲート電極材膜に第１導電型の不純物を注入する工程
と、 前記第２周辺領域において、前記ゲート電極材膜に第２
導電型の不純物を注入する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記ゲート電極材膜上に第２ゲート絶縁膜を形成す
る工程と、 前記第１，第２周辺領域において、前記第２ゲート絶縁
膜の一部を除去し、前記ゲート電極材膜に達する開口部
を形成する工程と、 前記第２ゲート絶縁膜上と、前記開口部内と、に導電膜
を形成する工程と、前記メモリセル領域及び前記第１，
第２周辺領域において、前記導電膜、前記第２ゲート絶
縁膜、前記ゲート電極材膜をエッチングして前記メモリ
セルトランジスタ及び前記第１，第２トランジスタのゲ
ート構造を形成するとともに、前記半導体基板の表面を
一部露出させる工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記半導体基板の表面に不純物を注入して前記メモ
リセルトランジスタ及び前記第１，第２トランジスタの
ソース・ドレイン領域を形成する工程と、 を具備することを特徴とする不揮発性半導体装置の製造
方法。 - 【請求項６】半導体基板上に配設された、メモリセルト
ランジスタが形成されるメモリセル領域と、第１，第２
トランジスタが形成される第１，第２周辺領域とを有す
る不揮発性半導体記憶装置において、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記半導体基板上に第１ゲート絶縁膜、ゲート電極
材膜を順次形成する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記第１ゲート絶縁膜、前記ゲート電極材膜を貫通
して前記半導体基板内に至る素子分離絶縁膜を形成する
工程と、 前記メモリセル領域及び前記第１周辺領域において、前
記ゲート電極材膜に第１導電型の不純物を注入する工程
と、 前記第２周辺領域において、前記ゲート電極材膜に第２
導電型の不純物を注入する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記ゲート電極材膜上に第２ゲート絶縁膜を形成す
る工程と、 前記第１，第２周辺領域の前記第２ゲート絶縁膜を除去
する工程と、 前記メモリセル領域の前記第２ゲート絶縁膜上と、前記
第１，第２周辺領域の前記ゲート電極材上と、に導電膜
を形成する工程と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電
極材膜をエッチングして前記メモリセルトランジスタ及
び前記第１，第２トランジスタのゲート構造を形成する
とともに、前記半導体基板の表面を一部露出させる工程
と、 前記メモリセル領域及び前記第１，第２周辺領域におい
て、前記半導体基板の表面に不純物を注入して前記メモ
リセルトランジスタ及び前記第１，第２トランジスタの
ソース・ドレイン領域を形成する工程と、 を具備することを特徴とする不揮発性半導体装置の製造
方法。 - 【請求項７】前記ゲート電極材膜を形成する工程は、不
純物がドープされていない多結晶シリコン膜を形成する
工程であることを特徴とする請求項５または６のいずれ
かに記載の不揮発性半導体記憶装置の製造方法。 - 【請求項８】前記素子分離絶縁膜を形成後、この素子分
離絶縁膜を一部エッチングして高さを低くする工程をさ
らに具備することを特徴とする請求項５または６のいず
れかに記載の不揮発性半導体記憶装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001244556A JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
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|---|---|---|---|
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086198A (ja) * | 2003-09-05 | 2005-03-31 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2008244009A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2015053373A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2001
- 2001-08-10 JP JP2001244556A patent/JP4109845B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086198A (ja) * | 2003-09-05 | 2005-03-31 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4624014B2 (ja) * | 2003-09-05 | 2011-02-02 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2008244009A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2015053373A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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