JP2005086198A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】 フラッシュメモリ素子の高集積化をはかる。
【解決手段】 本製法は、半導体基板１０にゲート酸化膜１２、フローティングゲート電極用第１ポリシリコン膜１４及びパッド窒化膜を順次的に形成するステップと、素子分離膜パターン及びフローティングゲート電極パターンを同時に形成するステップと、前記素子分離膜パターンに絶縁膜を埋め込んで素子分離膜１６を形成した後、前記パッド窒化膜を除去するステップと、コントロールゲート電極パターンを形成した後、電気化学的な方法を行って、前記素子分離膜の上部に形成された第２ポリシリコン膜及び前記フローティングゲート電極パターンが形成された領域を除外した領域に形成された第１ポリシリコン膜を多孔性シリコン膜に形成するステップと、熱酸化工程を行って、前記多孔性シリコン膜が第１酸化膜２８に形成されるようにするステップと、前記結果物の全面に第２酸化膜３０を形成するステップからなる。
【選択図】図７

Description

本発明は、半導体素子の製造方法に関し、さらに詳細にはフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子のゲート電極形成方法において、フローティングゲート電極とコントロールゲート電極とに区分されるが、このフローティングゲート電極のカップリング比(coupling ratio)を満足させるためには、フローティングゲート電極を形成する第１ポリシリコン膜の表面積を増加させなければならない。この場合、第１ポリシリコン膜の表面積を増加させる方法には、第１ポリシリコン膜の幅を増加させる方法と第１ポリシリコン膜の厚さを増加させる方法とがあり、従来技術では第１ポリシリコン膜の幅(図１のａ）を増加させる方法を主に使用する。
しかし、第１ポリシリコン膜の幅を増加させる場合、活性領域と活性領域との間のスペースを増加させなければならないので、非活性領域に形成される素子分離膜の幅（図１のｂ）が増加してセルサイズが増加するという問題点がある。
したがって、フローティングゲート電極のカップリング比を満足させながらも同時にセルサイズを低減させることのできるフローティングゲート電極用第１ポリシリコン膜を形成する技術が要求される。
本発明は、上述した問題点に鑑みてなされたものであって、その目的とするところは、フローティングゲート電極のカップリング比を満足させながらも同時にセルサイズを低減させることのできるフローティングゲート電極用第１ポリシリコン膜を形成するフラッシュメモリ素子の製造方法を提供することである。
上述した目的を達成するため、本発明は、半導体基板にゲート酸化膜、フローティングゲート電極用第１ポリシリコン膜及びパッド窒化膜を順次的に形成するステップと、前記結果物のゲート酸化膜、第１ポリシリコン膜、パッド窒化膜及び半導体基板の所定厚さをパターンニングすることによって、素子分離膜パターン及びフローティングゲート電極パターンを同時に形成するステップと、前記素子分離膜パターンに絶縁膜を埋め込んで素子分離膜を形成した後、前記パッド窒化膜を除去するステップと、前記結果物に誘電体膜、コントロールゲート電極用第２ポリシリコン膜及び金属シリサイド膜を順次的に形成するステップと、前記金属シリサイド膜及び第２ポリシリコン膜をパターンニングしてコントロールゲート電極パターンを形成するステップと、前記結果物に電気化学的な方法を行って、前記素子分離膜の上部に形成された第２ポリシリコン膜及び前記フローティングゲート電極パターンが形成された領域を除外した領域に形成された第１ポリシリコン膜を多孔性シリコン膜に形成するステップと、前記結果物に熱酸化工程を行って、前記多孔性シリコン膜が第１酸化膜に形成されるようにするステップと、前記結果物の全面に第２酸化膜を形成するステップとを備える。
前記多孔性シリコン膜が形成される第１ポリシリコン膜は、前記フローティングゲート電極パターン間に形成された膜であることが好ましい。
前記第２酸化膜は、前記コントロールゲート電極パターン間を絶縁させるための膜であることが好ましい。
前記電気化学的な方法は、前記コントロールゲート電極まで形成された半導体基板を作業セルに装着して行うことが好ましい。
前記作業セルは、前記半導体基板と一定間隔にある基準電極及び相対電極と、前記半導体基板の上部に紫外線を照射する紫外線光源と、前記作業セル内に前記基準電極及び相対電極の一定領域が浸漬するように満たされた電解質溶液とを備えることが好ましい。
前記熱酸化工程は、７００〜９００℃程度の温度、Ｈ２及びＯ２のガス雰囲気を有した湿式酸化工程により行うことが好ましい。
前記第１ポリシリコン膜は、１３５０Å程度の厚さに形成することが好ましい。
上述したように、本発明によれば、フローティングゲート電極用第１ポリシリコン膜の厚さを増加させてフローティングゲート電極の表面積を増加させることによって、フローティングゲート電極のカップリング比を満足させながら、同時にセルサイズを低減できるという効果がある。
また、フローティングゲート電極間に形成された厚さが増加された第１ポリシリコン膜を電気化学的な方法及び熱酸化工程により絶縁用酸化膜に形成することによって、狭いフローティングゲート電極用パターン間の面積に短絡を防止するようになって、増加された前記フローティングゲート電極の面積を確保するようになるため、フローティングゲート電極のカップリング比を満足させながら同時にセルサイズを低減できるという効果がある。
課題を解決するための最良の形態
以下、添付した図面を参照し本発明の実施の形態を詳細に説明する。
なお、本発明は以下に開示する実施の形態に限定されるものでなく、互いに異なる多様な形態に具現でき、但し本実施の形態は本発明の開示が完全になるように通常の知識を有した者に発明の範疇を完全に知らせるために提供されるものである。したがって、図面上の同一符号で示された要素は同じ要素を意味する。また、ある膜が他の膜、あるいは半導体基板の「上」にある、または接触していると記載される場合、前記ある膜は他の膜、あるいは半導体基板に直接接触して存在でき、またはその間に第３の膜が介在されることもできる。
図２は、本発明に係るフラッシュメモリ素子のレイアウト図であり、図３（ａ）ないし図７（ａ）は、図２のＡ-Ａ´に沿ったフラッシュメモリ素子の製造方法を説明する断面図であり、図３（ｂ）ないし図７（ｂ）は、図２のＢ-Ｂ´に沿ったフラッシュメモリ素子の製造方法を説明するための断面図である。
図３（ａ）及び図３（ｂ）を参照すれば、シリコン材質の半導体基板10上にゲート酸化膜12、フローティングゲート電極用第１ポリシリコン膜14及びパッド窒化膜(図示せず）を順次的に形成する。このパッド窒化膜(図示せず)の上部の所定領域にフォトレジストパターン(図示せず）を形成した後、これをエッチングマスクとして下部のパッド窒化膜(図示せず)、第１ポリシリコン膜14、ゲート酸化膜12及び半導体基板10の所定厚さを各々エッチングすることによって、非活性領域に素子分離膜パターン及び活性領域にフローティングゲート電極パターンを同時に形成する。
一方、従来技術の素子分離膜パターンの幅(非活性領域の幅、図１のｂ）が１２０ｎｍの場合、フローティングゲート電極パターンの第１ポリシリコン膜の幅(活性領域の幅、図１のａ）は９０ｎｍでピッチサイズは２１０ｎｍであるのに比べて、本発明では素子分離膜パターンの幅(図２及び図３（ａ）のｄ）とフローティングゲート電極パターンの第１ポリシリコン膜の幅(図２及び図３（ａ）のｃ）とを同一に９０ｎｍにすることができるため、ピッチサイズを１８０ｎｍに低減できるため、セルサイズが減少するようになる。
また、従来技術のフローティングゲート電極パターンを形成する第１ポリシリコン膜の厚さは１０００Å程度である反面、本発明のフローティングゲート電極パターンを形成する第１ポリシリコン膜14の厚さ(図３（ａ）のｅ）は１３５０Å程度であるから、従来技術と本発明が同じ幅の第１ポリシリコン膜を各々有するとしても、本発明では従来技術の第１ポリシリコン膜の厚さより広い第１ポリシリコン膜を有するため、本発明での第１ポリシリコン膜の表面積が従来技術よりさらに増加されて、本発明はさらに良好なカップリング比を有するようになる。
前記結果物に酸化工程を行って素子分離膜パターンの側壁を保護する側壁酸化膜(図示せず）を形成する。次いで、前記素子分離膜パターンにＨＤＰ酸化膜のような酸化物質を埋め込んで素子分離膜16を形成する。前記残留パッド窒化膜(図示せず）は除去する。
図４（ａ）及び図４（ｂ）を参照すれば、素子分離膜16が形成された結果物にＯＮＯ誘電体膜18、コントロールゲート電極用第２ポリシリコン膜20、タングステンシリサイド膜22及び窒化膜24を順次的に形成する。
図５（ａ）及び図５（ｂ）を参照すれば、この窒化膜24の所定領域にフォトレジストパターン(図示せず）を形成し、これをエッチングマスクとして下部の窒化膜24、タングステンシリサイド膜22及び第２ポリシリコン膜20をエッチングしてコントロールゲート電極パターンを形成する。
図６（ａ）及び図６（ｂ）を参照すれば、この結果物に電気化学的な工程を行えば、素子分離膜16の上部に位置した第２ポリシリコン膜20、フローティングゲート電極パターンに形成された第１ポリシリコン膜を除外した第１ポリシリコン膜14は多孔性シリコン膜26となる。
一方、電気化学的工程は、素子分離膜16及びゲート酸化膜12に対し選択的に行われるので、この両膜質12、16は、電気化学的工程の進行に対する停止膜として作用する。
一方、電気化学的な工程は、ポリシリコン膜を多孔性シリコン膜に形成する工程であって、この工程は前記コントロールゲート電極まで形成された半導体基板を電気化学的な工程が行われる作業セルに装着して行われる。
この作業セルは相対電極である白金電極と基準電極である水素標準電極が前記半導体基板と一定の間隔を維持して電解質に浸漬するようにした後、前記半導体基板の裏面に電圧を印加できるようにする。
前記電解質は、ＨＦとエタンオールが一定の体積比で混合された溶液を使用し、作業セル上に紫外線光源が照射されるようにする。
したがって、前記作業セルで行われる電気化学的な工程により、ポリシリコン膜が多孔性シリコン膜となる。
図７（ａ）及び図７（ｂ）を参照すれば、この電気化学的工程が行われて形成された多孔性シリコン膜26に熱酸化工程を行えば、多孔性シリコン膜26は第１酸化膜28を形成する。前記熱酸化工程は７００〜９００℃程度の温度、Ｈ２、Ｏ２ガス雰囲気の湿式酸化工程により行う。この第１酸化膜28は、前記フローティングゲート電極パターン間を絶縁する絶縁膜となる。次いで、前記結果物の全面に第２酸化膜30を形成することによって、本工程を完了する。この第２酸化膜30は、前記コントロールゲート電極パターン間を絶縁する絶縁膜となる。
一方、前記行われたコントロールゲート電極パターン及びフローティングゲート電極パターンが形成されるセル領域以外の領域である周辺領域にも前記コントロールゲート電極パターン及びフローティングゲート電極パターンが形成されるが、この電極パターンの側壁には前記第２酸化膜及び第１酸化膜をエッチバックしてスペーサを形成する工程がさらに行われることができる。この場合、スペーサ形成のためのエッチバック工程時、第１酸化膜28及び第２酸化膜30をエッチングする際に窒化膜24により第２酸化膜の過エッチングが防止できる。
本発明によれば、フローティングゲート電極用第１ポリシリコン膜の厚さを増加させてフローティングゲート電極の表面積を増加させることによって、フローティングゲート電極のカップリング比を満足させながら同時にセルサイズを低減させることができる。
また、フローティングゲート電極間に形成された厚さが増加された第１ポリシリコン膜を電気化学的な方法及び熱酸化工程により絶縁用酸化膜に形成することによって、狭いフローティングゲート電極用パターン間の面積に短絡を防止できるため、増加された前記フローティングゲート電極の面積を確保できる。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
従来技術に係るフラッシュメモリ素子のレイアウト図である。 本発明に係るフラッシュメモリ素子のレイアウト図である。 フラッシュメモリ素子の製造方法を説明する断面図である。 フラッシュメモリ素子の製造方法を説明する断面図である。 フラッシュメモリ素子の製造方法を説明する断面図である。 フラッシュメモリ素子の製造方法を説明する断面図である。 フラッシュメモリ素子の製造方法を説明する断面図である。
符号の説明
10 …半導体基板
12 …ゲート酸化膜
14 …フローティングゲート電極用第１ポリシリコン膜
16 …素子分離膜
18 …ＯＮＯ誘電体膜
20 …コントロールゲート電極用第２ポリシリコン膜
22 …タングステンシリサイド膜
24 …窒化膜
26 …多孔性シリコン膜
28 …第１酸化膜
30 …第２酸化膜

Claims (7)

  1. 半導体基板にゲート酸化膜、フローティングゲート電極用第１ポリシリコン膜及びパッド窒化膜を順次的に形成するステップと、
    前記結果物のゲート酸化膜、第１ポリシリコン膜、パッド窒化膜及び半導体基板の所定厚さをパターンニングすることによって、素子分離膜パターン及びフローティングゲート電極パターンを同時に形成するステップと、
    前記素子分離膜パターンに絶縁膜を埋め込んで素子分離膜を形成した後、前記パッド窒化膜を除去するステップと、
    前記結果物に誘電体膜、コントロールゲート電極用第２ポリシリコン膜及び金属シリサイド膜を順次的に形成するステップと、
    前記金属シリサイド膜及び第２ポリシリコン膜をパターンニングしてコントロールゲート電極パターンを形成するステップと、
    前記結果物に電気化学的な方法を行って、前記素子分離膜の上部に形成された第２ポリシリコン膜及び前記フローティングゲート電極パターンが形成された領域を除外した領域に形成された第１ポリシリコン膜を多孔性シリコン膜に形成するステップと、
    前記結果物に熱酸化工程を行って、前記多孔性シリコン膜が第１酸化膜に形成されるようにするステップと、
    前記結果物の全面に第２酸化膜を形成するステップと
    を備えることを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記多孔性シリコン膜が形成される第１ポリシリコン膜は、
    前記フローティングゲート電極パターン間に形成された膜であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記第２酸化膜は、
    前記コントロールゲート電極パターン間を絶縁させるための膜であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記電気化学的な方法は、
    前記コントロールゲート電極まで形成された半導体基板を作業セルに装着して行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記作業セルは、
    前記半導体基板と一定間隔にある基準電極及び相対電極と、
    前記半導体基板の上部に紫外線を照射する紫外線光源と、
    前記作業セル内に前記基準電極及び相対電極の一定領域が浸漬するように満たされた電解質溶液と
    を備えることを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
  6. 前記熱酸化工程は、
    ７００〜９００℃程度の温度、Ｈ２及びＯ２のガス雰囲気を有した湿式酸化工程により行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 前記第１ポリシリコン膜は、
    １３５０Å程度の厚さに形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074744A (ja) * 2012-01-16 2012-04-12 Renesas Electronics Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006302950A (ja) 2005-04-15 2006-11-02 Renesas Technology Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法
KR100751687B1 (ko) * 2005-06-30 2007-08-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5177079A (ja) * 1974-12-27 1976-07-03 Fujitsu Ltd Handotaisochinoseizohoho
JPS5389375A (en) * 1977-01-17 1978-08-05 Nec Corp Production of semiconductor device
JPS5544725A (en) * 1978-09-27 1980-03-29 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacture
JPS61176114A (ja) * 1985-01-31 1986-08-07 Fujitsu Ltd 半導体装置の製造方法
JPH05275398A (ja) * 1992-03-27 1993-10-22 Semiconductor Energy Lab Co Ltd 多孔質珪素部材の作製方法
JPH07235691A (ja) * 1994-02-24 1995-09-05 Nippon Steel Corp 発光素子
JPH07288337A (ja) * 1994-04-15 1995-10-31 Nippon Steel Corp 発光素子
JPH088459A (ja) * 1994-06-08 1996-01-12 Xerox Corp 半導体発光ダイオードデバイス及び高速高解像度ｌｅｄ形成方法
JPH08306919A (ja) * 1995-04-28 1996-11-22 Sony Corp 電界効果型半導体装置の製造方法
JPH11163400A (ja) * 1997-09-11 1999-06-18 Kdd 半導体発光素子およびその製造方法
JPH11177066A (ja) * 1997-12-09 1999-07-02 Sony Corp 半導体不揮発性記憶装置の製造方法
JP2000183189A (ja) * 1998-12-10 2000-06-30 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2000223596A (ja) * 1999-02-03 2000-08-11 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JP2003060091A (ja) * 2001-08-10 2003-02-28 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2003515236A (ja) * 1999-11-17 2003-04-22 ネア・パワー・システムズ・インコーポレイテッド シリコン基板および／またはゾルゲル法で誘導された担体構造を有する燃料電池
JP2004056067A (ja) * 2002-07-18 2004-02-19 Hynix Semiconductor Inc フラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5599727A (en) * 1994-12-15 1997-02-04 Sharp Kabushiki Kaisha Method for producing a floating gate memory device including implanting ions through an oxidized portion of the silicon film from which the floating gate is formed
US6635914B2 (en) * 2000-09-08 2003-10-21 Axon Technologies Corp. Microelectronic programmable device and methods of forming and programming the same
CN1140411C (zh) * 1999-02-10 2004-03-03 李韫言 高传热效率的热汽喷墨打印头及其制造方法
US6180454B1 (en) * 1999-10-29 2001-01-30 Advanced Micro Devices, Inc. Method for forming flash memory devices
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
KR100426483B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5177079A (ja) * 1974-12-27 1976-07-03 Fujitsu Ltd Handotaisochinoseizohoho
JPS5389375A (en) * 1977-01-17 1978-08-05 Nec Corp Production of semiconductor device
JPS5544725A (en) * 1978-09-27 1980-03-29 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacture
JPS61176114A (ja) * 1985-01-31 1986-08-07 Fujitsu Ltd 半導体装置の製造方法
JPH05275398A (ja) * 1992-03-27 1993-10-22 Semiconductor Energy Lab Co Ltd 多孔質珪素部材の作製方法
JPH07235691A (ja) * 1994-02-24 1995-09-05 Nippon Steel Corp 発光素子
JPH07288337A (ja) * 1994-04-15 1995-10-31 Nippon Steel Corp 発光素子
JPH088459A (ja) * 1994-06-08 1996-01-12 Xerox Corp 半導体発光ダイオードデバイス及び高速高解像度ｌｅｄ形成方法
JPH08306919A (ja) * 1995-04-28 1996-11-22 Sony Corp 電界効果型半導体装置の製造方法
JPH11163400A (ja) * 1997-09-11 1999-06-18 Kdd 半導体発光素子およびその製造方法
JPH11177066A (ja) * 1997-12-09 1999-07-02 Sony Corp 半導体不揮発性記憶装置の製造方法
JP2000183189A (ja) * 1998-12-10 2000-06-30 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2000223596A (ja) * 1999-02-03 2000-08-11 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JP2003515236A (ja) * 1999-11-17 2003-04-22 ネア・パワー・システムズ・インコーポレイテッド シリコン基板および／またはゾルゲル法で誘導された担体構造を有する燃料電池
JP2003060091A (ja) * 2001-08-10 2003-02-28 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2004056067A (ja) * 2002-07-18 2004-02-19 Hynix Semiconductor Inc フラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074744A (ja) * 2012-01-16 2012-04-12 Renesas Electronics Corp 不揮発性半導体装置および不揮発性半導体装置の製造方法

Also Published As

Publication number Publication date
TWI255016B (en) 2006-05-11
TW200516724A (en) 2005-05-16
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