JP2005203471A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 半導体基板上に既にゲート酸化膜が形成されている場合、プラズマCVD法によるSTIの形成時に、ゲート酸化膜がプラズマダメージを受けることのないような半導体装置の製造方法を提供する。
【解決手段】 基板11上にゲート酸化膜12を形成し、ゲート酸化膜12上にゲート電極13を形成し、基板11内に分離溝15を形成し、分離溝15内にデバイス分離用酸化膜16を、基板温度を200℃以上500℃未満の条件に設定した状態で、プラズマCVD法により埋め込んでSTI構造を形成する。
【選択図】 図1
【解決手段】 基板11上にゲート酸化膜12を形成し、ゲート酸化膜12上にゲート電極13を形成し、基板11内に分離溝15を形成し、分離溝15内にデバイス分離用酸化膜16を、基板温度を200℃以上500℃未満の条件に設定した状態で、プラズマCVD法により埋め込んでSTI構造を形成する。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に関し、特に、半導体基板上に既にゲート酸化膜(トンネル酸化膜)が形成されている場合に、STI(シャロー・トレンチ・アイソレーション)の形成をプラズマダメージなしに行う半導体装置の製造方法に関する。
図4を参照して、第1の従来技術のSTI構造について説明する。
Si基板(シリコン基板)41内には、分離溝42が形成されている。また、Si基板41上には、SiN(窒化シリコン)43が形成されている。そして、分離溝42内に、プラズマ酸化膜44が埋め込まれてSTI構造が形成される。
第1の従来技術では、プラズマ酸化膜44の埋め込み時にゲート酸化膜(トンネル酸化膜)がまだ形成されていないので、ゲート酸化膜(トンネル酸化膜)へのプラズマダメージ(ゲート酸化膜の破壊)を気にする必要がない。よって、埋め込み性能や膜質を確保するために、Si基板41の温度を500℃以上の高温に設定して埋め込みを行っていた。
つまり、STI形成時にゲート酸化膜(トンネル酸化膜)が形成されていないため、プラズマダメージを気にすることなく、埋め込み性能と膜質確保のために基板温度を500℃以上にして成膜を行っていた。
次に、図6を参照して、上記第1の従来技術のSTI構造の形成方法について具体的に説明する。
最初に、Si基板61上にSiN62を形成して、フォトレジスト63のパターニングを行い(図6(a)参照)、エッチングにより分離溝64を形成する(図6(b)参照)。
次に、分離溝64に、プラズマCVDにより、HDP酸化膜(水素プラズマ酸化膜)65を埋め込んで(図6(c)参照)、平坦化処理を実施する(図6(d)参照)。このようにして、Si基板61内にSTI66が形成される。
その後、Si基板61上に、ゲート酸化膜67及びポリSi電極膜(ポリシリコン電極膜)68をそれぞれ形成する(図6(e)参照)。
最後に、ゲート酸化膜67及びポリSi電極膜68をパターニングして、ゲート酸化膜67上にゲート電極69を形成する(図6(f)参照)。
このようにして形成された第1の従来技術のSTI構造では、プラズマCVDによりHDP酸化膜65を埋め込んだ後に、ゲート酸化膜67及びポリSi電極膜68の形成を行うため、HDP酸化膜65の埋め込み時(STI66の形成時)には、ゲート酸化膜67に対するプラズマダメージを考慮する必要はない。
しかし、HDP酸化膜65の埋め込み時(STI66の形成時)後に、ゲート酸化膜67やポリSi電極膜68を形成する場合では、パターニング時の目ずれによりSTI66に対してゲート酸化膜67やポリSI電極膜68を垂直にドライエッチングすることが困難である。
このような第1の従来技術の問題点を解消するために、第2の従来技術では、図5に示すように、STI形成時には、既にゲート酸化膜(トンネル酸化膜)が形成されている(特許文献1参照)。
具体的には、Si基板(シリコン基板)51内には、分離溝52が形成されている。また、Si基板51上には、ゲート酸化膜53、ポリSi(ポリシリコン)54及びSiN(窒化シリコン)55がそれぞれ形成されている。そして、分離溝52内に、プラズマ酸化膜56が埋め込まれてSTI構造が形成される。
しかし、上記第2の従来技術では、半導体基板上に既にゲート酸化膜(トンネル酸化膜)が形成されているため、プラズマCVD法によるSTIの形成時に、ゲート酸化膜が横方向のプラズマダメージを受ける。
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、半導体基板上に既にゲート酸化膜が形成されている場合、プラズマCVD法によるSTIの形成時に、ゲート酸化膜がプラズマダメージを受けることのないような半導体装置の製造方法を提供することにある。
本発明では、基板上にゲート酸化膜を形成し、ゲート酸化膜上にゲート電極を形成し、基板内に分離溝を形成し、分離溝内にデバイス分離用酸化膜を、基板温度を200℃以上500℃未満の条件に設定した状態で、プラズマCVD法により埋め込むことを特徴とする。
ここで、前記基板温度を200℃以上500℃未満の条件に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われる。
好ましくは、前記基板はシリコン基板であり、前記ゲート絶縁膜はゲート酸化膜であり、及び前記ゲート電極はポリシリコン電極である。
好ましくは、前記デバイス分離用酸化膜は、水素プラズマ酸化膜である。
また、前記デバイス分離用酸化膜は、シャロー・トレンチ・アイソレーションを構成する。
さらに、本発明では、基板上にゲート酸化膜を形成し、ゲート酸化膜上にゲート電極を形成し、基板内に分離溝を形成し、分離溝内にデバイス分離用酸化膜を、成膜ガス流量を60%以下に設定した状態で、プラズマCVD法により埋め込むことを特徴とする。
ここで、前記成膜ガス流量を60%以下に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われる。
本発明では、STIの形成時に既にゲート酸化膜(トンネル酸化膜)が形成されている場合、プラズマダメージの発生なくSTIを形成することができる。
図5に示すように、STIの形成時に既にゲート酸化膜(トンネル酸化膜)や電極用のポリSi(フローティングゲート)などが既に形成されている場合、プラズマダメージを回避するために、STI形成時にSi基板温度(成膜温度)を下げることが望ましい。もしくは、STI形成時に成膜ガス流量を下げるのが望ましい。
図2に示すように、Si基板温度(成膜温度)が500℃以上になると著しく歩留まりを低下させる。しかし、プラズマダメージを回避するために、ただ単純にSi基板温度を下げると良質な絶縁膜特性が得られなくなる。
そこで、本発明では、プラズマダメージの回避と絶縁膜特性を両立させるためにSi基板温度を200℃〜500℃(200℃以上500℃未満)に設定する。
Si基板温度つまりゲート酸化膜を500℃以上の活性な状態で高密度プラズマに曝すと絶縁破壊を引き起こすが、HDP(水素プラズマ)によるSTI形成時のSi基板温度が200℃〜500℃であればプラズマダメージが回避できる。
また、図3に示すように、成膜ガス流量が60%以下ならば高い歩留まりが得られる。そこで、本発明では、プラズマダメージの回避のために、成膜ガス流量を60%以下に設定した。
次に、図1を参照して、本願発明に係るSTIの形成方法について説明する。
最初に、Si基板11上に、ゲート酸化膜(トンネル酸化膜)12、ポリSi電極膜(フローティングゲート)13及びSiN膜14をそれぞれ形成する(図1(a)参照)。
次に、パターニングされたSiN膜14をマスクとして、ポリSI電極膜13とゲート酸化膜12を同時にエッチングして、STI形成用の分離溝15を形成する(図1(b)参照)。
次に、STI形成用の分離溝15内に、プラズマCVDにより、HDP酸化膜(水素プラズマ酸化膜)16を埋め込む(図1(c)参照)。この際、本発明では、プラズマダメージの回避と絶縁膜特性を両立させるためにSi基板温度を200℃〜500℃(200℃以上500℃未満)に設定する(図2参照)。あるいは、本発明では、プラズマダメージの回避のために、成膜ガス流量を60%以下に設定する(図3参照)。これにより、ゲート酸化膜12に対する横方向へのプラズマダメージが回避できる。
最後に、平坦化処理を実施して、STI17を形成する(図1(d)参照)。このようにして、本願発明のSTI構造が得られる。
ここで、STIの形成・埋め込みの後にゲート酸化膜やポリSI電極膜を形成してそれらをエッチングする方式(図4参照)では、STIとポリSI電極のずれの問題が発生するため採用できない。
また、Si基板温度が500℃以上で高密度プラズマに曝されるとゲート酸化膜(トンネル酸化膜)の破壊または劣化などのトランジスタ特性や信頼性を大きく下げてしまう。
本発明では、上述のように、STI形成時のSi基板温度を200℃〜500℃(200℃以上500℃未満)に設定した。あるいは、STI形成時の成膜ガス流量を60%以下に設定した。これにより、本発明では、STIの形成時に既にゲート酸化膜が形成されている場合においても、プラズマダメージの発生なくSTIを形成することができる。
11 Si基板
12 ゲート酸化膜
13 ポリSi電極膜
14 SiN膜
15 分離溝
16 HDP酸化膜
17 STI
12 ゲート酸化膜
13 ポリSi電極膜
14 SiN膜
15 分離溝
16 HDP酸化膜
17 STI
Claims (10)
- 基板上にゲート酸化膜を形成し、
ゲート酸化膜上にゲート電極を形成し、
基板内に分離溝を形成し、
分離溝内にデバイス分離用酸化膜を、基板温度を200℃以上500℃未満の条件に設定した状態で、プラズマCVD法により埋め込むことを特徴とする半導体装置の製造方法。 - 前記基板温度を200℃以上500℃未満の条件に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記基板はシリコン基板であり、前記ゲート絶縁膜はゲート酸化膜であり、及び前記ゲート電極はポリシリコン電極であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記デバイス分離用酸化膜は、水素プラズマ酸化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記デバイス分離用酸化膜は、シャロー・トレンチ・アイソレーションを構成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 基板上にゲート酸化膜を形成し、
ゲート酸化膜上にゲート電極を形成し、
基板内に分離溝を形成し、
分離溝内にデバイス分離用酸化膜を、成膜ガス流量を60%以下に設定した状態で、プラズマCVD法により埋め込むことを特徴とする半導体装置の製造方法。 - 前記成膜ガス流量を60%以下に設定した状態でのデバイス分離用酸化膜の埋め込みは、前記ゲート酸化膜に対する横方向へのプラズマダメージを回避するために行われることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記基板はシリコン基板であり、前記ゲート絶縁膜はゲート酸化膜であり、及び前記ゲート電極はポリシリコン電極であることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記デバイス分離用酸化膜は、水素プラズマ酸化膜であることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記デバイス分離用酸化膜は、シャロー・トレンチ・アイソレーションを構成することを特徴とする請求項6に記載の半導体装置の製造方法。
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CN100413049C (zh) * | 2005-12-05 | 2008-08-20 | 中芯国际集成电路制造(上海)有限公司 | Sti沟槽填充方法 |
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2004
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