JP3821611B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3821611B2 JP3821611B2 JP17569199A JP17569199A JP3821611B2 JP 3821611 B2 JP3821611 B2 JP 3821611B2 JP 17569199 A JP17569199 A JP 17569199A JP 17569199 A JP17569199 A JP 17569199A JP 3821611 B2 JP3821611 B2 JP 3821611B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxide film
- semiconductor device
- bit line
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、フラットセル構造を用いた高密度のマスクROM部を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来から、マスクROMのメモリセル方式として、直列接続されたセルトランジスタに対し、エンハンスメント型のトランジスタとデプレッション型のトランジスタを選択することによりROMデータを書き込むNAND型ROMと、並列接続されたセルトランジスタに対し、選択的に閾値電圧を電源電圧以上に設定することによりROMデータを書き込むNOR型ROMがある。
近年、NOR型ROMは、いわゆるフラットセル構造又はプレーナセル構造と呼ばれる高集積化に優れた高密度NOR型ROMが主流となっている。
【0003】
高密度NOR型ROMは、例えば、図4(a)に示したように、半導体基板11上に形成されたレジストパターン13をマスクとして用いて、As+をイオン注入してビット線15を形成し、レジストパターン13及び酸化膜12を除去した後、図4(b)に示したように、ゲート酸化膜15を形成し、その上にビット線15に直交するようにワード線16を形成することにより形成される。
しかし、このような高密度NOR型ROMをさらに高集積化する場合には、微細加工技術よりも、セルトランジスタのショートチャネル効果による微細化の制限の方が重大な問題となっている。
【0004】
そこで、特開平4−25070号公報や特開平5−67746号公報には、高密度NOR型ROMにおいて、基板にトレンチを形成して深さ方向にチャネル長を確保することにより、ショートチャネル効果を抑制しつつ、高集積化を図る方法が提案されている。
例えば、特開平4−25070号公報には、図5(a)に示したように、シリコン基板21上に、膜厚0.35μmのリンがドープされたポリシリコン膜22を形成し、次に、図5(b)に示したように、ビット線を形成する領域上を被覆するレジストパターン23を形成し、このレジストパターン23をマスクとして用いて、ポリシリコン膜22及びシリコン基板21を0.3μmの深さでエッチングしてトレンチ24を形成する。レジストパターン23を除去した後、図5(c)に示したように、熱酸化により、ゲート酸化膜25を形成すると同時に、ポリシリコン膜22からシリコン基板21にリンを拡散させて拡散層26s、26dを形成する。続いて、図5(d)に示したように、得られたシリコン基板21上に、ポリシリコンからなるワード線27を形成する。
【0005】
また、特開平5−67746号公報における半導体装置は、図6に示したように、半導体基板31に互いに平行に複数本トレンチ32が形成されており、トレンチ32間の基板表面にビット線33が、トレンチ32内表面にはゲート酸化膜34が形成されている。また、ビット線33に直交するように、半導体基板31上には、互いに平行に複数本ワード線35が形成されており、ワード線35の下のトレンチ32内には、ワード線35と接触(導通)する低抵抗ポリシリコン膜36が埋め込まれている。
【0006】
この半導体装置は、例えば、▲1▼半導体基板31にトレンチ32を形成し、▲2▼トレンチ32内にゲート酸化膜34を形成し、▲3▼しきい値電圧を制御するためのイオン注入を行い、さらに、ROM書き込み用のイオン注入を行い、▲4▼半導体基板31上にポリシリコン膜を堆積し、エッチバックすることによりトレンチ32内にポリシリコン膜を埋め込み、▲5▼ポリシリコン膜に不純物を注入して低抵抗ポリシリコン膜36を形成し、さらにビット線33を形成し、▲6▼半導体基板31上に導電膜を堆積し、パターニングしてビット線33に直交するワード線35を形成するとともに、ワード線35下以外のトレンチ32内の低抵抗ポリシリコン膜36を除去することにより形成される。
【0007】
【発明が解決しようとする課題】
上記のように、半導体基板にトレンチを形成することによりショートチャネル効果を抑制する方法では、いずれもチャネル長を長くするため、トレンチを深くする必要がある。
しかし、特開平4−25070号公報に記載のフラットセル構造の半導体装置の場合、ポリシリコン膜22の膜厚が0.35μm程度で、シリコン基板21のトレンチ24深さが0.3μm程度であり、合計0.65μm程度の段差が生じ、後工程でのワード線27の加工を困難にする。
この結果、ワード線27の延設方向の縮小化を図るどころか、むしろ加工限界からトレンチ24の間隔を大きくしなければならないので、メモリセルの高密度化ができない。
【0008】
また、ゲート酸化膜25の形成時、拡散層26s、26dの上では増速酸化が起こるため、ゲート酸化膜25が厚膜化(25a)し、横方向に張り出してオーバーハング状になる。よって、ワード線27のエッチング加工時にエッチング残りが発生しやすく、歩留まりの低下を招く。
さらに、セルトランジスタのチャネル領域がシリコン基板21をエッチングした部分に形成されているので、エッチングダメージを受けているという問題がある。
【0009】
また、周辺回路部は、レジストマスクを使用することによりシリコン基板21のエッチングは防止できるが、フォトリソグラフィ工程が増加するという問題もある。一方、レジストマスクを使用しない場合には、フォトリソグラフィ工程の増加を防止することができるが、周辺回路部もシリコン基板21がエッチングされるので、段差が生じ、ゲート電極の加工が困難になるという問題がある。
さらに、ワード線27に単層のポリシリコン膜22を使用しているため、抵抗が高く、高速化が困難である。一方、低抵抗のタングステンシリサイド膜とポリシリコン膜からなるポリサイド膜を用いた場合には、抵抗の低減は図れるが、さらにワード線27の加工を困難にするという問題がある。
【0010】
また、特開平5−67746号公報においては、トレンチ32内に低抵抗ポリシリコン膜36を埋め込むための、ポリシリコン膜の堆積及びエッチバックの工程が増加するという問題がある。一方、このポリシリコン膜を周辺回路部で利用しようとすると、周辺回路部におけるポリシリコン膜が、エッチバックの際にエッチング除去されないようにするため、マスクする必要が生じ、フォトリソグラフィ工程が増加するという問題がある。
さらに、ROMデータを書き込む工程を、ワード線35の形成前に行うため、それ以降の工程が多く、納期が長くなるという問題がある。一方、ROMデータの書き込み工程を後工程で行うとすれば、チャネル領域はトレンチ32底部と深い位置にあるため、高エネルギーによる注入が必要となり、横方向への不純物拡散をもたらし、微細化が制限されるという問題もある。
【0011】
本発明は、上記課題に鑑みなされたものであり、フラットセル構造を用いた高密度のマスクROM部を有する半導体装置において、ショートチャネル効果を抑制しつつ、基板段差をなくすか又は最小限にとどめることにより、ワード線の加工を容易にし、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明によれば、(i)第1導電型半導体基板上に、第1酸化膜を形成し、
(ii)前記第1酸化膜上に互いに平行な帯状の複数本の開口を有するマスクパターンを形成し、
(iii)前記マクスパターンを用いて前記第1酸化膜及び前記半導体基板をエッチングして、前記半導体基板に深さ10〜40nmの複数本のトレンチを形成し、
(iv)前記マスクパターンを用いて、前記半導体基板内に第2導電型イオンを注入してビット線を形成し、
(v)前記マスクパターン及び前記第1酸化膜を除去し、
(vi)前記半導体基板を熱酸化して、ビット線上での不純物の増速酸化を利用して前記トレンチ内の前記半導体基板上と前記トレンチ間の前記半導体基板表面のチャネル領域上とに膜厚の異なる酸化膜を形成することにより前記半導体基板を平坦化し、
(vii)前記酸化膜を介して、前記トレンチに直交する複数のゲート電極を形成することからなる半導体装置の製造方法が提供される。
【0014】
【発明の実施の形態】
本発明の半導体装置は、主として、第1導電型半導体基板表面に互いに平行に形成された複数のトレンチと、該トレンチ間であって前記半導体基板表面に形成されたチャネル領域と、前記トレンチ底面に形成された第2導電型ビット線と、前記チャネル領域及びビット線上に酸化膜を介して、ビット線と直交するように互いに平行に形成された複数のゲート電極とから構成される、いわゆる高密度マスクROMである。この半導体装置は、高密度マスクROMのみからなるものであってもよいし、半導体装置の一部にこのようなマスクROMを有するものであってもよい。
【0015】
この発明に使用される半導体基板は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、シリコン、ゲルマニウム等の半導体、GaAs、InGaAs等の化合物半導体等が挙げられる。なかでもシリコン基板が好ましい。この半導体基板は、基板自体が第1導電型の不純物を含有していてもよいし、基板表面に、部分的に第1導電型の不純物が導入されて不純物拡散層(ウェル)が形成されたものであってもよい。この場合の不純物濃度は、例えば、1014〜1016/cm3程度が挙げられる。
【0016】
半導体基板に形成されたトレンチは、複数本、互いに平行に形成されたものである。そのサイズ等は特に限定されるものではないが、例えば、トレンチ幅は、後述するビット線の幅に対応するものであるため、ビット線の幅を考慮して、0.1〜0.5μm程度、隣接するトレンチ間の間隔は、後述するチャネル領域の幅、つまチャネル長に対応するものであるため、チャネル長を考慮して、0.1〜0.5μm程度、トレンチ深さは、後述する酸化膜の膜厚に対応するものであるため、酸化膜の膜厚を考慮して、10〜40nm程度が挙げられる。
【0017】
チャネル領域は、トレンチ間であって、半導体基板表面に形成される。なお、チャネル領域は、半導体基板と同じ導電型の不純物により所望の閾値に設定されている。この場合の不純物濃度は、例えば、1017/cm3程度が挙げられる。また、チャネル領域の両端には、第1導電型不純物が導入されていてもよい。この場合の不純物濃度は、例えば、1018/cm3程度が挙げられる。このように、チャネル領域両端に第1導電型不純物が導入されることにより、ショートチャネル効果を抑制することができる。
ビット線は、半導体基板に形成されたトレンチ底面に第2導電型の不純物領域として形成されている。なお、ビット線は、トレンチの形状にもよるが、トレンチの側面に及んでいてもよい。この場合の不純物濃度は、例えば、1020/cm3程度が挙げられる。
【0018】
ゲート電極は、チャネル領域及びビット線上に酸化膜を介して、ビット線と直交するように互いに平行に複数本、形成されている。ゲート電極は、通常電極として使用される導電膜であれば、どのようなもので形成されていてもよく、例えば、ポリシリコン膜;アルミニウム、銅、金、銀、ニッケル等の金属;タンタル、チタン、タングステン等の高融点金属;高融点金属とポリシリコンとからなるシリサイド;ポリサイド等が挙げられる。ゲート電極の膜厚は、例えば、0.1〜0.3μm程度が挙げられる。
【0019】
また、酸化膜は、チャネル領域からビット線上に及んで一体的に形成されているが、チャネル領域上に存在する部分はゲート酸化膜として機能し、ビット線上に存在する部分は半導体基板とゲート電極とを電気的に分離するとともに、トレンチに埋設されて半導体基板表面を平坦化するために機能する。酸化膜の膜厚は、チャネル領域上のゲート酸化膜としては、例えば、5〜20nm程度、ビット線上では、例えば25〜100nm程度が挙げられる。この膜厚の範囲のなかでも、チャネル領域上に存在する酸化膜とビット線上に存在する酸化膜との表面段差は小さい方が好ましい。その段差は、例えば、チャネル領域上に存在する酸化膜の膜厚とビット線上に存在する酸化膜の膜厚との差の1/2以下、具体的には、10〜40nm程度であることが好ましい。
【0020】
なお、本発明の半導体装置は、所望のチャネル領域において、不純物濃度が制御されることにより、マスクROMデータが書き込まれている。この場合の不純物濃度は、例えば、書き込みが行われていないチャネル領域の不純物濃度よりも102オーダ程度不純物濃度が高く又は低く設定することにより2値のデータとして書き込まれていてもよいし、102オーダ程度の不純物濃度の範囲内で、3値又はそれ以上のデータとして書き込まれていてもよい。
【0021】
また、本発明の半導体装置の製造方法においては、まず、工程(i)において、第1導電型半導体基板上に、第1酸化膜を形成する。この場合の第1酸化膜は、半導体基板の表面を保護するために形成されるものであり、例えば、数10nm程度の膜厚で、熱酸化、CVD法等により形成することができる。
【0022】
工程(ii)において、互いに平行な帯状の複数本の開口を有するマスクパターンを形成する。このマスクパターンは、例えば、膜厚0.5〜1.5μm程度のレジスト膜を用いて、フォトリソグラフィ及びエッチング工程により形成することができる。なお、マスクパターンは、互いに平行な帯状の複数本のビット線を形成する領域に開口を有する1枚のマスクパターンとして形成してもよいし、ビット線を形成する領域を被覆しないように、帯状の複数のマスクパターンを互いに平行に並べたものとして形成してもよい。
【0023】
工程(iii)において、得られたマクスパターンを用いて、半導体基板にトレンチを形成する。トレンチは、公知の方法、例えば、RIE法、等方性プラズマエッチング又はそれらの組み合わせ等のドライエッチング法等により形成することができる。
【0024】
工程(iv)において、さらに同じマスクパターンを用いて、第2導電型イオンを注入してビット線を形成する。例えば、砒素イオンの場合には、注入エネルギー10〜80keV程度、ドーズ1×1015〜5×1015/cm2程度が挙げられ、リンイオンの場合には、注入エネルギー10〜50keV程度、ドーズ1×1015〜3×1015/cm2程度が挙げられる。なお、この際のイオン注入は、ショートチャネル効果を抑制するために、半導体基板の法線方向から行うことが好ましい。
【0025】
工程(v)において、マスクパターン及び第1酸化膜を除去する。これらの除去は、公知の方法、例えば、ふっ酸等を用いたウェットエッチング法等により行うことができる。
【0026】
工程(vi)において、半導体基板上に酸化膜を形成する。ここでの酸化膜は、熱酸化法により形成することが好ましく、例えば、酸素雰囲気中又は大気中、800〜950℃程度の温度で、10分〜3時間程度処理することにより形成することができる。この熱酸化による酸化膜は、上記したように、チャネル領域上ではほぼ均一の膜厚で形成することができ、ビット線上では、増速酸化が起こるためチャネル領域上に形成される膜厚よりも3〜5倍程度厚膜で形成されることとなる。よって、先の工程で形成したトレンチの深さに応じて、適切な酸化条件を選択することにより、半導体基板にトレンチが形成されていても、半導体基板表面の段差を緩和させるか又は半導体表面をほぼ平坦にすることができる。例えば、先の工程で15〜20nm程度の深さのトレンチを形成した場合、チャネル領域上でゲート酸化膜を10nm程度形成する条件で熱酸化を行うと、トレンチ内のビット線上では50nmの酸化膜が形成される。この際、ビット線上では、熱酸化により形成された酸化膜の1/2程度、半導体基板自体が酸化膜に変換するため、トレンチの底部が(50−10)/2=20nm程度、酸化膜によって上昇することとなる。よって、チャネル領域からビット線上にかけて膜厚の異なる酸化膜が形成され、結果的に半導体基板表面をほぼ平坦にすることができる。なお、この工程の後、半導体基板の表面の段差は、酸化膜によってほぼ解消されることが好ましいが、チャネル領域上に存在する酸化膜とビット線上に存在する酸化膜との表面段差が、チャネル領域上に存在する酸化膜の膜厚とビット線上に存在する酸化膜の膜厚との差の1/2以下であればよい。
【0027】
工程(vii)において、上記の酸化膜を介して、トレンチに直交する複数のゲート電極を形成する。ここでのゲート電極は、公知の方法、例えば、ゲート電極材料を半導体基板上全面に形成し、フォトリソグラフィ及びエッチング工程を用いてパターニングすることにより形成することができる。
なお、本発明においては、これらの工程の後、半導体装置を完成させる工程、例えば、セルの素子分離注入、周辺トランジスタのソース/ドレイン注入、層間膜形成、コンタクトホール形成、メタル配線形成、保護膜形成等を適宜行うことが好ましい。
【0028】
また、これらの工程の前、中、後、好ましくは、メタル配線形成の前に、所望のチャネル領域に、ROMデータの書き込みを行う。ROMデータの書き込みは、例えば、NMOSの場合には、レジストマスクを利用して、所望のチャネル領域に、B+イオンを120〜180keVの注入エネルギー、1013〜1014/cm2台のドーズでイオン注入することにより行うことができる。
【0029】
さらに、本発明の半導体装置の製造方法においては、工程(iii)の前又は後あるいは工程(iv)の後に、工程(ii)で形成し、工程(iii)及び(iv)で用いるマスクパターンと同じマスクパターンを用いて、第1導電型イオンの注入、いわゆるハロー注入又はポケット注入を行うことが好ましい。このイオン注入により、チャネル領域両端に第1導電型のイオンを導入することができ、ショートチャネル効果を抑制することができる。この場合のイオン注入は、半導体基板の法線方向から15〜45°程度傾斜させた斜め方向から、回転又はステップ注入にて行うことが好ましく、例えば、ボロンイオンの場合には、注入エネルギー20〜60keV程度、ドーズ1×1012〜1×1014/cm2程度が挙げられる。
【0030】
なお、ハロー注入を工程(iii)の前に行う場合には、ハロー注入によって不純物が注入された領域のうちビット線を形成する領域の上の領域は、工程(iii)によりトレンチを形成するために除去されるが、工程(iv)において、ビット線を形成するためのイオン注入は、上記と同程度のドーズで行うことができる。
【0031】
【発明の実施の形態】
以下に本発明の半導体装置及びその製造方法を図面に基づいて詳述する。なお、これらの実施例によってこの発明は限定を受けるものではない。
実施の形態1
図1(a)にこの実施の形態における半導体装置の平面図を、図1(b)及び(c)にそれぞれ図1(a)のA−A’線及びB−B’線断面図を示す。
【0032】
このメモリセルは、NOR型のメモリセルであり、シリコン基板1表面に互いに平行に形成された複数のトレンチが形成され、これらトレンチ間であって
シリコン基板表面にチャネル領域が形成されている。また、トレンチ底面にはビット線5が形成され、チャネル領域及びビット線5上に酸化膜6を介して、ビット線5と直交するように互いに平行に形成された複数のゲート電極7が形成されて構成されている。
上記の半導体装置は、以下の製造方法により形成することができる。
【0033】
まず、図2(a)に示したように、周辺回路部のウェル(図示せず)を形成し、さらに素子分離膜(図示せず)が形成され、酸化膜2を介してトランジスタのVthを合わせるためのチャネル注入が行われた第1導電型のシリコン基板1上に、所望の形状のレジストパターン3を形成する。
次いで、図2(b)に示したように、レジストパターン3をマスクとして用いて、酸化膜2をエッチング除去し、さらにシリコン基板1をエッチングする。ここでのシリコン基板1のエッチング深さは、後工程におけるゲート酸化工程で酸化膜が埋まる程度の深さ、例えば、20nm程度とする。
【0034】
次に、図2(c)に示したように、レジストパターン3をマスクとして用いて、セルトランジスタのショートチャネル効果抑制(パンチスルー防止)のために、シリコン基板1と同一導電型のイオン4をイオン注入(ハロー注入)する。この際の注入条件は、B+イオンを、レジスト下のチャネルとなる領域に入るように基板の法線方向から15〜30°傾斜させた回転又はステップ注入で、注入エネルギー20〜60keV、ドーズ1×1012〜1×1014cm-2とする。
【0035】
続いて、図2(d)に示したように、レジストパターン3をマスクとして用いて、ソース/ドレイン領域としても機能するビット線5形成のために、第2導電型のイオン注入を行い、シリコン基板1にビット線5を形成する。この際のイオン注入は、砒素イオン(As+)を、基板の法線方向から、注入エネルギー15〜40keV、1015cm-2台のドーズで行う。
【0036】
次に、レジストパターン3及び酸化膜2を除去した後、図2(e)に示したように、熱酸化により、シリコン基板1上に膜厚5〜20nm程度のゲート酸化膜6を形成する。この際、ビット線5上は増速酸化により、25〜100nm程度の厚い酸化膜6aが形成される。この熱酸化により、シリコン基板1をエッチングした際の段差がほぼ平坦化される。続いて、得られたシリコン基板1上に、膜厚100nm程度の膜厚の下層N+ポリシリコン膜と膜厚100nm程度の上層タングステンシリサイド膜とからなるポリサイド膜を形成し、このポリサイド膜を、ビット線5に直交するようにパターニングすることにより、複数の平行なゲート電極7を形成する。
【0037】
次に、セルの素子分離注入、周辺回路部のトランジスタのソース/ドレイン注入、層間膜形成、コンタクトホール形成、メタル配線形成、保護膜形成等を経て、半導体装置の前半工程(ウェハー工程)を完了する。
なお、マスクROMのROMデータ書き込み工程はメタル形成の前等で適宜行なう。このデータ書き込み注入は、例えば、NMOSであれば、B+イオンを、注入エネルギー120〜180keV、1013〜1014cm-2台のドーズで行う。
【0038】
最後に、後半工程(アセンブリ工程)を経て、半導体装置を完成させる。
この実施の形態1では、エッチングされたシリコン基板1の側面からハロー注入により不純物が多く導入されるため、セルトランジスタのパンチスルー防止の効果が大きく、セルトランジスタ特性が安定する。よって、セルの縮小化に有利である。
【0039】
実施の形態2
実施の形態1と同様に、酸化膜2及びレジストパターン3が形成されたシリコン基板1を用いる。図3(a)に示したように、レジストパターン3をマスクとして用いて、セルトランジスタのショートチャネル効果抑制(パンチスルー防止)のために、このシリコン基板1に、シリコン基板1と同一導電型のイオン4をイオン注入(ハロー注入)する。この際の注入条件は、B+イオンを、レジスト下のチャネルとなる領域に入るように基板の法線方向から15〜30°傾斜させた回転又はステップ注入で、注入エネルギー20〜60keV、ドーズ1×1012〜1×1014cm-2とする。
【0040】
続いて、図3(b)に示したように、レジストパターン3をマスクとして用いて、実施の形態1と同様に、酸化膜2をエッチング除去し、さらにシリコン基板1をエッチングする。
その後、レジストパターン3をマスクとして用いて、ソース/ドレイン領域としても機能するビット線5形成のために、第2導電型のイオン注入を行い、シリコン基板1にビット線5を形成する。この際のイオン注入は、砒素イオン(As+)を、基板の法線方向から、注入エネルギー15〜40keV、1015cm-2台のドーズで行う。
以降、実施の形態1と同様にして半導体装置を完成させる。
【0041】
この実施の形態2では、実施の形態1において、ハロー注入で不純物が注入される領域が、その後にエッチング除去されるため、ビット線のリーク低減や接合容量の低減に有効となる。よって、この実施の形態2の製造方法では、デバイス性能としてより厳しい特性を要求される半導体装置に特に有利である。
【0042】
【発明の効果】
本発明の半導体装置によれば、高密度のNOR型等のROMメモリセルにおいて、ショートチャネル効果を抑制しつつ、基板の段差が低減されているため、メモリセルのより縮小化を実現し、大容量ROMの創出やチップサイズの縮小によるコストが低減された半導体装置を得ることができる。また、本発明の半導体装置においては、チャネル領域をエッチングにさらさないためにチャネル領域のエッチングダメージを回避した信頼性の高い半導体装置を得ることができる。
【0043】
さらに、本発明の半導体装置の製造方法によれば、酸化膜を形成することにより、トレンチの段差を緩和することができるため、ワード線の延設方向において、加工限界の間隔を使用でき、さらに、ビット線側の縮小と合わせて、より一層メモリセルの縮小化、高密度化を実現することができる。
また、酸化膜により段差が緩和されているため、ワード線をパターニングする際においてもエッチング残りの問題が解消され、歩留まりの安定化を図ることができる。
【0044】
さらに、チャネル領域自体は半導体基板表面のエッチングされていない領域に配置させることができるため、エッチングダメージの影響は小さく、信頼性の高い半導体装置を形成することができる。
また、本発明においては、基板にトレンチを形成する場合のマスクパターンをビット線の形成及びハロー注入にも使用することができるため、工程数の増加を抑制しながら、より高性能の半導体装置を製造することができ、製造工程の簡素化による製造コストの削減を実現することができる。
【0045】
さらに、本発明においては、マスクROMのデータの書き込み工程後の工程を短くすることができるので、半導体装置の短納期化を図ることができるとともに、比較的低いエネルギーでのイオン注入によりマスクROMのデータの書き込みを行うことができるため、横方向への不純物の広がりを抑制することができ、より微細化を図ることができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の一実施例の要部を示す(a)概略平面図、(b)A−A’線断面図、(c)B−B’断面図である。
【図2】本発明の半導体装置の製造方法の一実施例を示す概略断面工程図である。
【図3】本発明の半導体装置の製造方法の別の実施例を示す概略断面工程図である。
【図4】従来の半導体装置の製造方法を説明するための概略断面工程図である。
【図5】従来の別の半導体装置の製造方法を説明するための概略断面工程図である。
【図6】従来のさらに別の半導体装置を示す要部の概略斜視図である。
【符号の説明】
1 シリコン基板(半導体基板)
2 第1酸化膜
3 レジストパターン
4 B+イオン(ハロー注入)
5 ビット線(ソース/ドレイン領域)
6 酸化膜
7 ゲート電極
Claims (4)
- (i)第1導電型半導体基板上に、第1酸化膜を形成し、
(ii)前記第1酸化膜上に互いに平行な帯状の複数本の開口を有するマスクパターンを形成し、
(iii)前記マクスパターンを用いて前記第1酸化膜及び前記半導体基板をエッチングして、前記半導体基板に深さ10〜40nmの複数本のトレンチを形成し、
(iv)前記マスクパターンを用いて、前記半導体基板内に第2導電型イオンを注入してビット線を形成し、
(v)前記マスクパターン及び前記第1酸化膜を除去し、
(vi)前記半導体基板を熱酸化して、ビット線上での不純物の増速酸化を利用して前記トレンチ内の前記半導体基板上と前記トレンチ間の前記半導体基板表面のチャネル領域上とに膜厚の異なる酸化膜を形成することにより前記半導体基板を平坦化し、
(vii)前記酸化膜を介して、前記トレンチに直交する複数のゲート電極を形成することからなる半導体装置の製造方法。 - 工程(iii)の前又は後あるいは工程(iv)の後に、前記マスクパターンを用いて、前記半導体基板内に第1導電型イオンの斜め注入を行う請求項1に記載の半導体装置の製造方法。
- 工程(iv)のイオン注入を前記半導体基板の法線方向から行う請求項1に記載の半導体装置の製造方法。
- さらに、所定の前記チャネル領域に、ROMデータの書き込みを行う請求項1〜3のいずれか1つに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17569199A JP3821611B2 (ja) | 1999-06-22 | 1999-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17569199A JP3821611B2 (ja) | 1999-06-22 | 1999-06-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001007224A JP2001007224A (ja) | 2001-01-12 |
JP3821611B2 true JP3821611B2 (ja) | 2006-09-13 |
Family
ID=16000567
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17569199A Expired - Fee Related JP3821611B2 (ja) | 1999-06-22 | 1999-06-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3821611B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6498062B2 (en) * | 2001-04-27 | 2002-12-24 | Micron Technology, Inc. | DRAM access transistor |
KR100390043B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 마스크롬 제조 방법 |
US6867459B2 (en) | 2001-07-05 | 2005-03-15 | Isonics Corporation | Isotopically pure silicon-on-insulator wafers and method of making same |
KR100449656B1 (ko) * | 2001-12-28 | 2004-09-22 | 동부전자 주식회사 | 플랫 셀 메모리 소자의 확산 영역 제조방법 |
KR20030056667A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 플랫 셀 메모리 소자의 확산 영역 제조방법 |
KR100436729B1 (ko) * | 2002-05-07 | 2004-06-22 | 주식회사 하이닉스반도체 | 베리드 엔-채널 산화막을 이용한 캐패시터 제조 방법 |
KR100577011B1 (ko) * | 2002-07-10 | 2006-05-10 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
-
1999
- 1999-06-22 JP JP17569199A patent/JP3821611B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001007224A (ja) | 2001-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6197639B1 (en) | Method for manufacturing NOR-type flash memory device | |
US8093107B1 (en) | Thyristor semiconductor memory and method of manufacture | |
US20040159886A1 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
US8865546B2 (en) | Method for manufacturing a non-volatile semiconductor memory device having contact plug formed on silicided source/drain region | |
US6368916B1 (en) | Method for fabricating nonvolatile semiconductor memory device | |
US6303432B1 (en) | Method of manufacturing a semiconductor device | |
US5073510A (en) | Fabrication method of contact window in semiconductor device | |
US6359303B1 (en) | Split gate flash memory with virtual ground array structure and method of fabricating the same | |
US5962890A (en) | Non-volatile semiconductor memory | |
JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
JP4354596B2 (ja) | 半導体記憶装置の製造方法及び半導体記憶装置 | |
JP2755592B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP3126573B2 (ja) | 半導体装置及びその製造方法 | |
US7247890B2 (en) | Semiconductor device and manufacturing method thereof | |
JP3821611B2 (ja) | 半導体装置の製造方法 | |
JP2964969B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH04348072A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2004095745A (ja) | 半導体装置およびその製造方法 | |
JP2882389B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP4109845B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH08186183A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
JP2001203280A (ja) | 不揮発性メモリ構造及びその製造方法 | |
US20030157758A1 (en) | Non-volatile semiconductor memory device and manufacturing method therefor | |
JP2864850B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2004253474A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040901 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060518 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060620 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |