JP4109845B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば不揮発性半導体記憶装置の製造方法に係わり、特にメモリセルトランジスタ及び周辺トランジスタのゲート電極及び周辺トランジスタの拡散層の形成方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ等の不揮発性メモリはチップ内部にメモリセルのほか、その動作に必要なセンスアンプ回路やロウデコーダ回路及び各種遅延回路、書き込み／消去用高電圧安定化回路等を周辺制御系回路として有する。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。このような不揮発性メモリを形成する際、メモリセル、及び周辺回路を構成する素子等を同一のプロセスで形成し、製造工程の効率化が図られている。また、製造工程数をさらに削減し、より一層の製造コストの低減による効率化が要求される。
【０００３】
システムＬＳＩとの混載型、或いはシステムＬＳＩとの接続性を考えた場合の不揮発性メモリにおいて、低消費電力、または高速動作が要求されるような周辺トランジスタとして、表面チャネル型のＮ型，Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを組み合わせたＣＭＯＳ回路が使用される。また、Ｎ型ＭＯＳトランジスタのゲート電極をＮ型多結晶シリコンで形成し、Ｐ型ＭＯＳトランジスタのゲート電極をＰ型多結晶シリコンで形成する。
【０００４】
図２１（ａ），（ｂ）乃至図２３（ａ），（ｂ）は、ＮＯＲ型或いはＮＡＮＤ型に代表されるフラッシュメモリの従来の製造方法の一例を順に示している。図２１（ｂ）は図２１（ａ）と直交する方向を断面方向とする断面図である。同様に、図２２（ｂ），図２３（ｂ）は、図２２（ａ），図２３（ｂ）と直交する方向を断面方向とする断面図である。
【０００５】
図２１（ａ），（ｂ）に示すように、シリコンからなる半導体基板４１上に、ゲート絶縁膜４２、Ｎ型の不純物がドープされたＮ型の第１ゲート電極４３ａ、シリコン窒化膜４４を順次堆積する。次に、シリコン窒化膜４４、Ｎ型の第１ゲート電極４３ａ、第１のゲート絶縁膜４２を貫通して半導体基板４１内に至るトレンチを形成し、このトレンチをシリコン酸化膜で埋め込み、素子分離絶縁膜４５を形成する。
【０００６】
次に、図２２（ａ），（ｂ）に示すように、素子分離絶縁膜４５の上部一部分を除去した後、シリコン窒化膜４４を除去する。次に、メモリセル領域及びＮＭＯＳ領域のみフォトレジスト４６を形成する。次に、このフォトレジスト４６をマスクとしてボロン等のＰ型不純物をＮ型の第１ゲート電極４３ａに注入し、Ｐ型の第１のゲート電極４３ｂを形成する。
【０００７】
次に、図２３（ａ），（ｂ）に示すように、上記フォトレジスト４６を除去した後、半導体装置上の全面に第２のゲート絶縁膜４７、第２のゲート電極４８を形成する。次に、この第２のゲート絶縁膜４７及び第２のゲート電極４８エッチングしてメモリセルトランジスタ４９の浮遊ゲートＦＧ，制御ゲート電極ＣＧ、及びＭＯＳトランジスタ５０ａ，５０ｂのゲート電極５１ａ，５１ｂを形成する。次に、メモリセルトランジスタ４９、Ｎ型，Ｐ型ＭＯＳトランジスタ５０ａ，５０ｂのソース・ドレイン領域５２，５３ａ，５３ｂをそれぞれ形成する。
【０００８】
【発明が解決しようとする課題】
ところで、上記したように、従来はＰ型の第１のゲート電極４３ｂを形成する際、Ｎ型の第１ゲート電極４３ａを形成し、このＮ型の第１ゲート電極４３ａのＰＭＯＳ領域にＰ型の不純物を注入する。このため、以下のような問題を生じる。
【０００９】
すなわち、Ｎ型の第１のゲート電極４３ａをＰ型にするために、Ｎ型の第１のゲート電極４３ａの不純物濃度の２倍以上の濃度のボロンを注入する必要がある。しかし、ボロンは原子番号が小さく、軽い原子であるため、後に行う熱拡散の際、大量に注入されたボロンが第１のゲート絶縁膜４２を貫通して半導体基板４１の表面に拡散する。このため、チャネル制御のために予め所定値とした半導体基板４１表面の不純物濃度にならずにデバイス特性が変動する可能性が高い。
【００１０】
通常、Ｐ型の電極材料に対してＰ（リン）或いはＡｓ（砒素）を、その２倍以上の濃度イオン注入し、Ｎ型にする技術は見受けられる。一方、Ｎ型の電極材料に対してＰ型の不純物を注入する上記方法は、上記Ｂ（ボロン）の外方への拡散の問題があるため、あまり用いられない。しかし、例えばゲート酸化膜がＢ（ボロン）の拡散に対してバリア性が高いものであるなどの工夫があれば使用可能性がないわけではない。
【００１１】
さらに、素子分離絶縁膜４５を形成する際、トレンチを形成した後、シリコン酸化膜によってトレンチを充填する前に、通常、トレンチ内壁を熱酸化する。このとき、不純物がドープされた第１のゲート電極４３ａは、シリコンからなる半導体基板４１より酸化速度が速い。このため、図２４に示すように、トレンチの内側において、第１のゲート電極４３ａの側壁に形成された熱酸化膜５４が、トレンチの側壁に形成された熱酸化膜５５より突出する。このようなオーバーハング形状の溝に酸化膜を埋め込むと溝中央にシーム（seam）或いはボイド（void）と呼ばれる空隙が形成される。すると、後工程のゲート電極加工時に、この部分に電極材の一部が残り、隣接するゲート間が電気的に短絡してしまう不良事例を引き起こすことにつながる。
【００１２】
本発明は、周辺回路に表面チャネル型のＣＭＯＳトランジスタを有する半導体記憶装置において、デバイス特性が変動することを防止可能であるとともに、効率的な不揮発性半導体記憶装置の製造方法を提供する。
【００１３】
【課題を解決するための手段】
本発明の第１の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていない第１ゲート電極材膜を順次形成する工程と、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記第１ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート電極材膜上に、不純物がドープされていない第２ゲート電極材膜を形成する工程と、前記第２ゲート電極材膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１，第２ゲート電極材膜をエッチングし、前記第１，２トランジスタのゲート構造を形成するとともに、前記第１，第２周辺領域において前記半導体基板の表面を一部露出させる工程と、前記第１，第２トランジスタの前記ゲート構造の形成の後、前記メモリセル領域の前記第２ゲート電極材膜と、前記第１周辺領域の前記第２ゲート電極材膜及び前記半導体基板の表面と、に第１導電型の不純物を注入し、前記第２周辺領域の前記第２ゲート電極材膜及び前記半導体基板の表面に第２導電型の不純物を注入する工程と、前記第１周辺領域及び前記第２周辺領域において前記不純物を注入後、熱処理により前記メモリセル領域、前記第１，第２周辺領域の前記第２ゲート電極材膜の不純物を前記メモリセル領域、前記第１，第２周辺領域の前記第１ゲート電極材膜に拡散させる工程と、前記不純物を前記第１ゲート電極材膜に拡散させた後、前記メモリセル領域において、前記第２ゲート電極材膜上に第２ゲート絶縁膜、導電膜を順次形成する工程と、前記第２ゲート絶縁膜及び前記導電膜を形成後、前記メモリセル領域において、前記導電膜、前記第２ゲート電極材膜、前記第２ゲート絶縁膜、前記第１ゲート電極材膜をエッチングして前記メモリセルトランジスタのゲート構造を形成する工程と、前記ゲート構造の形成後、前記メモリセル領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタのソース・ドレイン領域を形成する工程と、を具備する。
【００１４】
本発明の第２の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１周辺領域において、前記ゲート電極材膜に第１導電型の不純物を注入し、前記第２周辺領域において、前記ゲート電極材膜に第２導電型の不純物を注入する工程と、前記第１周辺領域及び前記第２周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第１，第２周辺領域において、前記ゲート電極材膜上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜の形成後、前記第１，第２周辺領域において、前記第２ゲート絶縁膜の一部を除去し、前記ゲート電極材膜に達する開口部を形成する工程と、前記開口部の形成後、前記第２ゲート絶縁膜上と、前記開口部内と、に導電膜を形成する工程と、前記導電膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第１，第２トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、前記ゲート構造の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第１，第２トランジスタのソース・ドレイン領域を形成する工程と、を具備し、前記第１，第２トランジスタの前記ゲート構造を形成する工程は、前記第１，第２トランジスタにおいて前記ゲート電極材膜と前記導電膜とが、前記開口部を介して電気的に接続されるように、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングする。
【００１６】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１７】
【発明の実施の形態】
従来、セルトランジスタ及びトランジスタ等からなる周辺回路を有する半導体記憶装置において、以下のような製造方法が採用された。すなわち、不純物がドープされていないゲート電極材を形成し、後の工程でこのゲート電極材に不純物を注入して導電化した後、この導電化されたゲート電極材を用いてセルトランジスタ及び周辺トランジスタ等のゲート電極を形成する。
【００１８】
このような方法は、フラッシュメモリを製造する際には採用されていなかった。これは、特にメモリセルトランジスタ部への不純物注入の際の加速エネルギー、及び注入量の調整が微妙であり、メモリセルデバイスの信頼性を確保することが難しいとされているためである。
【００１９】
しかし、近時、製造技術及び制御技術の進歩により、上記方法をフラッシュメモリの製造方法に採用することが可能となってきた。このような方法を、図２２を用いて簡単に説明する。
【００２０】
図２２において、まず、第１のゲート絶縁膜４２上に、第１のゲート電極４３ａとして不純物がドープされていない多結晶シリコン等を形成する。次に、ＮＭＯＳ領域及びメモリセル領域の第１のゲート電極４３ａにＮ型不純物を注入することにより、メモリセル領域及びＮＭＯＳ領域の第１のゲート電極４３ａを同時にＮ型の導電層とする。次に、ＰＭＯＳ領域の第１のゲート電極４３ａにＰ型不純物を注入することにより、ＰＭＯＳ領域の第１のゲート電極４３ａをＰ型の導電層とする。
【００２１】
上記方法によれば、不純物がドープされていないゲート電極材にＮ型，Ｐ型不純物をそれぞれ注入するため、ＰＭＯＳ領域のＮ型の第１のゲート電極４３ａにＰ型不純物を注入する際に起こる上記問題を回避できる。したがって、表面チャネル型のＣＭＯＳトランジスタを有するフラッシュメモリの製造に好適である。さらに、トレンチ部を拡大した図２４に示すような、不純物がドープされた多結晶シリコンとシリコンとの酸化速度の差が原因の熱酸化膜５４が形成される問題も回避できる。
【００２２】
しかしながら、上記方法によると、Ｎ型及びＰ型それぞれの不純物を注入する工程が必要であるため、半導体装置の製造工程数が増大する。このため、製造工程の効率化が図れない。
【００２３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２４】
（第１の実施形態）
図１（ａ）は、本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す断面図であり、図１（ｂ）は図１（ａ）と直交する方向を断面方向とする断面図である。
【００２５】
図１（ａ）に示すように、本発明に係る半導体記憶装置は、メモリセルを形成する複数のメモリセルトランジスタ１が形成されるメモリセル領域と、周辺回路を形成するＮ型ＭＯＳトランジスタ２ａが形成されるＮＭＯＳ領域と、Ｐ型ＭＯＳトランジスタ２ｂが形成されるＰＭＯＳ領域と、を有する。
【００２６】
図１（ａ）において、３は半導体基板であり、この半導体基板３の表面の一部から突出して、素子領域を分離する素子分離絶縁膜４が複数形成される。素子分離絶縁膜４相互間の半導体基板３上に、第１のゲート絶縁膜７が形成される。
【００２７】
上記メモリセル領域において、上記第１のゲート絶縁膜７上に例えばＮ型の不純物が注入されたＮ型の第１のゲート電極８ａが形成される。Ｎ型の第１のゲート電極８ａ上から素子分離絶縁膜４上に一部延在するように例えばＮ型の不純物が注入されたＮ型の第２のゲート電極９ａが形成される。素子分離絶縁膜４の略中央上で、Ｎ型の第２のゲート電極９ａ相互間には素子分離絶縁膜４まで達する溝１０が形成される。この溝１０により第２のゲート電極９ｃは隣接するメモリセルトランジスタのそれと相互に分離される。
【００２８】
上記ＮＭＯＳ領域において、上記第１のゲート絶縁膜７上に上記第１のゲート電極８ａが形成される。また、Ｐ型ＭＯＳ領域において、第１のゲート絶縁膜７上にＰ型不純物が注入されたＰ型の第１のゲート電極８ｂが形成される。Ｎ型及びＰ型の第１のゲート電極８ａ，８ｂ上から素子分離絶縁膜４上に亘って第２のゲート電極９が形成される。この第２のゲート電極９は、ＮＭＯＳ領域にＮ型不純物が注入されたＮ型の第２のゲート電極９ａと、ＰＭＯＳ領域にＰ型不純物が注入されたＰ型の第２のゲート電極９ｂと、からなる。
【００２９】
上記第２のゲート電極９上、及び前記溝１０の内壁に、例えば酸化膜、窒化膜、酸化膜（ＯＮＯ膜）からなる第２のゲート絶縁膜１１が形成される。メモリセル領域において、この第２のゲート絶縁膜１１上に第３のゲート電極１２が形成される。第３のゲート電極１２上にシリサイド１３が形成される。
【００３０】
図１（ｂ）に示すように、メモリセル領域において、半導体基板３上に複数のメモリセルトランジスタ１が形成される。メモリセルトランジスタ１は、半導体基板３の表面上に順次形成された第１，第２のゲート電極８ａ，９ａ、第２のゲート絶縁膜１１、第３のゲート電極１２と、第１のゲート電極８ａに隣接して半導体基板３表面に形成されたソース・ドレイン領域５と、により構成される。第１，第２のゲート電極８ａ，９ａはメモリセルトランジスタの浮遊ゲート電極ＦＧとして機能し、第３のゲート電極１２は制御ゲート電極ＣＧとして機能する。第３のゲート電極１２上にシリサイド１３が形成される。
【００３１】
また、ＮＭＯＳ領域において、半導体基板３上にＮ型ＭＯＳトランジスタ２ａが形成される。このＮ型ＭＯＳトランジスタ２ａは、半導体基板３表面上に順次形成された第１，第２のゲート電極８ａ，９ａと第１のゲート電極８ａに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ａとにより構成される。第１，第２のゲート電極８ａ，９ａはＮ型ＭＯＳトランジスタ２ａのゲート電極Ｇａを構成する。第３のゲート電極１２上にシリサイド１３が形成される。
【００３２】
また、ＰＭＯＳ領域において、半導体基板３上にＰ型ＭＯＳトランジスタ２ｂが形成される。このＰ型ＭＯＳトランジスタ２ｂは、半導体基板３表面上に順次形成された第１，第２のゲート電極８ｂ，９ｂと第１のゲート電極８ｂに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ｂとにより構成される。第１，第２のゲート電極８ｂ，９ｂはＰ型ＭＯＳトランジスタ２ｂのゲート電極Ｇｂを構成する。第３のゲート電極１２上にシリサイド１３が形成される。
【００３３】
上記第２のゲート絶縁膜１１は、ゲート電極Ｇａ，Ｇｂの上面及び側面から、半導体基板３の表面に亘って形成される。
【００３４】
図２（ａ），（ｂ）乃至図１１（ａ），（ｂ）は上記構成の半導体記憶装置の製造方法を順に示している。図２（ｂ）は、図２（ａ）と直交する方向を断面方向とする断面図であり、図３（ｂ）は、図３（ａ）と直交する方向を断面方向とする断面図である。以下、同様に、図４（ｂ）乃至図１１（ｂ）は、同図番号（ａ）と直交する方向を断面方向とする断面図である。以下、図２（ａ），（ｂ）乃至図１３（ａ），（ｂ）を用いて、上記構成の本発明に係る半導体記憶装置の製造方法について説明する。
【００３５】
図２（ａ），（ｂ）に示すように、半導体基板３の表面に図示せぬウェルを形成し、メモリセル領域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面に、チャネル制御に必要な所望のイオンを注入する。次に、半導体基板３上の全面に例えば熱酸化により第１のゲート絶縁膜７を形成する。次に、この第１のゲート絶縁膜７上の全面に、例えばＣＶＤ法を用いて、不純物がドープされていない例えばポリシリコンによる第１のゲート電極材膜８ｃを形成する。次に、この第１のゲート電極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例えばシリコン窒化膜等のマスク材２１を形成する。
【００３６】
次に、図３（ａ）,（ｂ）に示すように、上記マスク材２１上の全面に、図示せぬフォトレジストを形成し、このフォトレジストに、フォトリソグラフィ工程を用いて素子領域のパターンを転写する。次に、このフォトレジストをマスクとして例えばＲＩＥ法等の異方性エッチングにより、上記マスク材２１、第１のゲート電極材膜８ｃ、第１のゲート絶縁膜７、半導体基板３の一部をエッチングする。こうすることにより、マスク材２１，第１のゲート電極材膜８ｃ，第１のゲート絶縁膜７を貫通して半導体基板３に至るトレンチを形成する。次に、トレンチ内壁に熱酸化膜を形成した後、半導体装置上の全面に例えばＣＶＤ法により例えばシリコン酸化膜を堆積することによりトレンチがシリコン酸化膜により埋め込まれる。次に、マスク材２１をストッパーとして、シリコン酸化膜を平坦化して素子分離絶縁膜４を形成する。尚、この後シリコン酸化膜を一部エッチバックし、素子分離絶縁膜４の高さを低くすることもできる。
【００３７】
次に、図４（ａ）,（ｂ）に示すように、マスク材２１を除去した後、半導体装置上の全面に例えばＣＶＤ法を用いて、不純物がドープされていない例えばポリシリコンによる第２のゲート電極材膜９ｃを形成する。
【００３８】
次に、図５（ａ）,（ｂ）に示すように、半導体装置上の全面に図示せぬフォトレジスタを形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域の上記素子分離絶縁膜４上の略中央部に開口部を有するとともに、Ｎ型，Ｐ型ＭＯＳトランジスタ２ａ，２ｂのゲートパターンを有するパターンをフォトレジストに転写する。次に、このフォトレジストをマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて、第１，第２のゲート電極材膜８ｃ，９ｃをエッチングする。こうすることにより、図５（ａ）に示すように、セル領域において素子分離絶縁膜４上に溝１０が形成されるとともに、周辺領域においてＮ型，Ｐ型ＭＯＳトランジスタ２ａ，２ｂのゲート構造が形成される。
【００３９】
次に、フォトレジストを除去する。尚、上記フォトレジストを形成するに先立ち、第２のゲート電極９上に、例えばシリコン酸化膜またはシリコン窒化膜を堆積する工程を挿入することもできる。この場合、フォトレジストを除去する前に、これらシリコン酸化膜またはシリコン窒化膜を除去する。
【００４０】
次に、図６（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト２２を形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域及びＮＭＯＳ領域のみ開口部を有するパターンをフォトレジスト２２に転写する。次に、このフォトレジスト２２をマスクとして、例えば加速電圧が数十Ｋｅｖ、注入量が約１０１５ｃｍ−２の条件で、例えばリン（Ｐ）またはヒ素（Ａｓ）等の不純物を半導体装置全面に注入する。こうすることによって、第２のゲート電極材膜９ｃに不純物が注入されることにより、メモリセル領域及びＮＭＯＳ領域においてＮ型の第２のゲート電極９ａが形成されるとともに、ＮＭＯＳ領域にソース・ドレイン領域６ａが形成される。次に、フォトレジスト２２を除去する。
【００４１】
次に、図７（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト２３を形成する。次にフォトリソグラフィ工程を用いて、ＰＭＯＳ領域のみ開口部を有するパターンをフォトレジスト２３に転写する。次に、このフォトレジスト２３をマスクとして、例えば加速電圧が十数Ｋｅｖ、注入量が約１０１５ｃｍ−２の条件で、例えばボロン等の不純物を半導体装置全面に注入する。こうすることによって、第２のゲート電極材膜９ｃに不純物が注入されることにより、ＰＭＯＳ領域において、Ｐ型の第２のゲート電極９ｂが形成されるとともに、ＰＭＯＳ領域にソース・ドレイン領域６ｂが形成される。
【００４２】
次に、図８（ａ），（ｂ）に示すように、上記フォトレジスト２３を除去した後、半導体装置を熱処理して、メモリセル領域及びＮＭＯＳ領域において、Ｎ型の第２のゲート電極９ａ中の不純物を第１のゲート電極材膜８ｃに拡散させる。また、同時に、ＰＭＯＳ領域において、Ｐ型の第２のゲート電極９ｂ中の不純物を第１のゲート電極材膜８ｃに拡散させる。こうすることにより、Ｎ型、Ｐ型の第１のゲート電極８ａ，８ｂが形成される。次に、半導体装置上の全面に例えばＣＶＤ法を用いて、厚さが例えば２０ｎｍの第２のゲート絶縁膜１１を形成する。こうすることによって、メモリセル領域のＮ型の第２のゲート電極９ａ上、及び溝１０内に第２のゲート絶縁膜１１が形成される。また、Ｎ型ＭＯＳトランジスタ２ａ及びＰ型ＭＯＳトランジスタ２ｂのゲート電極Ｇａ，Ｇｂの上面、側面、及び露出した半導体基板３表面上に第２のゲート絶縁膜１１が形成される。
【００４３】
次に、図９（ａ），（ｂ）に示すように、半導体装置上の全面に例えばＣＶＤ法を用いて、例えば不純物が注入された多結晶シリコンからなる第３のゲート電極材膜１２ａを形成する。次に、この第３のゲート電極材膜１２ａ上に例えばＣＶＤ法またはスパッタリング法によりタングステンシリサイド（ＷＳｉｘ）を堆積し、シリサイド１３を形成する。
【００４４】
次に、図１０（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト２５を形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域以外に開口部を有するパターンをフォトレジスト２５に転写する。次に、このフォトレジスト２５をマスクとして用いて、上記シリサイド１３及び第３のゲート電極材膜１２ａを上記第２のゲート絶縁膜１１をストッパーとしてエッチングにより除去する。
【００４５】
次に、図１１（ａ），（ｂ）に示すように、上記フォトレジスト２５を除去する。次に、半導体装置上の全面にフォトレジスト２６を形成する。次にフォトリソグラフィ工程を用いて、フォトレジスト２６に、メモリセル領域にメモリセルのゲートパターンを転写する。次に、このフォトレジストをマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて、上記シリサイド１３，第３のゲート電極材膜１２ａ、第２のゲート絶縁膜１１、Ｎ型の第２，第１のゲート電極９ａ，８ａをエッチングする。こうすることにより、メモリセルトランジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧを形成する。この後、フォトレジストを除去する。
【００４６】
次に、図１（ａ），（ｂ）に示すように、Ｎ型，Ｐ型ＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂの側壁に、例えば酸化膜等の図示せぬゲート側壁を形成する。次に、半導体装置上の全面に図示せぬフォトレジストを形成し、フォトリソグラフィ工程を用いて、このフォトレジストにメモリセル領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、不純物を注入してメモリセルトランジスタ１のソース・ドレイン領域５を形成する。この後、例えばＣＶＤ法を用いて、図示せぬ絶縁膜を半導体装置上の全面に堆積する。次に、この絶縁膜に、フォトリソグラフィ工程及びエッチングにより、図示せぬコンタクトホールを適宜形成する。次に、このコンタクトホールを例えばタングステン等の金属により埋め込み、図示せぬ配線を形成する。次に、絶縁膜上に周知の技術を用いて例えば金属による配線を形成し、素子として完成する。
【００４７】
上記第１の実施形態によれば、不純物がドープされていない第１，第２のゲート電極材膜８ｃ，９ｃを形成する。次に、この第１，第２のゲート電極材膜８ｃ，９ｃをエッチングして、メモリセル領域において相互に隣接するメモリセルトランジスタ１を分離するためのスリット１０を形成するとともに、ＮＭＯＳ，ＰＭＯＳ領域においてＮ型，Ｐ型ＭＯＳトランジスタ２ａ，２ｂのゲート構造を形成する。このため、リソグラフィ工程、エッチング工程を削減でき、製造工程数を削減できる。
【００４８】
また、スリット１０、及びＮＭＯＳ，ＰＭＯＳトランジスタのゲート構造を形成後、第２のゲート電極材膜９ｃにＮ型不純物を注入することによりＮ型の第２のゲート電極９ａを形成して、この第２のゲート電極９ａをメモリセルセルトランジスタ１の浮遊ゲートとして用い、ＮＭＯＳトランジスタ２ａのゲート電極Ｇａとして用いる。次に、第２のゲート電極材膜９ｃにＰ型不純物を注入することによりＰ型の第２のゲート電極９ｂを形成して、この第２のゲート電極９ｂをＰＭＯＳトランジスタ２ｂのゲート電極Ｇｂとして用いる。このため、図２２に示す従来のような、Ｎ型に第１のゲート電極４３ａにＰ型不純物を多量に注入して一部反対導電型とする工程を行うことが不要となる。したがって、Ｐ型不純物が半導体基板３まで注入される問題を回避できる。
【００４９】
また、不純物がドープされていない第２のゲート電極９ｃに、Ｎ型，Ｐ型の不純物をそれぞれ注入しているため、不純物濃度の制御が容易である。したがって、本発明は、表面チャネル型のＣＭＯＳトランジスタの形成に最適である。
【００５０】
さらに、トレンチの内壁に熱酸化膜を形成する際に、第１，第２のゲート電極材膜８ｃ，９ｃに不純物がドープされていないので、トレンチの内壁の酸化膜の一部が突出することを防止できる。
【００５１】
また、メモリセル領域及びＮＭＯＳ領域の第２のゲート電極材膜９ｃにＮ型不純物を注入する際、同時にＮ型ＭＯＳトランジスタ２ａのソース・ドレイン領域６ａを形成し、ＰＭＯＳ領域の第２のゲート電極材膜９ｃにＰ型不純物を注入する際、同時にＰ型ＭＯＳトランジスタ２ｂのソース・ドレイン領域６ｂを形成する。このため、第２のゲート電極材膜９ｃに不純物を注入後、改めてソース・ドレイン領域６ａ，６ｂを注入する工程が不要となり、製造工程数を削減できる。
【００５２】
（第２の実施形態）
上記第１の実施形態では、メモリセル領域において、各メモリセルトランジスタ１の第２のゲート電極９ａの一部が素子分離絶縁膜４上に形成される。このため、この部分を考慮して素子分離絶縁膜４を形成する必要があり、素子分離絶縁膜４の幅をさらに小さくすることができない。したがって、半導体素子を微細化することが困難である。
【００５３】
第２の実施形態は、不純物がドープされていないゲート電極材膜に、Ｎ型，Ｐ型不純物を注入する点は、第１の実施形態と同様である。しかし、メモリセルトランジスタの浮遊ゲート電極が、素子分離絶縁膜と自己整合的に形成される点と、メモリセルトランジスタ及びＮＭＯＳ，ＰＭＯＳトランジスタのゲート構造を同一の工程で形成する点と、が第１の実施形態と異なる。
【００５４】
図１２（ａ）は、本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す断面図であり、図１２（ｂ）は図１２（ａ）と直交する方向を断面方向とする断面図である。
【００５５】
図１２（ａ）に示すように、半導体基板３の表面の一部から突出して、素子分離絶縁膜４が複数形成される。素子分離絶縁膜４相互間の基板１上に、第１のゲート絶縁膜７が形成される。メモリセル領域及びＮＭＯＳ領域の素子分離絶縁膜４相互間の半導体基板３表面上に、第１のゲート絶縁膜７を介してＮ型の第１のゲート電極８ａが形成される。また、ＰＭＯＳ領域の素子分離絶縁膜４相互間の半導体基板３表面上に、第１のゲート絶縁膜７を介してＰ型の第１のゲート電極８ｂが形成される。第１のゲート電極８ａ，８ｂの上端は、素子分離絶縁膜４より高く形成される。
【００５６】
上記Ｎ型，Ｐ型の第１のゲート電極８ａ，８ｂ上から上記素子分離絶縁膜４上に亘って第２のゲート絶縁膜１１が形成される。この第２のゲート絶縁膜１１上に第３のゲート電極１２が形成される。この第３のゲート電極１２は、メモリセル領域と周辺領域との境界の素子分離絶縁膜４上に、素子分離絶縁膜４に達する溝３１を有している。この溝３１は、図示せぬ絶縁膜により埋め込まれる。第３のゲート電極１２上にシリサイド３２が形成される。
【００５７】
図１２（ｂ）に示すように、メモリセル領域において、半導体基板３上に複数のメモリセルトランジスタ１が形成される。メモリセルトランジスタ１は、半導体基板３表面上に順次形成された第１のゲート電極８ａ、第２のゲート絶縁膜１１、第３のゲート電極１２と第１のゲート電極８ａに隣接して半導体基板３表面に形成されたソース・ドレイン領域５とにより構成される。第１のゲート電極８ａはメモリセルトランジスタの浮遊ゲート電極ＦＧとして機能し、第３のゲート電極１２は制御ゲート電極ＣＧとして機能する。第３のゲート電極１２上にシリサイド３２が形成される。
【００５８】
また、ＮＭＯＳ領域において、半導体基板３上にＮＭＯＳトランジスタ２ａが形成される。このＮＭＯＳトランジスタ２ａは、半導体基板上に順次形成された第１のゲート電極８ａ、第２のゲート絶縁膜１１、第３のゲート電極１２からなるゲート電極Ｇａとゲート電極Ｇａに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ａとにより構成される。第２のゲート絶縁膜１１は、ゲート電極Ｇａの略中央部に開口部３３を有し、この開口部３３を介して第１のゲート電極８ａと第３のゲート電極１２とが電気的に接続される。第３のゲート電極１２上にシリサイド３２が形成される。
【００５９】
また、ＰＭＯＳ領域において、半導体基板３上にＰＭＯＳトランジスタ２ｂが形成される。このＰＭＯＳトランジスタ２ｂは、半導体基板上に順次形成された第１のゲート電極８ｂ、第２のゲート絶縁膜１１、第３のゲート電極１２からなるゲート電極Ｇｂとゲート電極Ｇｂに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ｂとにより構成される。第２のゲート絶縁膜１１は、ゲート電極Ｇｂの略中央部に開口部３３を有し、この開口部３３を介して第１のゲート電極８ｂと第３のゲート電極１２とが電気的に接続される。第３のゲート電極１２上にシリサイド３２が形成される。
【００６０】
図１３（ａ），（ｂ）乃至図２０（ａ），（ｂ）は上記構成の半導体記憶装置の製造方法を順に示している。図１３（ｂ）は、図１３（ａ）と直交する方向を断面方向とする断面図であり、図１４（ｂ）は、図１４（ａ）と直交する方向を断面方向とする断面図である。以下、同様に、図１５（ｂ）乃至図２０（ｂ）は、同図番号（ａ）と直交する方向を断面方向とする断面図である。
【００６１】
図１３（ａ），（ｂ）に示すように、半導体基板３の表面に図示せぬウェルを形成し、メモリセル領域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面に、チャネル制御に必要な所望のイオンを注入する。次に、半導体基板３上の全面に例えば熱酸化により第１のゲート絶縁膜７を形成する。次に、この第１のゲート絶縁膜７上の全面に、例えばＣＶＤ法を用いて第１のゲート電極材膜８ｃを形成する。次に、この第１のゲート電極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例えばシリコン窒化膜等のマスク材２１を形成する。
【００６２】
次に、図１４（ａ）,（ｂ）に示すように、上記マスク材２１上の全面に、図示せぬフォトレジストを形成し、このフォトレジストに、フォトリソグラフィ工程を用いて素子領域のパターンを転写する。次に、このフォトレジストをマスクとして例えばＲＩＥ法等の異方性エッチングにより、上記マスク材２１、第１のゲート電極材膜８ｃ、第１のゲート絶縁膜７、半導体基板３の一部をエッチングする。こうすることにより、マスク材２１、第１のゲート電極材膜８ｃ、第１のゲート絶縁膜７を貫通して半導体基板３に至るトレンチを形成する。次に、半導体装置上の全面に例えばＣＶＤ法により例えばシリコン酸化膜を堆積する。こうすることによりトレンチがシリコン酸化膜により埋め込まれる。次に、マスク材２１をストッパーとして、シリコン酸化膜を平坦化し、素子分離絶縁膜４を形成する。
【００６３】
次に、図１５（ａ），（ｂ）に示すように、上記素子分離絶縁膜４をエッチバックすることにより素子分離絶縁膜４の高さを低くした後、上記マスク材２１を除去する。
【００６４】
次に、図１６（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト３４を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスト３４に、メモリセル領域及びＮＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジスト３４をマスクとして、例えば加速電圧が数十ＫｅＶ、注入量が約１０１５ｃｍ−２の条件で、例えばリンまたはヒ素等の不純物を半導体装置全面に注入する。この結果、第１のゲート電極材膜８ｃに不純物が注入されることにより、メモリセル領域及びＮＭＯＳ領域にＮ型の第１のゲート電極材膜８ｄを形成する。
【００６５】
次に、図１７（ａ），（ｂ）に示すように、上記フォトレジスト３４を除去した後、半導体装置上の全面にフォトレジスト３５を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスト３５に、ＰＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジスト３５をマスクとして、例えば加速電圧が十数ＫｅＶ、注入量が約１０１５ｃｍ−２の条件で、例えばボロン等の不純物を半導体装置全面に注入する。この結果、第１のゲート電極材膜８ｃに不純物が注入されることにより、ＰＭＯＳ領域にＰ型の第１のゲート電極材膜８ｅを形成する。
【００６６】
次に、図１８（ａ），（ｂ）に示すように、上記フォトレジスト３５を除去した後、半導体装置上の全面に例えばＣＶＤ法を用いて、厚さが例えば２０ｎｍの第２のゲート絶縁膜１１を形成する。こうすることによって、Ｎ型，Ｐ型の第１のゲート電極材膜８ｄ，８ｅ上から素子分離絶縁膜４上に亘って第２のゲート絶縁膜１１が形成される。次に、第２のゲート絶縁膜１１上に、図示せぬフォトレジストを形成する。次に、フォトリソグラフィ工程を用いて、フォトレジストに、ＭＯＳトランジスタ２ａ，２ｂのゲート構造が形成される領域の略中央部にそれぞれ開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて、第２のゲート絶縁膜１１をエッチングする。こうすることにより、第２のゲート絶縁膜１１に、前記フォトレジストに対応して開口部３３を形成する。なお、この技術は、特願２０００−２９１９１０に開示される。次に、フォトレジストを除去する。
【００６７】
次に、図１９（ａ），（ｂ）に示すように、上記第２のゲート絶縁膜１１上に第３のゲート電極材膜１２ａを形成する。このとき、この第３のゲート電極材膜１２ａにより上記開口部３３が埋め込まれる。次に、この第３のゲート電極材膜１２ａ上に例えばＣＶＤ法またはスパッタリング法によりタングステンシリサイドを堆積し、シリサイド３２を形成する。
【００６８】
次に、図２０（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスタ３６を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスタ３６に、メモリセルトランジスタ１、及びＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲートパターンと、メモリセル領域とＮＭＯＳ領域との境界の素子分離絶縁膜４上の略中央部に開口部を有するパターンと、を転写する。次に、このフォトレジスト３６をマスクとして、上記第３のゲート電極材膜１２ａ、第２のゲート絶縁膜１１、Ｎ型，Ｐ型の第１のゲート電極８ｄ，８ｅを例えばＲＩＥ法等の異方性エッチングを用いてエッチングする。こうすることにより、メモリセルトランジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧを形成するとともに、ＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲート電極Ｇａ，Ｇｂを形成する。また同時に、メモリセル領域とＮＭＯＳ領域との境界の素子分離絶縁膜４上の略中央部に溝３１を形成する。
【００６９】
次に、図１２（ａ），（ｂ）に示すように、上記フォトレジスト３６を除去する。次に、ＮＭＯＳ，ＰＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂの側壁に、例えば酸化膜等の図示せぬゲート側壁を形成する。次に、半導体装置上の全面に図示せぬフォトレジストを形成し、フォトリソグラフィ工程を用いて、このフォトレジストにメモリセル領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、不純物を注入してメモリセルトランジスタ１のソース・ドレイン領域５を形成する。次に、このフォトレジストを除去する。
【００７０】
次に、半導体装置上の全面に図示せぬフォトレジストを堆積する。次に、フォトリソグラフィ工程を用いて、このフォトレジストに、ＮＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばリン、ヒ素等の不純物を半導体装置全面に注入して、ＮＭＯＳトランジスタ２ａのソース・ドレイン領域６ａを形成する。
【００７１】
次に、半導体装置上の全面に図示せぬフォトレジストを堆積する。次に、フォトリソグラフィ工程を用いて、このフォトレジストに、ＰＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばボロン等の不純物を半導体装置全面に注入して、ＰＭＯＳトランジスタ２ｂのソース・ドレイン領域６ｂを形成する。
【００７２】
次に、例えばＣＶＤ法を用いて、図示せぬ絶縁膜を半導体装置上の全面に堆積する。次に、この絶縁膜に、フォトリソグラフィ工程及びエッチングにより、図示せぬコンタクトホールを適宜形成する。次に、このコンタクトホールを例えばタングステン等の金属により埋め込み、図示せぬ配線を形成する。次に、絶縁膜上に周知の技術を用いて例えば金属による配線を形成し、素子として完成する。
【００７３】
上記第２の実施形態によれば、周辺回路に表面チャネル型のＣＭＯＳトランジスタを有する半導体記憶装置において、第１の実施形態と同様に、Ｐ型不純物を多量に注入する工程が不要となり、Ｐ型不純物が半導体基板３まで注入される問題を回避できる。さらに、熱拡散の際、トレンチ２２の内壁の酸化膜の一部が突出することを防止できる。
【００７４】
さらに、メモリセルトランジスタ１の浮遊ゲート電極ＦＧを、素子分離絶縁膜４と自己整合的に形成するため、浮遊ゲート電極ＦＧが素子分離絶縁膜４上に延出しない。このため、素子分離絶縁膜４を、浮遊ゲート電極ＦＧの延出分を考慮することなく微細化できる。したがって、半導体素子をさらに小型化できる。
尚、上記実施形態において、図１８に示すように、ＮＭＯＳ，ＰＭＯＳ領域の第２のゲート絶縁膜１１に開口部３３を形成し、この開口部３３を介してＮ型，Ｐ型の第１のゲート電極材膜８ｄ，８ｅと第３のゲート電極１２を電気的に接続する製造工程とした。しかし、これに限らず、例えば、ＮＭＯＳ，ＰＭＯＳ領域の第２のゲート絶縁膜１１を全て除去する工程とすることもできる。
【００７５】
また、第１，第２の実施形態において、メモリセルトランジスタ１の浮遊ゲート電極をＮ型としたが、Ｐ型とすることもできる。この場合、メモリセル領域及びＰＭＯＳ領域のゲート電極材膜８ｃ，９ｃに同時にＰ型不純物を注入すればよい。
【００７６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７７】
【発明の効果】
以上、詳述したように本発明によれば、不純物が半導体基板まで注入されることによって半導体基板表面の不純物濃度が変動することなく、製造工程を削減可能な不揮発性半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す断面図。
【図２】図１に示す不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す断面図。
【図１３】図１２に示す不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】不揮発性半導体記憶装置の従来の製造方法を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】トレンチ部を拡大して示す断面図。
【符号の説明】
１…メモリセルトランジスタ、
２ａ，２ｂ…ＮＭＯＳ，ＰＭＯＳトランジスタ、
３…半導体基板、
４…素子分離絶縁膜、
５，６ａ，６ｂ…ソース・ドレイン領域、
７，１１…第１，第２のゲート絶縁膜、
８ｃ，９ｃ…第１，第２のゲート電極材膜、
８ａ，９ａ…Ｎ型の第１，第２のゲート電極、
９ａ，９ｂ…Ｐ型の第１，第２のゲート電極、
１２…第３のゲート電極、
１３…シリサイド。
【発明の属する技術分野】
本発明は、例えば不揮発性半導体記憶装置の製造方法に係わり、特にメモリセルトランジスタ及び周辺トランジスタのゲート電極及び周辺トランジスタの拡散層の形成方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ等の不揮発性メモリはチップ内部にメモリセルのほか、その動作に必要なセンスアンプ回路やロウデコーダ回路及び各種遅延回路、書き込み／消去用高電圧安定化回路等を周辺制御系回路として有する。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。このような不揮発性メモリを形成する際、メモリセル、及び周辺回路を構成する素子等を同一のプロセスで形成し、製造工程の効率化が図られている。また、製造工程数をさらに削減し、より一層の製造コストの低減による効率化が要求される。
【０００３】
システムＬＳＩとの混載型、或いはシステムＬＳＩとの接続性を考えた場合の不揮発性メモリにおいて、低消費電力、または高速動作が要求されるような周辺トランジスタとして、表面チャネル型のＮ型，Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを組み合わせたＣＭＯＳ回路が使用される。また、Ｎ型ＭＯＳトランジスタのゲート電極をＮ型多結晶シリコンで形成し、Ｐ型ＭＯＳトランジスタのゲート電極をＰ型多結晶シリコンで形成する。
【０００４】
図２１（ａ），（ｂ）乃至図２３（ａ），（ｂ）は、ＮＯＲ型或いはＮＡＮＤ型に代表されるフラッシュメモリの従来の製造方法の一例を順に示している。図２１（ｂ）は図２１（ａ）と直交する方向を断面方向とする断面図である。同様に、図２２（ｂ），図２３（ｂ）は、図２２（ａ），図２３（ｂ）と直交する方向を断面方向とする断面図である。
【０００５】
図２１（ａ），（ｂ）に示すように、シリコンからなる半導体基板４１上に、ゲート絶縁膜４２、Ｎ型の不純物がドープされたＮ型の第１ゲート電極４３ａ、シリコン窒化膜４４を順次堆積する。次に、シリコン窒化膜４４、Ｎ型の第１ゲート電極４３ａ、第１のゲート絶縁膜４２を貫通して半導体基板４１内に至るトレンチを形成し、このトレンチをシリコン酸化膜で埋め込み、素子分離絶縁膜４５を形成する。
【０００６】
次に、図２２（ａ），（ｂ）に示すように、素子分離絶縁膜４５の上部一部分を除去した後、シリコン窒化膜４４を除去する。次に、メモリセル領域及びＮＭＯＳ領域のみフォトレジスト４６を形成する。次に、このフォトレジスト４６をマスクとしてボロン等のＰ型不純物をＮ型の第１ゲート電極４３ａに注入し、Ｐ型の第１のゲート電極４３ｂを形成する。
【０００７】
次に、図２３（ａ），（ｂ）に示すように、上記フォトレジスト４６を除去した後、半導体装置上の全面に第２のゲート絶縁膜４７、第２のゲート電極４８を形成する。次に、この第２のゲート絶縁膜４７及び第２のゲート電極４８エッチングしてメモリセルトランジスタ４９の浮遊ゲートＦＧ，制御ゲート電極ＣＧ、及びＭＯＳトランジスタ５０ａ，５０ｂのゲート電極５１ａ，５１ｂを形成する。次に、メモリセルトランジスタ４９、Ｎ型，Ｐ型ＭＯＳトランジスタ５０ａ，５０ｂのソース・ドレイン領域５２，５３ａ，５３ｂをそれぞれ形成する。
【０００８】
【発明が解決しようとする課題】
ところで、上記したように、従来はＰ型の第１のゲート電極４３ｂを形成する際、Ｎ型の第１ゲート電極４３ａを形成し、このＮ型の第１ゲート電極４３ａのＰＭＯＳ領域にＰ型の不純物を注入する。このため、以下のような問題を生じる。
【０００９】
すなわち、Ｎ型の第１のゲート電極４３ａをＰ型にするために、Ｎ型の第１のゲート電極４３ａの不純物濃度の２倍以上の濃度のボロンを注入する必要がある。しかし、ボロンは原子番号が小さく、軽い原子であるため、後に行う熱拡散の際、大量に注入されたボロンが第１のゲート絶縁膜４２を貫通して半導体基板４１の表面に拡散する。このため、チャネル制御のために予め所定値とした半導体基板４１表面の不純物濃度にならずにデバイス特性が変動する可能性が高い。
【００１０】
通常、Ｐ型の電極材料に対してＰ（リン）或いはＡｓ（砒素）を、その２倍以上の濃度イオン注入し、Ｎ型にする技術は見受けられる。一方、Ｎ型の電極材料に対してＰ型の不純物を注入する上記方法は、上記Ｂ（ボロン）の外方への拡散の問題があるため、あまり用いられない。しかし、例えばゲート酸化膜がＢ（ボロン）の拡散に対してバリア性が高いものであるなどの工夫があれば使用可能性がないわけではない。
【００１１】
さらに、素子分離絶縁膜４５を形成する際、トレンチを形成した後、シリコン酸化膜によってトレンチを充填する前に、通常、トレンチ内壁を熱酸化する。このとき、不純物がドープされた第１のゲート電極４３ａは、シリコンからなる半導体基板４１より酸化速度が速い。このため、図２４に示すように、トレンチの内側において、第１のゲート電極４３ａの側壁に形成された熱酸化膜５４が、トレンチの側壁に形成された熱酸化膜５５より突出する。このようなオーバーハング形状の溝に酸化膜を埋め込むと溝中央にシーム（seam）或いはボイド（void）と呼ばれる空隙が形成される。すると、後工程のゲート電極加工時に、この部分に電極材の一部が残り、隣接するゲート間が電気的に短絡してしまう不良事例を引き起こすことにつながる。
【００１２】
本発明は、周辺回路に表面チャネル型のＣＭＯＳトランジスタを有する半導体記憶装置において、デバイス特性が変動することを防止可能であるとともに、効率的な不揮発性半導体記憶装置の製造方法を提供する。
【００１３】
【課題を解決するための手段】
本発明の第１の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていない第１ゲート電極材膜を順次形成する工程と、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記第１ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート電極材膜上に、不純物がドープされていない第２ゲート電極材膜を形成する工程と、前記第２ゲート電極材膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１，第２ゲート電極材膜をエッチングし、前記第１，２トランジスタのゲート構造を形成するとともに、前記第１，第２周辺領域において前記半導体基板の表面を一部露出させる工程と、前記第１，第２トランジスタの前記ゲート構造の形成の後、前記メモリセル領域の前記第２ゲート電極材膜と、前記第１周辺領域の前記第２ゲート電極材膜及び前記半導体基板の表面と、に第１導電型の不純物を注入し、前記第２周辺領域の前記第２ゲート電極材膜及び前記半導体基板の表面に第２導電型の不純物を注入する工程と、前記第１周辺領域及び前記第２周辺領域において前記不純物を注入後、熱処理により前記メモリセル領域、前記第１，第２周辺領域の前記第２ゲート電極材膜の不純物を前記メモリセル領域、前記第１，第２周辺領域の前記第１ゲート電極材膜に拡散させる工程と、前記不純物を前記第１ゲート電極材膜に拡散させた後、前記メモリセル領域において、前記第２ゲート電極材膜上に第２ゲート絶縁膜、導電膜を順次形成する工程と、前記第２ゲート絶縁膜及び前記導電膜を形成後、前記メモリセル領域において、前記導電膜、前記第２ゲート電極材膜、前記第２ゲート絶縁膜、前記第１ゲート電極材膜をエッチングして前記メモリセルトランジスタのゲート構造を形成する工程と、前記ゲート構造の形成後、前記メモリセル領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタのソース・ドレイン領域を形成する工程と、を具備する。
【００１４】
本発明の第２の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１周辺領域において、前記ゲート電極材膜に第１導電型の不純物を注入し、前記第２周辺領域において、前記ゲート電極材膜に第２導電型の不純物を注入する工程と、前記第１周辺領域及び前記第２周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第１，第２周辺領域において、前記ゲート電極材膜上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜の形成後、前記第１，第２周辺領域において、前記第２ゲート絶縁膜の一部を除去し、前記ゲート電極材膜に達する開口部を形成する工程と、前記開口部の形成後、前記第２ゲート絶縁膜上と、前記開口部内と、に導電膜を形成する工程と、前記導電膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第１，第２トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、前記ゲート構造の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第１，第２トランジスタのソース・ドレイン領域を形成する工程と、を具備し、前記第１，第２トランジスタの前記ゲート構造を形成する工程は、前記第１，第２トランジスタにおいて前記ゲート電極材膜と前記導電膜とが、前記開口部を介して電気的に接続されるように、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングする。
【００１６】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１７】
【発明の実施の形態】
従来、セルトランジスタ及びトランジスタ等からなる周辺回路を有する半導体記憶装置において、以下のような製造方法が採用された。すなわち、不純物がドープされていないゲート電極材を形成し、後の工程でこのゲート電極材に不純物を注入して導電化した後、この導電化されたゲート電極材を用いてセルトランジスタ及び周辺トランジスタ等のゲート電極を形成する。
【００１８】
このような方法は、フラッシュメモリを製造する際には採用されていなかった。これは、特にメモリセルトランジスタ部への不純物注入の際の加速エネルギー、及び注入量の調整が微妙であり、メモリセルデバイスの信頼性を確保することが難しいとされているためである。
【００１９】
しかし、近時、製造技術及び制御技術の進歩により、上記方法をフラッシュメモリの製造方法に採用することが可能となってきた。このような方法を、図２２を用いて簡単に説明する。
【００２０】
図２２において、まず、第１のゲート絶縁膜４２上に、第１のゲート電極４３ａとして不純物がドープされていない多結晶シリコン等を形成する。次に、ＮＭＯＳ領域及びメモリセル領域の第１のゲート電極４３ａにＮ型不純物を注入することにより、メモリセル領域及びＮＭＯＳ領域の第１のゲート電極４３ａを同時にＮ型の導電層とする。次に、ＰＭＯＳ領域の第１のゲート電極４３ａにＰ型不純物を注入することにより、ＰＭＯＳ領域の第１のゲート電極４３ａをＰ型の導電層とする。
【００２１】
上記方法によれば、不純物がドープされていないゲート電極材にＮ型，Ｐ型不純物をそれぞれ注入するため、ＰＭＯＳ領域のＮ型の第１のゲート電極４３ａにＰ型不純物を注入する際に起こる上記問題を回避できる。したがって、表面チャネル型のＣＭＯＳトランジスタを有するフラッシュメモリの製造に好適である。さらに、トレンチ部を拡大した図２４に示すような、不純物がドープされた多結晶シリコンとシリコンとの酸化速度の差が原因の熱酸化膜５４が形成される問題も回避できる。
【００２２】
しかしながら、上記方法によると、Ｎ型及びＰ型それぞれの不純物を注入する工程が必要であるため、半導体装置の製造工程数が増大する。このため、製造工程の効率化が図れない。
【００２３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２４】
（第１の実施形態）
図１（ａ）は、本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す断面図であり、図１（ｂ）は図１（ａ）と直交する方向を断面方向とする断面図である。
【００２５】
図１（ａ）に示すように、本発明に係る半導体記憶装置は、メモリセルを形成する複数のメモリセルトランジスタ１が形成されるメモリセル領域と、周辺回路を形成するＮ型ＭＯＳトランジスタ２ａが形成されるＮＭＯＳ領域と、Ｐ型ＭＯＳトランジスタ２ｂが形成されるＰＭＯＳ領域と、を有する。
【００２６】
図１（ａ）において、３は半導体基板であり、この半導体基板３の表面の一部から突出して、素子領域を分離する素子分離絶縁膜４が複数形成される。素子分離絶縁膜４相互間の半導体基板３上に、第１のゲート絶縁膜７が形成される。
【００２７】
上記メモリセル領域において、上記第１のゲート絶縁膜７上に例えばＮ型の不純物が注入されたＮ型の第１のゲート電極８ａが形成される。Ｎ型の第１のゲート電極８ａ上から素子分離絶縁膜４上に一部延在するように例えばＮ型の不純物が注入されたＮ型の第２のゲート電極９ａが形成される。素子分離絶縁膜４の略中央上で、Ｎ型の第２のゲート電極９ａ相互間には素子分離絶縁膜４まで達する溝１０が形成される。この溝１０により第２のゲート電極９ｃは隣接するメモリセルトランジスタのそれと相互に分離される。
【００２８】
上記ＮＭＯＳ領域において、上記第１のゲート絶縁膜７上に上記第１のゲート電極８ａが形成される。また、Ｐ型ＭＯＳ領域において、第１のゲート絶縁膜７上にＰ型不純物が注入されたＰ型の第１のゲート電極８ｂが形成される。Ｎ型及びＰ型の第１のゲート電極８ａ，８ｂ上から素子分離絶縁膜４上に亘って第２のゲート電極９が形成される。この第２のゲート電極９は、ＮＭＯＳ領域にＮ型不純物が注入されたＮ型の第２のゲート電極９ａと、ＰＭＯＳ領域にＰ型不純物が注入されたＰ型の第２のゲート電極９ｂと、からなる。
【００２９】
上記第２のゲート電極９上、及び前記溝１０の内壁に、例えば酸化膜、窒化膜、酸化膜（ＯＮＯ膜）からなる第２のゲート絶縁膜１１が形成される。メモリセル領域において、この第２のゲート絶縁膜１１上に第３のゲート電極１２が形成される。第３のゲート電極１２上にシリサイド１３が形成される。
【００３０】
図１（ｂ）に示すように、メモリセル領域において、半導体基板３上に複数のメモリセルトランジスタ１が形成される。メモリセルトランジスタ１は、半導体基板３の表面上に順次形成された第１，第２のゲート電極８ａ，９ａ、第２のゲート絶縁膜１１、第３のゲート電極１２と、第１のゲート電極８ａに隣接して半導体基板３表面に形成されたソース・ドレイン領域５と、により構成される。第１，第２のゲート電極８ａ，９ａはメモリセルトランジスタの浮遊ゲート電極ＦＧとして機能し、第３のゲート電極１２は制御ゲート電極ＣＧとして機能する。第３のゲート電極１２上にシリサイド１３が形成される。
【００３１】
また、ＮＭＯＳ領域において、半導体基板３上にＮ型ＭＯＳトランジスタ２ａが形成される。このＮ型ＭＯＳトランジスタ２ａは、半導体基板３表面上に順次形成された第１，第２のゲート電極８ａ，９ａと第１のゲート電極８ａに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ａとにより構成される。第１，第２のゲート電極８ａ，９ａはＮ型ＭＯＳトランジスタ２ａのゲート電極Ｇａを構成する。第３のゲート電極１２上にシリサイド１３が形成される。
【００３２】
また、ＰＭＯＳ領域において、半導体基板３上にＰ型ＭＯＳトランジスタ２ｂが形成される。このＰ型ＭＯＳトランジスタ２ｂは、半導体基板３表面上に順次形成された第１，第２のゲート電極８ｂ，９ｂと第１のゲート電極８ｂに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ｂとにより構成される。第１，第２のゲート電極８ｂ，９ｂはＰ型ＭＯＳトランジスタ２ｂのゲート電極Ｇｂを構成する。第３のゲート電極１２上にシリサイド１３が形成される。
【００３３】
上記第２のゲート絶縁膜１１は、ゲート電極Ｇａ，Ｇｂの上面及び側面から、半導体基板３の表面に亘って形成される。
【００３４】
図２（ａ），（ｂ）乃至図１１（ａ），（ｂ）は上記構成の半導体記憶装置の製造方法を順に示している。図２（ｂ）は、図２（ａ）と直交する方向を断面方向とする断面図であり、図３（ｂ）は、図３（ａ）と直交する方向を断面方向とする断面図である。以下、同様に、図４（ｂ）乃至図１１（ｂ）は、同図番号（ａ）と直交する方向を断面方向とする断面図である。以下、図２（ａ），（ｂ）乃至図１３（ａ），（ｂ）を用いて、上記構成の本発明に係る半導体記憶装置の製造方法について説明する。
【００３５】
図２（ａ），（ｂ）に示すように、半導体基板３の表面に図示せぬウェルを形成し、メモリセル領域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面に、チャネル制御に必要な所望のイオンを注入する。次に、半導体基板３上の全面に例えば熱酸化により第１のゲート絶縁膜７を形成する。次に、この第１のゲート絶縁膜７上の全面に、例えばＣＶＤ法を用いて、不純物がドープされていない例えばポリシリコンによる第１のゲート電極材膜８ｃを形成する。次に、この第１のゲート電極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例えばシリコン窒化膜等のマスク材２１を形成する。
【００３６】
次に、図３（ａ）,（ｂ）に示すように、上記マスク材２１上の全面に、図示せぬフォトレジストを形成し、このフォトレジストに、フォトリソグラフィ工程を用いて素子領域のパターンを転写する。次に、このフォトレジストをマスクとして例えばＲＩＥ法等の異方性エッチングにより、上記マスク材２１、第１のゲート電極材膜８ｃ、第１のゲート絶縁膜７、半導体基板３の一部をエッチングする。こうすることにより、マスク材２１，第１のゲート電極材膜８ｃ，第１のゲート絶縁膜７を貫通して半導体基板３に至るトレンチを形成する。次に、トレンチ内壁に熱酸化膜を形成した後、半導体装置上の全面に例えばＣＶＤ法により例えばシリコン酸化膜を堆積することによりトレンチがシリコン酸化膜により埋め込まれる。次に、マスク材２１をストッパーとして、シリコン酸化膜を平坦化して素子分離絶縁膜４を形成する。尚、この後シリコン酸化膜を一部エッチバックし、素子分離絶縁膜４の高さを低くすることもできる。
【００３７】
次に、図４（ａ）,（ｂ）に示すように、マスク材２１を除去した後、半導体装置上の全面に例えばＣＶＤ法を用いて、不純物がドープされていない例えばポリシリコンによる第２のゲート電極材膜９ｃを形成する。
【００３８】
次に、図５（ａ）,（ｂ）に示すように、半導体装置上の全面に図示せぬフォトレジスタを形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域の上記素子分離絶縁膜４上の略中央部に開口部を有するとともに、Ｎ型，Ｐ型ＭＯＳトランジスタ２ａ，２ｂのゲートパターンを有するパターンをフォトレジストに転写する。次に、このフォトレジストをマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて、第１，第２のゲート電極材膜８ｃ，９ｃをエッチングする。こうすることにより、図５（ａ）に示すように、セル領域において素子分離絶縁膜４上に溝１０が形成されるとともに、周辺領域においてＮ型，Ｐ型ＭＯＳトランジスタ２ａ，２ｂのゲート構造が形成される。
【００３９】
次に、フォトレジストを除去する。尚、上記フォトレジストを形成するに先立ち、第２のゲート電極９上に、例えばシリコン酸化膜またはシリコン窒化膜を堆積する工程を挿入することもできる。この場合、フォトレジストを除去する前に、これらシリコン酸化膜またはシリコン窒化膜を除去する。
【００４０】
次に、図６（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト２２を形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域及びＮＭＯＳ領域のみ開口部を有するパターンをフォトレジスト２２に転写する。次に、このフォトレジスト２２をマスクとして、例えば加速電圧が数十Ｋｅｖ、注入量が約１０１５ｃｍ−２の条件で、例えばリン（Ｐ）またはヒ素（Ａｓ）等の不純物を半導体装置全面に注入する。こうすることによって、第２のゲート電極材膜９ｃに不純物が注入されることにより、メモリセル領域及びＮＭＯＳ領域においてＮ型の第２のゲート電極９ａが形成されるとともに、ＮＭＯＳ領域にソース・ドレイン領域６ａが形成される。次に、フォトレジスト２２を除去する。
【００４１】
次に、図７（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト２３を形成する。次にフォトリソグラフィ工程を用いて、ＰＭＯＳ領域のみ開口部を有するパターンをフォトレジスト２３に転写する。次に、このフォトレジスト２３をマスクとして、例えば加速電圧が十数Ｋｅｖ、注入量が約１０１５ｃｍ−２の条件で、例えばボロン等の不純物を半導体装置全面に注入する。こうすることによって、第２のゲート電極材膜９ｃに不純物が注入されることにより、ＰＭＯＳ領域において、Ｐ型の第２のゲート電極９ｂが形成されるとともに、ＰＭＯＳ領域にソース・ドレイン領域６ｂが形成される。
【００４２】
次に、図８（ａ），（ｂ）に示すように、上記フォトレジスト２３を除去した後、半導体装置を熱処理して、メモリセル領域及びＮＭＯＳ領域において、Ｎ型の第２のゲート電極９ａ中の不純物を第１のゲート電極材膜８ｃに拡散させる。また、同時に、ＰＭＯＳ領域において、Ｐ型の第２のゲート電極９ｂ中の不純物を第１のゲート電極材膜８ｃに拡散させる。こうすることにより、Ｎ型、Ｐ型の第１のゲート電極８ａ，８ｂが形成される。次に、半導体装置上の全面に例えばＣＶＤ法を用いて、厚さが例えば２０ｎｍの第２のゲート絶縁膜１１を形成する。こうすることによって、メモリセル領域のＮ型の第２のゲート電極９ａ上、及び溝１０内に第２のゲート絶縁膜１１が形成される。また、Ｎ型ＭＯＳトランジスタ２ａ及びＰ型ＭＯＳトランジスタ２ｂのゲート電極Ｇａ，Ｇｂの上面、側面、及び露出した半導体基板３表面上に第２のゲート絶縁膜１１が形成される。
【００４３】
次に、図９（ａ），（ｂ）に示すように、半導体装置上の全面に例えばＣＶＤ法を用いて、例えば不純物が注入された多結晶シリコンからなる第３のゲート電極材膜１２ａを形成する。次に、この第３のゲート電極材膜１２ａ上に例えばＣＶＤ法またはスパッタリング法によりタングステンシリサイド（ＷＳｉｘ）を堆積し、シリサイド１３を形成する。
【００４４】
次に、図１０（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト２５を形成する。次に、フォトリソグラフィ工程を用いて、メモリセル領域以外に開口部を有するパターンをフォトレジスト２５に転写する。次に、このフォトレジスト２５をマスクとして用いて、上記シリサイド１３及び第３のゲート電極材膜１２ａを上記第２のゲート絶縁膜１１をストッパーとしてエッチングにより除去する。
【００４５】
次に、図１１（ａ），（ｂ）に示すように、上記フォトレジスト２５を除去する。次に、半導体装置上の全面にフォトレジスト２６を形成する。次にフォトリソグラフィ工程を用いて、フォトレジスト２６に、メモリセル領域にメモリセルのゲートパターンを転写する。次に、このフォトレジストをマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて、上記シリサイド１３，第３のゲート電極材膜１２ａ、第２のゲート絶縁膜１１、Ｎ型の第２，第１のゲート電極９ａ，８ａをエッチングする。こうすることにより、メモリセルトランジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧを形成する。この後、フォトレジストを除去する。
【００４６】
次に、図１（ａ），（ｂ）に示すように、Ｎ型，Ｐ型ＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂの側壁に、例えば酸化膜等の図示せぬゲート側壁を形成する。次に、半導体装置上の全面に図示せぬフォトレジストを形成し、フォトリソグラフィ工程を用いて、このフォトレジストにメモリセル領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、不純物を注入してメモリセルトランジスタ１のソース・ドレイン領域５を形成する。この後、例えばＣＶＤ法を用いて、図示せぬ絶縁膜を半導体装置上の全面に堆積する。次に、この絶縁膜に、フォトリソグラフィ工程及びエッチングにより、図示せぬコンタクトホールを適宜形成する。次に、このコンタクトホールを例えばタングステン等の金属により埋め込み、図示せぬ配線を形成する。次に、絶縁膜上に周知の技術を用いて例えば金属による配線を形成し、素子として完成する。
【００４７】
上記第１の実施形態によれば、不純物がドープされていない第１，第２のゲート電極材膜８ｃ，９ｃを形成する。次に、この第１，第２のゲート電極材膜８ｃ，９ｃをエッチングして、メモリセル領域において相互に隣接するメモリセルトランジスタ１を分離するためのスリット１０を形成するとともに、ＮＭＯＳ，ＰＭＯＳ領域においてＮ型，Ｐ型ＭＯＳトランジスタ２ａ，２ｂのゲート構造を形成する。このため、リソグラフィ工程、エッチング工程を削減でき、製造工程数を削減できる。
【００４８】
また、スリット１０、及びＮＭＯＳ，ＰＭＯＳトランジスタのゲート構造を形成後、第２のゲート電極材膜９ｃにＮ型不純物を注入することによりＮ型の第２のゲート電極９ａを形成して、この第２のゲート電極９ａをメモリセルセルトランジスタ１の浮遊ゲートとして用い、ＮＭＯＳトランジスタ２ａのゲート電極Ｇａとして用いる。次に、第２のゲート電極材膜９ｃにＰ型不純物を注入することによりＰ型の第２のゲート電極９ｂを形成して、この第２のゲート電極９ｂをＰＭＯＳトランジスタ２ｂのゲート電極Ｇｂとして用いる。このため、図２２に示す従来のような、Ｎ型に第１のゲート電極４３ａにＰ型不純物を多量に注入して一部反対導電型とする工程を行うことが不要となる。したがって、Ｐ型不純物が半導体基板３まで注入される問題を回避できる。
【００４９】
また、不純物がドープされていない第２のゲート電極９ｃに、Ｎ型，Ｐ型の不純物をそれぞれ注入しているため、不純物濃度の制御が容易である。したがって、本発明は、表面チャネル型のＣＭＯＳトランジスタの形成に最適である。
【００５０】
さらに、トレンチの内壁に熱酸化膜を形成する際に、第１，第２のゲート電極材膜８ｃ，９ｃに不純物がドープされていないので、トレンチの内壁の酸化膜の一部が突出することを防止できる。
【００５１】
また、メモリセル領域及びＮＭＯＳ領域の第２のゲート電極材膜９ｃにＮ型不純物を注入する際、同時にＮ型ＭＯＳトランジスタ２ａのソース・ドレイン領域６ａを形成し、ＰＭＯＳ領域の第２のゲート電極材膜９ｃにＰ型不純物を注入する際、同時にＰ型ＭＯＳトランジスタ２ｂのソース・ドレイン領域６ｂを形成する。このため、第２のゲート電極材膜９ｃに不純物を注入後、改めてソース・ドレイン領域６ａ，６ｂを注入する工程が不要となり、製造工程数を削減できる。
【００５２】
（第２の実施形態）
上記第１の実施形態では、メモリセル領域において、各メモリセルトランジスタ１の第２のゲート電極９ａの一部が素子分離絶縁膜４上に形成される。このため、この部分を考慮して素子分離絶縁膜４を形成する必要があり、素子分離絶縁膜４の幅をさらに小さくすることができない。したがって、半導体素子を微細化することが困難である。
【００５３】
第２の実施形態は、不純物がドープされていないゲート電極材膜に、Ｎ型，Ｐ型不純物を注入する点は、第１の実施形態と同様である。しかし、メモリセルトランジスタの浮遊ゲート電極が、素子分離絶縁膜と自己整合的に形成される点と、メモリセルトランジスタ及びＮＭＯＳ，ＰＭＯＳトランジスタのゲート構造を同一の工程で形成する点と、が第１の実施形態と異なる。
【００５４】
図１２（ａ）は、本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す断面図であり、図１２（ｂ）は図１２（ａ）と直交する方向を断面方向とする断面図である。
【００５５】
図１２（ａ）に示すように、半導体基板３の表面の一部から突出して、素子分離絶縁膜４が複数形成される。素子分離絶縁膜４相互間の基板１上に、第１のゲート絶縁膜７が形成される。メモリセル領域及びＮＭＯＳ領域の素子分離絶縁膜４相互間の半導体基板３表面上に、第１のゲート絶縁膜７を介してＮ型の第１のゲート電極８ａが形成される。また、ＰＭＯＳ領域の素子分離絶縁膜４相互間の半導体基板３表面上に、第１のゲート絶縁膜７を介してＰ型の第１のゲート電極８ｂが形成される。第１のゲート電極８ａ，８ｂの上端は、素子分離絶縁膜４より高く形成される。
【００５６】
上記Ｎ型，Ｐ型の第１のゲート電極８ａ，８ｂ上から上記素子分離絶縁膜４上に亘って第２のゲート絶縁膜１１が形成される。この第２のゲート絶縁膜１１上に第３のゲート電極１２が形成される。この第３のゲート電極１２は、メモリセル領域と周辺領域との境界の素子分離絶縁膜４上に、素子分離絶縁膜４に達する溝３１を有している。この溝３１は、図示せぬ絶縁膜により埋め込まれる。第３のゲート電極１２上にシリサイド３２が形成される。
【００５７】
図１２（ｂ）に示すように、メモリセル領域において、半導体基板３上に複数のメモリセルトランジスタ１が形成される。メモリセルトランジスタ１は、半導体基板３表面上に順次形成された第１のゲート電極８ａ、第２のゲート絶縁膜１１、第３のゲート電極１２と第１のゲート電極８ａに隣接して半導体基板３表面に形成されたソース・ドレイン領域５とにより構成される。第１のゲート電極８ａはメモリセルトランジスタの浮遊ゲート電極ＦＧとして機能し、第３のゲート電極１２は制御ゲート電極ＣＧとして機能する。第３のゲート電極１２上にシリサイド３２が形成される。
【００５８】
また、ＮＭＯＳ領域において、半導体基板３上にＮＭＯＳトランジスタ２ａが形成される。このＮＭＯＳトランジスタ２ａは、半導体基板上に順次形成された第１のゲート電極８ａ、第２のゲート絶縁膜１１、第３のゲート電極１２からなるゲート電極Ｇａとゲート電極Ｇａに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ａとにより構成される。第２のゲート絶縁膜１１は、ゲート電極Ｇａの略中央部に開口部３３を有し、この開口部３３を介して第１のゲート電極８ａと第３のゲート電極１２とが電気的に接続される。第３のゲート電極１２上にシリサイド３２が形成される。
【００５９】
また、ＰＭＯＳ領域において、半導体基板３上にＰＭＯＳトランジスタ２ｂが形成される。このＰＭＯＳトランジスタ２ｂは、半導体基板上に順次形成された第１のゲート電極８ｂ、第２のゲート絶縁膜１１、第３のゲート電極１２からなるゲート電極Ｇｂとゲート電極Ｇｂに隣接して半導体基板３の表面に形成されたソース・ドレイン領域６ｂとにより構成される。第２のゲート絶縁膜１１は、ゲート電極Ｇｂの略中央部に開口部３３を有し、この開口部３３を介して第１のゲート電極８ｂと第３のゲート電極１２とが電気的に接続される。第３のゲート電極１２上にシリサイド３２が形成される。
【００６０】
図１３（ａ），（ｂ）乃至図２０（ａ），（ｂ）は上記構成の半導体記憶装置の製造方法を順に示している。図１３（ｂ）は、図１３（ａ）と直交する方向を断面方向とする断面図であり、図１４（ｂ）は、図１４（ａ）と直交する方向を断面方向とする断面図である。以下、同様に、図１５（ｂ）乃至図２０（ｂ）は、同図番号（ａ）と直交する方向を断面方向とする断面図である。
【００６１】
図１３（ａ），（ｂ）に示すように、半導体基板３の表面に図示せぬウェルを形成し、メモリセル領域、ＮＭＯＳ領域、ＰＭＯＳ領域の半導体基板３表面に、チャネル制御に必要な所望のイオンを注入する。次に、半導体基板３上の全面に例えば熱酸化により第１のゲート絶縁膜７を形成する。次に、この第１のゲート絶縁膜７上の全面に、例えばＣＶＤ法を用いて第１のゲート電極材膜８ｃを形成する。次に、この第１のゲート電極材膜８ｃ上の全面に、例えばＣＶＤ法を用いて例えばシリコン窒化膜等のマスク材２１を形成する。
【００６２】
次に、図１４（ａ）,（ｂ）に示すように、上記マスク材２１上の全面に、図示せぬフォトレジストを形成し、このフォトレジストに、フォトリソグラフィ工程を用いて素子領域のパターンを転写する。次に、このフォトレジストをマスクとして例えばＲＩＥ法等の異方性エッチングにより、上記マスク材２１、第１のゲート電極材膜８ｃ、第１のゲート絶縁膜７、半導体基板３の一部をエッチングする。こうすることにより、マスク材２１、第１のゲート電極材膜８ｃ、第１のゲート絶縁膜７を貫通して半導体基板３に至るトレンチを形成する。次に、半導体装置上の全面に例えばＣＶＤ法により例えばシリコン酸化膜を堆積する。こうすることによりトレンチがシリコン酸化膜により埋め込まれる。次に、マスク材２１をストッパーとして、シリコン酸化膜を平坦化し、素子分離絶縁膜４を形成する。
【００６３】
次に、図１５（ａ），（ｂ）に示すように、上記素子分離絶縁膜４をエッチバックすることにより素子分離絶縁膜４の高さを低くした後、上記マスク材２１を除去する。
【００６４】
次に、図１６（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスト３４を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスト３４に、メモリセル領域及びＮＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジスト３４をマスクとして、例えば加速電圧が数十ＫｅＶ、注入量が約１０１５ｃｍ−２の条件で、例えばリンまたはヒ素等の不純物を半導体装置全面に注入する。この結果、第１のゲート電極材膜８ｃに不純物が注入されることにより、メモリセル領域及びＮＭＯＳ領域にＮ型の第１のゲート電極材膜８ｄを形成する。
【００６５】
次に、図１７（ａ），（ｂ）に示すように、上記フォトレジスト３４を除去した後、半導体装置上の全面にフォトレジスト３５を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスト３５に、ＰＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジスト３５をマスクとして、例えば加速電圧が十数ＫｅＶ、注入量が約１０１５ｃｍ−２の条件で、例えばボロン等の不純物を半導体装置全面に注入する。この結果、第１のゲート電極材膜８ｃに不純物が注入されることにより、ＰＭＯＳ領域にＰ型の第１のゲート電極材膜８ｅを形成する。
【００６６】
次に、図１８（ａ），（ｂ）に示すように、上記フォトレジスト３５を除去した後、半導体装置上の全面に例えばＣＶＤ法を用いて、厚さが例えば２０ｎｍの第２のゲート絶縁膜１１を形成する。こうすることによって、Ｎ型，Ｐ型の第１のゲート電極材膜８ｄ，８ｅ上から素子分離絶縁膜４上に亘って第２のゲート絶縁膜１１が形成される。次に、第２のゲート絶縁膜１１上に、図示せぬフォトレジストを形成する。次に、フォトリソグラフィ工程を用いて、フォトレジストに、ＭＯＳトランジスタ２ａ，２ｂのゲート構造が形成される領域の略中央部にそれぞれ開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて、第２のゲート絶縁膜１１をエッチングする。こうすることにより、第２のゲート絶縁膜１１に、前記フォトレジストに対応して開口部３３を形成する。なお、この技術は、特願２０００−２９１９１０に開示される。次に、フォトレジストを除去する。
【００６７】
次に、図１９（ａ），（ｂ）に示すように、上記第２のゲート絶縁膜１１上に第３のゲート電極材膜１２ａを形成する。このとき、この第３のゲート電極材膜１２ａにより上記開口部３３が埋め込まれる。次に、この第３のゲート電極材膜１２ａ上に例えばＣＶＤ法またはスパッタリング法によりタングステンシリサイドを堆積し、シリサイド３２を形成する。
【００６８】
次に、図２０（ａ），（ｂ）に示すように、半導体装置上の全面にフォトレジスタ３６を形成する。次に、フォトリソグラフィ工程を用いて、このフォトレジスタ３６に、メモリセルトランジスタ１、及びＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲートパターンと、メモリセル領域とＮＭＯＳ領域との境界の素子分離絶縁膜４上の略中央部に開口部を有するパターンと、を転写する。次に、このフォトレジスト３６をマスクとして、上記第３のゲート電極材膜１２ａ、第２のゲート絶縁膜１１、Ｎ型，Ｐ型の第１のゲート電極８ｄ，８ｅを例えばＲＩＥ法等の異方性エッチングを用いてエッチングする。こうすることにより、メモリセルトランジスタ１の制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧを形成するとともに、ＮＭＯＳ，ＰＭＯＳトランジスタ２ａ，２ｂのゲート電極Ｇａ，Ｇｂを形成する。また同時に、メモリセル領域とＮＭＯＳ領域との境界の素子分離絶縁膜４上の略中央部に溝３１を形成する。
【００６９】
次に、図１２（ａ），（ｂ）に示すように、上記フォトレジスト３６を除去する。次に、ＮＭＯＳ，ＰＭＯＳトランジスタのゲート電極Ｇａ，Ｇｂの側壁に、例えば酸化膜等の図示せぬゲート側壁を形成する。次に、半導体装置上の全面に図示せぬフォトレジストを形成し、フォトリソグラフィ工程を用いて、このフォトレジストにメモリセル領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、不純物を注入してメモリセルトランジスタ１のソース・ドレイン領域５を形成する。次に、このフォトレジストを除去する。
【００７０】
次に、半導体装置上の全面に図示せぬフォトレジストを堆積する。次に、フォトリソグラフィ工程を用いて、このフォトレジストに、ＮＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばリン、ヒ素等の不純物を半導体装置全面に注入して、ＮＭＯＳトランジスタ２ａのソース・ドレイン領域６ａを形成する。
【００７１】
次に、半導体装置上の全面に図示せぬフォトレジストを堆積する。次に、フォトリソグラフィ工程を用いて、このフォトレジストに、ＰＭＯＳ領域に開口部を有するパターンを転写する。次に、このフォトレジストをマスクとして、例えばボロン等の不純物を半導体装置全面に注入して、ＰＭＯＳトランジスタ２ｂのソース・ドレイン領域６ｂを形成する。
【００７２】
次に、例えばＣＶＤ法を用いて、図示せぬ絶縁膜を半導体装置上の全面に堆積する。次に、この絶縁膜に、フォトリソグラフィ工程及びエッチングにより、図示せぬコンタクトホールを適宜形成する。次に、このコンタクトホールを例えばタングステン等の金属により埋め込み、図示せぬ配線を形成する。次に、絶縁膜上に周知の技術を用いて例えば金属による配線を形成し、素子として完成する。
【００７３】
上記第２の実施形態によれば、周辺回路に表面チャネル型のＣＭＯＳトランジスタを有する半導体記憶装置において、第１の実施形態と同様に、Ｐ型不純物を多量に注入する工程が不要となり、Ｐ型不純物が半導体基板３まで注入される問題を回避できる。さらに、熱拡散の際、トレンチ２２の内壁の酸化膜の一部が突出することを防止できる。
【００７４】
さらに、メモリセルトランジスタ１の浮遊ゲート電極ＦＧを、素子分離絶縁膜４と自己整合的に形成するため、浮遊ゲート電極ＦＧが素子分離絶縁膜４上に延出しない。このため、素子分離絶縁膜４を、浮遊ゲート電極ＦＧの延出分を考慮することなく微細化できる。したがって、半導体素子をさらに小型化できる。
尚、上記実施形態において、図１８に示すように、ＮＭＯＳ，ＰＭＯＳ領域の第２のゲート絶縁膜１１に開口部３３を形成し、この開口部３３を介してＮ型，Ｐ型の第１のゲート電極材膜８ｄ，８ｅと第３のゲート電極１２を電気的に接続する製造工程とした。しかし、これに限らず、例えば、ＮＭＯＳ，ＰＭＯＳ領域の第２のゲート絶縁膜１１を全て除去する工程とすることもできる。
【００７５】
また、第１，第２の実施形態において、メモリセルトランジスタ１の浮遊ゲート電極をＮ型としたが、Ｐ型とすることもできる。この場合、メモリセル領域及びＰＭＯＳ領域のゲート電極材膜８ｃ，９ｃに同時にＰ型不純物を注入すればよい。
【００７６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７７】
【発明の効果】
以上、詳述したように本発明によれば、不純物が半導体基板まで注入されることによって半導体基板表面の不純物濃度が変動することなく、製造工程を削減可能な不揮発性半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す断面図。
【図２】図１に示す不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す断面図。
【図１３】図１２に示す不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】不揮発性半導体記憶装置の従来の製造方法を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】トレンチ部を拡大して示す断面図。
【符号の説明】
１…メモリセルトランジスタ、
２ａ，２ｂ…ＮＭＯＳ，ＰＭＯＳトランジスタ、
３…半導体基板、
４…素子分離絶縁膜、
５，６ａ，６ｂ…ソース・ドレイン領域、
７，１１…第１，第２のゲート絶縁膜、
８ｃ，９ｃ…第１，第２のゲート電極材膜、
８ａ，９ａ…Ｎ型の第１，第２のゲート電極、
９ａ，９ｂ…Ｐ型の第１，第２のゲート電極、
１２…第３のゲート電極、
１３…シリサイド。
Claims (4)
- 半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、
前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていない第１ゲート電極材膜を順次形成する工程と、
前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記第１ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート電極材膜上に、不純物がドープされていない第２ゲート電極材膜を形成する工程と、
前記第２ゲート電極材膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記第１，第２ゲート電極材膜をエッチングし、前記第１，２トランジスタのゲート構造を形成するとともに、前記第１，第２周辺領域において前記半導体基板の表面を一部露出させる工程と、
前記第１，第２トランジスタの前記ゲート構造の形成の後、前記メモリセル領域の前記第２ゲート電極材膜と、前記第１周辺領域の前記第２ゲート電極材膜及び前記半導体基板の表面と、に第１導電型の不純物を注入し、前記第２周辺領域の前記第２ゲート電極材膜及び前記半導体基板の表面に第２導電型の不純物を注入する工程と、
前記第１周辺領域及び前記第２周辺領域において前記不純物を注入後、熱処理により前記メモリセル領域、前記第１，第２周辺領域の前記第２ゲート電極材膜の不純物を前記メモリセル領域、前記第１，第２周辺領域の前記第１ゲート電極材膜に拡散させる工程と、
前記不純物を前記第１ゲート電極材膜に拡散させた後、前記メモリセル領域において、前記第２ゲート電極材膜上に第２ゲート絶縁膜、導電膜を順次形成する工程と、
前記第２ゲート絶縁膜及び前記導電膜を形成後、前記メモリセル領域において、前記導電膜、前記第２ゲート電極材膜、前記第２ゲート絶縁膜、前記第１ゲート電極材膜をエッチングして前記メモリセルトランジスタのゲート構造を形成する工程と、
前記ゲート構造の形成後、前記メモリセル領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタのソース・ドレイン領域を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、
前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、
前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１周辺領域において、前記ゲート電極材膜に第１導電型の不純物を注入し、前記第２周辺領域において、前記ゲート電極材膜に第２導電型の不純物を注入する工程と、
前記第１周辺領域及び前記第２周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第１，第２周辺領域において、前記ゲート電極材膜上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜の形成後、前記第１，第２周辺領域において、前記第２ゲート絶縁膜の一部を除去し、前記ゲート電極材膜に達する開口部を形成する工程と、
前記開口部の形成後、前記第２ゲート絶縁膜上と、前記開口部内と、に導電膜を形成する工程と、
前記導電膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第１，第２トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、
前記ゲート構造の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第１，第２トランジスタのソース・ドレイン領域を形成する工程と、
を具備し、前記第１，第２トランジスタの前記ゲート構造を形成する工程は、前記第１，第２トランジスタにおいて前記ゲート電極材膜と前記導電膜とが、前記開口部を介して電気的に接続されるように、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に配設された、メモリセルトランジスタが形成されるメモリセル領域と、第１，第２トランジスタが形成される第１，第２周辺領域とを有する不揮発性半導体記憶装置において、
前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板上に第１ゲート絶縁膜、及び不純物がドープされていないゲート電極材膜を順次形成する工程と、
前記メモリセル領域及び前記第１，第２周辺領域において、前記第１ゲート絶縁膜、前記ゲート電極材膜を貫通して前記半導体基板内に至る素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成の後、前記メモリセル領域及び前記第１周辺領域において、前記ゲート電極材膜に第１導電型の不純物を注入し、前記第２周辺領域において、前記ゲート電極材膜に第２導電型の不純物を注入する工程と、
前記第１周辺領域及び前記第２周辺領域において前記不純物を注入した後、前記メモリセル領域及び前記第１，第２周辺領域において、前記ゲート電極材膜上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜の形成後、前記第１，第２周辺領域の前記第２ゲート絶縁膜を除去する工程と、
前記第２ゲート絶縁膜の除去後、前記メモリセル領域の前記第２ゲート絶縁膜上と、前記第１，第２周辺領域の前記ゲート電極材上と、に導電膜を形成する工程と、
前記導電膜の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記導電膜、前記第２ゲート絶縁膜、前記ゲート電極材膜をエッチングして前記メモリセルトランジスタ及び前記第１，第２トランジスタのゲート構造を形成するとともに、前記半導体基板の表面を一部露出させる工程と、
前記ゲート構造の形成後、前記メモリセル領域及び前記第１，第２周辺領域において、前記半導体基板の表面に不純物を注入して前記メモリセルトランジスタ及び前記第１，第２トランジスタのソース・ドレイン領域を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記素子分離絶縁膜を形成後、この素子分離絶縁膜を一部エッチングして高さを低くする工程をさらに具備することを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001244556A JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001244556A JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060091A JP2003060091A (ja) | 2003-02-28 |
| JP4109845B2 true JP4109845B2 (ja) | 2008-07-02 |
Family
ID=19074467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001244556A Expired - Fee Related JP4109845B2 (ja) | 2001-08-10 | 2001-08-10 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4109845B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537278B1 (ko) * | 2003-09-05 | 2005-12-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| KR100538884B1 (ko) * | 2004-03-30 | 2005-12-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| JP2008244009A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2015053373A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2001
- 2001-08-10 JP JP2001244556A patent/JP4109845B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003060091A (ja) | 2003-02-28 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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