JP2002319590A

JP2002319590A - 半導体装置

Info

Publication number: JP2002319590A
Application number: JP2001123003A
Authority: JP
Inventors: Satoshi Shiraki; 白木　　聡; Shigeki Takahashi; 茂樹高橋; Keimei Himi; 啓明氷見
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-04-20
Filing date: 2001-04-20
Publication date: 2002-10-31

Abstract

(57)【要約】【課題】埋め込み拡散層を設けない構成で電流能力を
向上させることができる半導体装置を提供する。【解決手段】ＳＯＩ基板６の素子形成層６ｂの表層部
のうち単位セル１の中心部にコレクタ領域３が形成され
ている。また、素子形成層６ｂの表層部のうち外周側に
channelP拡散層７が形成され、channelP拡散層７の表層
部のうち単位セル１の外周側にコレクタ領域３を囲む様
にしてエミッタ領域５が形成され、中心部側にベース領
域４が形成されている。また、コレクタ領域３を包み込
む様にして素子形成層６ｂの表層部に不純物濃度が５×
１０¹⁶ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下であるＡＤＮｗ
ｅｌｌ８が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラデバイ
スを有する半導体装置に関する。

【０００２】

【従来の技術】従来、支持層と素子形成層との間に埋め
込み酸化膜を形成してなるＳＯＩ基板を利用して、素子
形成層に埋め込み酸化膜まで達するトレンチを形成して
トレンチ分離を行って半導体装置を形成する技術があ
る。この様な半導体装置では、隣接するデバイスを絶縁
分離することができるため、耐ノイズ性を向上させたり
寄生動作を防止したりすることができる等、多数のメリ
ットがある。

【０００３】図１１は、ＳＯＩ基板にバイポーラトラン
ジスタが形成された半導体装置の模式図であり、（ａ）
はバイポーラトランジスタのレイアウトを示し、（ｂ）
は（ａ）におけるＧ−Ｇの部分断面を示す。図１１に示
すように、素子形成層１０１にトレンチ１０２が形成さ
れて絶縁分離されており、素子形成層１０１における埋
め込み酸化膜１０３側に不純物濃度の濃い埋め込み拡散
層１０４が形成されている。また、埋め込み酸化膜１０
３に対する素子形成層１０１の反対側は支持層１０５と
なっている。

【０００４】また、素子形成層１０１における表層部に
はベース領域１０７とＶ字形状のエミッタ領域１０８が
形成されている。また、素子形成層１０１における表層
部にはコレクタ領域１０９が形成されている。この様な
構成では、埋め込み拡散層１０４を介してエミッタ−コ
レクタ間に電流が流れるため、エミッタ−コレクタ間の
抵抗が低減されて電流能力が確保されている。

【０００５】

【発明が解決しようとする課題】ところで、ＳＯＩ基板
に埋め込み拡散層１０４を形成する場合は、素子形成層
１０１となるＳｉ基板の表面にイオン注入等により埋め
込み拡散層１０４を形成し、また、支持層１０５となる
Ｓｉ基板の表面に埋め込み酸化膜１０３を形成してい
る。

【０００６】そこで、埋め込み拡散層１０４を形成する
には、素子形成層１０１の厚みがその分厚くなり、トレ
ンチ１０２を深く形成しなければならずトレンチ１０２
を形成するために多くの時間を必要としてしまう。

【０００７】また、この埋め込み酸化膜１０３と埋め込
み拡散層１０４とを張り合わせるようにする。しかしな
がら、埋め込み酸化膜１０３と埋め込み拡散層１０４と
の接合性がそれ程高くないため、ＳＯＩ基板の歩留まり
が低くなってしまう。

【０００８】従って、埋め込み拡散層１０４を設けない
と歩留まりが向上し製造時間を短縮することができ、さ
らにはＳｉ基板の使用量を削減することができると思わ
れる。しかし、埋め込み拡散層１０４を設けないと、エ
ミッタ−コレクタ間の抵抗が大きくなるため電流能力が
低下してしまう。そのため、埋め込み拡散層１０４を設
けたバイポーラトランジスタと同等の電流能力を確保し
ようとすると、面積が拡大してしまい、結局はＳｉ基板
の使用量を削減することができない。

【０００９】本発明は、上記問題点に鑑み、埋め込み拡
散層を設けない構成で電流能力を向上させることができ
る半導体装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、支持層（６ａ）と素子
形成層（６ｂ）とが埋め込み絶縁膜（６ｃ）を間に挟ん
で積層されてなるＳＯＩ基板（６）を備え、素子形成層
の表層部に第１導電型の第１の拡散層（７）と第２導電
型のコレクタ領域（３）とが形成され、第１の拡散層の
表層部に第１導電型のベース領域（４）と第２導電型の
エミッタ領域（５）とが形成されてなる半導体装置にお
いて、ベース領域とコレクタ領域とエミッタ領域とから
なる単位セル（１）は、ＳＯＩ基板の表面において、エ
ミッタ領域又はコレクタ領域のいずれか一方を中心と
し、この中心となるエミッタ領域又はコレクタ領域のい
ずれか一方をベース領域及びエミッタ領域又はコレクタ
領域のうち中心とならない方で囲むレイアウトになって
いることを特徴としている。

【００１１】本発明では、コレクタ領域とエミッタ領域
のいずれか一方をいずれか他方で囲むことにより、エミ
ッタ−コレクタ間の対向長を長くすることができ、電流
能力を向上させることができる。従って、埋め込み拡散
層を設けない構成で電流能力を向上させることができる
半導体装置を提供することができる。

【００１２】この場合、請求項２に記載の発明では、第
１導電型がＰ型であって第２導電型がＮ型であり、素子
形成層の表層部において、コレクタ領域を包み込む様に
して、不純物濃度が５×１０¹⁶ｃｍ^-3以上１×１０¹⁷ｃ
ｍ^-3以下であるＮ型の第２の拡散層（８）が形成されて
いることを特徴としている。

【００１３】この様に、不純物濃度の大きい第２の拡散
層を形成することにより、エミッタ−コレクタ間の抵抗
を低減して、更に電流能力を向上させることができる。

【００１４】また、請求項３に記載の発明のように、請
求項２の発明において、第１の拡散層と第２の拡散層と
がオーバーラップしており、ＳＯＩ基板の表面での第２
の拡散層における第１の拡散層側の端部と第１の拡散層
における第２の拡散層側の端部とのオーバーラップ長
（Ｌ）を０μｍ以上２μｍ以下とすると好適である。

【００１５】また、請求項４に記載の発明のように、請
求項１の発明において、第１導電型をＮ型とし第２導電
型をＰ型として、第１の拡散層の不純物濃度を５×１０
¹⁶ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下としても、請求項２
の発明と同様に更に電流能力を向上させることができ
る。

【００１６】また、請求項５に記載の発明のように、請
求項４の発明において、コレクタ領域を包み込む様にし
て第２の拡散層（８）を形成し、第１の拡散層と第２の
拡散層とがオーバーラップしており、ＳＯＩ基板の表面
での第２の拡散層における第１の拡散層側の端部と第１
の拡散層における第２の拡散層側の端部とのオーバーラ
ップ長（Ｌ）を０μｍ以上２μｍ以下とすると好適であ
る。

【００１７】また、請求項６に記載の発明のように、請
求項１〜５の発明において、ＳＯＩ基板の表面において
単位セルのレイアウトを六角形にすることで、複数個の
単位セルを隣接して配置した際に効率的にエミッタ−コ
レクタ間の対向長を長くすることができる。

【００１８】また、請求項７に記載の発明では、請求項
１〜６の発明において、素子形成層の厚みが６μｍ以上
であることを特徴としている。

【００１９】本発明では、素子形成層に埋め込み拡散層
を形成していないため素子形成層を薄くすることがで
き、これにより第１の拡散層の下層の素子形成層が空乏
化しやすくなり耐圧を向上させることができる。そのた
め、素子形成層の下層部の不純物濃度を大きくすること
ができ、電流能力を向上させることができる。

【００２０】また、請求項８に記載の発明では、請求項
１〜７の発明において、単位セルの中心となっているエ
ミッタ領域又はコレクタ領域のいずれか一方を囲むよう
にしてベース領域が繋がっていることを特徴としてい
る。

【００２１】これによりサージ耐量を向上させることが
できる。

【００２２】また、請求項９に記載の発明のように、請
求項１〜８の発明のように、単位セルのレイアウトをコ
レクタ領域が中心となるようにすると、更に電流能力を
向上することができる。

【００２３】また、請求項１０に記載の発明では、請求
項９の発明において、エミッタ領域がコレクタ領域を囲
むようにして繋がっていることを特徴としている。

【００２４】これにより、請求項８の発明と同様にサー
ジ耐量を向上させることができる。

【００２５】また、請求項１１に記載の発明のように、
請求項１乃至１０の発明において、エミッタ領域におけ
る単位セルの中心から外周側に向かう方向の幅を２μｍ
以上とすると、電流増幅率のばらつきを抑制することが
できる。

【００２６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２７】

【発明の実施の形態】（第１実施形態）以下、図に示す
実施形態について説明する。本実施形態は半導体装置と
してＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮト
ランジスタという）を適用したものである。図１は本実
施形態に係るＮＰＮトランジスタの概略図であって、
（ａ）は複数個の単位セルを集合した状態のレイアウト
を示し、（ｂ）は（ａ）におけるＡ−Ａの部分断面を示
す。

【００２８】図１（ａ）に示すように、複数個（図では
１６個）の単位セル１が集合されて周囲がトレンチ２で
囲まれている。各々の単位セル１はコレクタ領域３を中
心として、コレクタ領域３がベース領域４で囲まれると
共に、更にその周囲がエミッタ領域５で囲まれたレイア
ウトになっている。

【００２９】図１（ｂ）に示すように、ＮＰＮトランジ
スタは、支持層６ａと素子形成層６ｂとが埋め込み絶縁
膜としての埋め込み酸化膜６ｃを間に挟んで積層されて
なるＳＯＩ基板６に形成されている。この素子形成層６
ｂには埋め込み拡散層が形成されておらず、素子形成層
６ｂの厚みは６μｍ以上となっている。

【００３０】また、素子形成層６ｂの表層部のうち単位
セル１の外周側に第１の拡散層としてのchannel拡散層
７が形成されており、コレクタ領域３を囲むようにして
繋がっている。つまり、ＳＯＩ基板６の表面側から見る
と、channel拡散層７はコレクタ領域３を中心として枠
形状に配置されている。このchannel拡散層７の導電型
はＰ型となっている。

【００３１】また、channel拡散層７の表層部における
単位セル１の外周側にエミッタ領域５が形成されてい
る。また、エミッタ領域５はコレクタ領域３を囲む様に
して繋がっている。つまり、ＳＯＩ基板６の表面側から
見ると、エミッタ領域５はコレクタ領域３を中心として
枠形状に配置されている。このエミッタ領域５はＮ型の
拡散層からなる。そして、これらのchannel拡散層７及
びエミッタ領域５は、隣接する単位セル１間で共用され
ている。

【００３２】ここで、エミッタ領域５は単位セル１の中
心から外周側に向かう方向の幅が２μｍ以上となってい
る。エミッタ領域５の幅が小さいとＮＰＮトランジスタ
を製造する際に加工性の影響を受け、電流増幅率（以
下、ＨＦＥという）のばらつきが大きくなりバイポーラ
性能が低下してしまう。そのため、エミッタ領域５の幅
は２μｍ以上にすると望ましい。なお、単位セル１の寸
法にもよるが、一般にエミッタ領域５の幅は１５μｍ程
度以下にすると良い。

【００３３】また、channel拡散層７の表層部における
単位セル１の中心側にはベース領域４が形成されてい
る。このベース領域４はＰ⁺型となっている。

【００３４】また、素子形成層６ｂの表層部における単
位セル１の中心付近にはコレクタ領域３が形成されてい
る。このコレクタ領域３はＮ⁺型である。また、このコ
レクタ領域３を包み込む様にして、不純物濃度が濃くな
っているＮ型の第２の拡散層（以下、ＡＤＮｗｅｌｌと
いう）８が形成されている。このＡＤＮｗｅｌｌ８の不
純物濃度は、５×１０¹⁶ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以
下となっている。

【００３５】また、channel拡散層７とＡＤＮｗｅｌｌ
８とがオーバーラップしており、ＳＯＩ基板６の表面で
のＡＤＮｗｅｌｌ８におけるchannel拡散層７側の端部
とchannel拡散層７におけるＡＤＮｗｅｌｌ８側の端部
とのオーバーラップ長Ｌが０μｍ以上２μｍ以下となっ
ている。

【００３６】また、ＳＯＩ基板６（素子形成層）の表面
には、channel拡散層７とコレクタ領域３に渡るように
すると共に、コレクタ領域３を囲むようにＬＯＣＯＳ酸
化膜９が形成されている。また、単位セル１と外部とを
電気的に接続するためのベースコンタクト部４ａ、コレ
クタコンタクト部３ａ及びエミッタコンタクト部５ａが
開口する様にして、ＳＯＩ基板６の表面に層間絶縁膜１
０が形成されている。この層間絶縁膜１０としては例え
ばＢＰＳＧ膜を用いることができる。

【００３７】また、このＳＯＩ基板６の表面には金属等
からなる配線が形成されている。本実施形態では金属と
してアルミニウムを用いている。図２はこの配線１１ａ
〜ｃ、１２ａ〜ｃの構成を４個の単位セル１が集合した
状態で示す上面図である。なお、図２では、断面を示す
ものではないが便宜上、配線１１ａ〜ｃ、１２ａ〜ｃに
ハッチングを施している。

【００３８】この配線は、ＳＯＩ基板６側に形成されて
いる第１配線１１ａ〜ｃと、この第１配線の上に絶縁層
を介して形成されている第２配線１２ａ〜ｃとの２層で
構成されている。

【００３９】第１配線は、コレクタ領域３の上に形成さ
れたコレクタ用第１配線１１ａと、ベース領域４の上に
形成されたベース用第１配線１１ｂと、エミッタ領域５
の上に形成されたエミッタ用第１配線１１ｃとからな
る。コレクタ用第１配線１１ａは矩形状となっており、
コレクタコンタクト部３ａと電気的に接続されている。
また、ベース用第１配線１１ｂは枠形状となっており、
ベースコンタクト部４ａと電気的に接続されている。ま
た、エミッタ用第１配線１１ｃは隣接する単位セル１に
渡って形成されて略田の字形状となっており、エミッタ
コンタクト部５ａと電気的に接続されている。

【００４０】第２配線は、コレクタ用第２配線１２ａ、
ベース用第２配線１２ｂ、及びエミッタ用第２配線１２
ｃの各々が、一方向（図２の紙面横方向）に隣接する複
数個（図では２個）の単位セル１に渡って形成されてい
る。そして、絶縁層にコンタクトホール１３を形成し
て、各々、コレクタ用第１配線１１ａとコレクタ用第２
配線１２ａ、ベース用第１配線１１ｂとベース用第２配
線１２ｂ、及びエミッタ用第１配線１１ｃとエミッタ用
第２配線１２ｃとが電気的に接続されている。この様
に、コレクタ領域３が中心となったＮＰＮトランジスタ
を、以下、コレクタ中心ＮＰＮトランジスタという。

【００４１】次に、この様なコレクタ中心ＮＰＮトラン
ジスタの形成方法について簡単に述べる。まず、ＳＯＩ
基板６を用意してトレンチ２を形成する。そして、素子
形成層６ｂに不純物をドーピングすることでＡＤＮｗｅ
ｌｌ８を形成する。その後、素子形成層６ｂ上にＬＯＣ
ＯＳ酸化膜９を形成し、ＬＯＣＯＳ酸化膜９をマスクと
して不純物をドーピングすることでchannel拡散層７を
形成する。続いて、ＳＯＩ基板６の表面にレジストを形
成する等した後不純物をドーピングすることで、ベース
領域４、エミッタ領域５及びコレクタ領域３を形成す
る。

【００４２】次に、ＳＯＩ基板６の表面にＢＰＳＧ膜等
の酸化膜を形成し、ベースコンタクト部４ａ、エミッタ
コンタクト部５ａ、及びコレクタコンタクト部３ａが開
口するようにパターニングする。そして、ＳＯＩ基板６
上に第１配線を形成し、第１配線１１ａ〜ｃ上に絶縁層
を介して第２配線１２ａ〜ｃを形成して、本実施形態の
コレクタ中心ＮＰＮトランジスタが完成する。

【００４３】この様に、本実施形態のコレクタ中心ＮＰ
Ｎトランジスタは、コレクタ領域３をエミッタ領域５で
囲む構成にしているため、コレクタ領域３とエミッタ領
域５とが対向する長さ（以下、対向長という）を長くす
ることができる。その結果、電流が流れる断面積を大き
くして電流能力を向上させることができるため、埋め込
み拡散層を設けない構成で電流能力を向上させることが
できる。

【００４４】また、コレクタ領域３を包み込むようにし
て設けられたＡＤＮｗｅｌｌ８は不純物濃度が高いた
め、従来設けていた埋め込み拡散層と同様にエミッタ−
コレクタ間の抵抗を下げることができる。従って、ＡＤ
Ｎｗｅｌｌ８を設けることにより、更に電流能力を向上
させることができる。

【００４５】実際、本発明者らが本実施形態のコレクタ
中心ＮＰＮトランジスタについて、ＨＦＥとコレクタ電
流Ｉｃとの関係を調査したところ、図３に示すように、
従来の上記図１１で示したＶ字形状のＮＰＮトランジス
タにおいて埋め込み拡散層を削除した場合（図中、白丸
のプロットで示す）よりも、本実施形態のＮＰＮトラン
ジスタ（図中、黒三角のプロットで示す）は電流能力が
向上することを確認できた。なお、図３におけるＨＦＥ
は最大のＨＦＥを１として規格化した値である。

【００４６】ここで、図３においては、後述の第３或は
第４実施形態で示すエミッタ領域５が単位セル１の中心
に形成された場合のＨＦＥとコレクタ電流との関係も示
している（図中、白三角のプロットで示す）。そして、
コレクタ中心ＮＰＮトランジスタとエミッタ中心ＮＰＮ
トランジスタの電流能力を、一般的な電流能力の指標で
あるＨＦＥが最大ＨＦＥの７０％の場合（ＨＦＥが０．
７である場合）におけるコレクタ電流Ｉｃの値で比較す
ると、コレクタ中心ＮＰＮトランジスタの方が電流能力
が高くなっている。

【００４７】これは、コレクタ領域３が中心に配置され
ている方がエミッタ領域５が中心に配置されている場合
よりも、実質的なエミッタ領域５の面積が大きくなるた
めであると思われる。

【００４８】また、ＡＤＮｗｅｌｌ８とchannel拡散層
７とのオーバーラップ長Ｌはコレクタ−ベース間耐圧や
コレクタ電流Ｉｃの最大値Ｉｍａｘに依存する。発明者
らが、これらの依存について検討したところ、図４に示
すような関係が得られた。図４（ａ）はＡＤＮｗｅｌｌ
とchannel拡散層とのオーバーラップ長Ｌとコレクタ−
ベース間耐圧との関係を示す図であり、図４（ｂ）はＡ
ＤＮｗｅｌｌとchannel拡散層とのオーバーラップ長Ｌ
とコレクタ電流の最大値Ｉｍａｘとの関係を示す図であ
る。

【００４９】図４から、一般的なトランジスタの仕様で
あるコレクタ−ベース間耐圧が６０Ｖ以上、コレクタ電
流の最大値Ｉｍａｘが３ｍＡ以上となるＡＤＮｗｅｌｌ
とchannel拡散層とのオーバーラップ長Ｌは、０〜２μ
ｍであることが分かった。従って、本実施形態ではこの
オーバーラップ長Ｌを０〜２μｍとしている。

【００５０】なお、ここでコレクタ電流の最大値Ｉｍａ
ｘとしては、一般的な電流能力の指標であるＨＦＥが最
大ＨＦＥの７０％の場合におけるコレクタ電流Ｉｃの値
である。なお、このオーバーラップ長Ｌは、ＡＤＮｗｅ
ｌｌ８のＳＯＩ基板６の厚み方向の深さが３μｍ程度で
あり、channel拡散層７の同じ方向の深さが２μｍ程度
である場合に最適な範囲である。

【００５１】また、コレクタ中心ＮＰＮトランジスタで
は、微細配線技術を利用して単位セル１の寸法を小さく
することにより、同じ面積のトランジスタで比較した場
合に更にエミッタ−コレクタ間の対向長を長くすること
ができ、電流能力を向上させることができる。

【００５２】また、ベース領域４をコレクタ領域３が囲
まれる様な枠形状になるように繋げて面積を大きくして
おり、それに合わせてベース用第１配線１１ｂも枠形状
に形成しているため、ＥＳＤサージ耐量を向上させるこ
とができる。

【００５３】また、エミッタ領域５をコレクタ領域３が
囲まれた領域で繋げているため、エミッタの面積が大き
くなりＥＳＤサージ耐量を向上させることができる。ま
た、コレクタ領域３に電圧を印加した際のサージに対し
て均一に寄生動作を起こすことができる。特に、本実施
形態では隣接する単位セル１との間でエミッタ領域５を
繋げており、それに合わせてエミッタ用第１配線１１ｃ
も複数個の単位セル１で繋げて形成しているため、更に
ＥＳＤサージ耐量を向上させることができ、また、均一
に寄生動作を起こす領域を大きくすることができる。

【００５４】また、素子形成層６ｂに埋め込み拡散層を
形成していないため、素子形成層６ｂを薄膜化すること
ができる。従って、素子形成層６ｂのうちのchannel拡
散層７の下層のＮ^-層が空乏化し易くなるため、耐圧を
向上させることができる。従って、Ｎ^-層の濃度を高く
することができ、電流能力を向上させることができる。

【００５５】ただし、コレクタ電流Ｉｃの最大値Ｉｍａ
ｘは素子形成層６ｂの厚みに依存し、素子形成層６ｂの
厚みが薄すぎるとこの最大値Ｉｍａｘが小さくなるた
め、素子形成層６ｂの厚みは６μｍ以上にすると望まし
い。

【００５６】なお、素子形成層６ｂの厚みが６μｍ以上
であるのは、channel拡散層７におけるＳＯＩ基板６の
厚み方向の深さが２μｍ程度、エミッタ領域５における
ＳＯＩ基板６の厚み方向の深さが１μｍ程度である場合
に最適な値であり、このchannel拡散層７及びエミッタ
領域５の深さに応じて、適宜素子形成層６ｂの厚みを変
更すれば良い。

【００５７】（第２実施形態）本実施形態は半導体装置
としてＮＰＮトランジスタを適用したものであり、個々
の単位セル１をトレンチ２で囲むことが第１実施形態と
異なる。図５は、本実施形態のＮＰＮトランジスタの概
略図であり、（ａ）は１つの単位セルにおける平面のレ
イアウトを示し、（ｂ）は（ａ）におけるＢ−Ｂの部分
断面を示す。以下、主として第１実施形態と異なる部分
について述べ、図５中、図１と同一部分は同一符号を付
して説明を省略する。

【００５８】図５（ａ）に示すように、単位セル１にお
けるchannel拡散層７の外周をトレンチ２で囲むように
している。従って、エミッタ領域５及びchannel拡散層
７が隣接する単位セル１の間で共有されていない。

【００５９】この様に、個々の単位セル１をトレンチ２
で囲むようにしても、第１実施形態と同様の効果を発揮
することができる。

【００６０】なお、図示しないが層間絶縁膜上の第１及
び第２配線は第１実施形態のＮＰＮトランジスタと同様
に形成することができる。

【００６１】（第３実施形態）上記第１及び第２実施形
態では、コレクタ中心ＮＰＮトランジスタに本発明を適
用したものについて説明したが、エミッタ領域５を中心
としたＮＰＮトランジスタ（以下、エミッタ中心ＮＰＮ
トランジスタという）に対しても本発明を適用すること
ができる。図６は、本発明のＮＰＮトランジスタの概略
図であり、（ａ）は平面のレイアウトを示し、（ｂ）は
（ａ）におけるＣ−Ｃの部分断面を示す。以下、主とし
て第２実施形態と異なる部分について述べ、図中、図５
と同一部分は同一符号を付して説明を省略する。

【００６２】図６に示すように、単位セル１の外周がト
レンチ２により囲まれており、素子形成層６ｂの表層部
のうち単位セル１における中心にchannel拡散層７が形
成されている。このchannel拡散層７の表層部のうち単
位セル１における中心側にエミッタ領域５が形成され、
外周側にベース領域４が形成されている。また、単位セ
ル１の表層部のうち外周側には、エミッタ領域５及びch
annel拡散層７を囲むようにコレクタ領域３が形成され
ている。

【００６３】また、上述の様なＨＦＥのばらつきによる
バイポーラ性能の低下を防ぐために、エミッタ領域５に
おける単位セル１の中心から外周側に向かう方向の幅
は、２μｍ以上にすると望ましい。

【００６４】この様な構成でも、第１実施形態と同様の
効果を発揮することができる。

【００６５】（第４実施形態）第３実施形態では、個々
の単位セル１がトレンチ２で囲まれた構成のエミッタ中
心ＮＰＮトランジスタに本発明を適用した例について述
べたが、エミッタ中心ＮＰＮトランジスタにおいて、第
１実施形態の様に複数個の単位セル１を一括してトレン
チ２で囲むようにしても良い。

【００６６】この場合、隣接する単位セル１とコレクタ
領域３、コレクタコンタクト部３ａ、及びＡＤＮｗｅｌ
ｌ８を共用するようにすれば良い。また、この場合の配
線のレイアウトを図７を用いて説明する。なお、図７で
は、断面を示すものではないが便宜上、第１及び第２の
配線１１ａ〜ｃ、１２ａ〜ｃにハッチングを施してい
る。

【００６７】図７に示すように、エミッタ用第１配線１
１ｃは個々の単位セル１におけるエミッタ領域５上に矩
形状に形成されており、紙面横方向に伸びる帯状のエミ
ッタ用第２配線１２ｃとコンタクトホール１３を介して
電気的に接続されている。また、ベース用第１配線１１
ｂは個々の単位セル１において枠形状に形成されてお
り、ベース用第１配線１１ｂの一辺上で紙面横方向に帯
状に伸び、更に単位セル１の外側で紙面上下方向に帯状
に伸びてなるベース用第２配線１２ｂと、コンタクトホ
ール１３を介して電気的に接続されている。また、コレ
クタ用第１配線１１ａは隣接する単位セル１に渡って略
田の字形状に形成されており、紙面横方向に帯状に伸び
たコレクタ用第２配線１２ａとコンタクトホール１３を
介して電気的に接続されている。

【００６８】この様な構成のエミッタ中心ＮＰＮトラン
ジスタでも、第１実施形態と同様の効果を発揮すること
ができる。

【００６９】（第５実施形態）上記各実施形態は単位セ
ル１が矩形状のＮＰＮトランジスタについて本発明を適
用したが、ＳＯＩ基板６の表面において単位セル１のレ
イアウトが六角形のＮＰＮトランジスタに本発明を適用
しても良い。図８は、本実施形態のＮＰＮトランジスタ
のレイアウトを示す図である。

【００７０】図８に示すように、単位セル１の中心にコ
レクタ領域３が形成されており、コレクタ領域３を囲む
ようにしてベース領域４が形成され、更にベース領域４
を囲む様にしてエミッタ領域５が形成されている。ま
た、図示していないが、複数個の単位セル１を一括して
トレンチ２で囲むようにしている。なお、図中のＤ−Ｄ
断面は、図５の（ｂ）におけるトレンチ２を省略したも
のに相当する。

【００７１】この様に、単位セル１のレイアウトを六角
形にすることで、複数個の単位セル１を隣接して配置し
た際に効率的にエミッタ−コレクタ間の対向長を長くす
ることができる。その他、第１実施形態と同様の効果を
発揮することができる。

【００７２】なお、エミッタ中心ＮＰＮトランジスタに
おいても、この様に単位セル１のレイアウトを六角形に
することができる。

【００７３】（他の実施形態）上記各実施形態ではＮＰ
Ｎトランジスタに本発明を適用した場合について説明し
たが、ＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰ
トランジスタという）にも本発明を適用することができ
る。図９はコレクタ領域３が単位セル１の中心に形成さ
れているＰＮＰトランジスタ（以下、コレクタ中心ＰＮ
Ｐトランジスタという）の概略図であって、（ａ）は平
面のレイアウトを示し、（ｂ）は（ａ）におけるＥ−Ｅ
の部分断面を示す。

【００７４】図９に示す様に、コレクタ中心ＰＮＰトラ
ンジスタでは、上記第１〜５実施形態で示したコレクタ
中心ＮＰＮトランジスタと比較して、コレクタ中心ＮＰ
Ｎトランジスタにおけるchannel拡散層に相当する第１
の拡散層７の不純物濃度が５×１０¹⁶ｃｍ^-3以上１×１
０¹⁷ｃｍ^-3以下となっている。また、コレクタ中心ＮＰ
ＮトランジスタにおけるＡＤＮｗｅｌｌに相当する第２
の拡散層８の不純物濃度が、コレクタ中心ＮＰＮトラン
ジスタにおけるchannel拡散層と同程度になっている。
また、ベース領域７、コレクタ領域３などの導電型が上
記第１〜第５実施形態とは反対になっている。

【００７５】この様なＰＮＰトランジスタにおいても第
１実施形態と同様の効果を発揮することができる。

【００７６】また、図１０に示すような、エミッタ中心
ＰＮＰトランジスタにも本発明を適用することができ
る。このエミッタ中心ＰＮＰトランジスタは、図９に示
したコレクタ中心ＰＮＰトランジスタと比較して、単位
セル１の中心から外周側に向けてのエミッタ領域５やコ
レクタ領域３などの配置を逆にしたものであり、図９と
同一符号を付して説明を省略する。なお、図１０（ａ）
は平面のレイアウトを示し、図１０（ｂ）は（ａ）にお
けるＦ−Ｆの部分断面を示す。

【００７７】また、ＰＮＰトランジスタにおいても、Ｎ
ＰＮトランジスタにおいて説明したような、複数個の単
位セル１を一括してトレンチ２で囲む構成や単位セル１
のレイアウトを六角形にする構成を適用することができ
る。

【図面の簡単な説明】

【図１】第１実施形態に係るコレクタ中心ＮＰＮトラン
ジスタの概略図である。

【図２】第１実施形態に係るコレクタ中心ＮＰＮトラン
ジスタを配線を含んで示すレイアウト図である。

【図３】種々のトランジスタにおけるＨＦＥとコレクタ
電流との関係を示す図である。

【図４】ＡＤＮｗｅｌｌとchannel拡散層とのオーバー
ラップ長のコレクタ−ベース間耐圧やコレクタ電流の最
大値Ｉｍａｘに対する依存性を示す図である。

【図５】第２実施形態に係るコレクタ中心ＮＰＮトラン
ジスタの概略図である。

【図６】第３実施形態に係るエミッタ中心ＮＰＮトラン
ジスタの概略図である。

【図７】第４実施形態に係るエミッタ中心ＮＰＮトラン
ジスタの概略図である。

【図８】第５実施形態に係るコレクタ中心ＮＰＮトラン
ジスタの概略図である。

【図９】他の実施形態に係るコレクタ中心ＰＮＰトラン
ジスタの概略図である。

【図１０】他の実施形態に係るエミッタ中心ＰＮＰトラ
ンジスタの概略図である。

【図１１】従来のバイポーラトランジスタのレイアウト
を示す図である。

【符号の説明】

１…単位セル、３…コンタクト領域、４…ベース領域、
５…エミッタ領域、６…ＳＯＩ基板、６ａ…支持層、６
ｂ…素子形成層、６ｃ…埋め込み酸化膜（埋め込み絶縁
膜）、７…第１の拡散層、８…第２の拡散層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者氷見啓明愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 5F003 AP06 AZ03 BA27 BB90 BC01 BC02 BC05 BC08 BC09 BE09 BE90 BF01 BG01 BH01 BN01 BP01 5F082 AA03 AA13 AA33 BA06 BA22 BA24 BA33 BA48 BC01 DA06

Claims

【特許請求の範囲】

【請求項１】支持層（６ａ）と素子形成層（６ｂ）と
が埋め込み絶縁膜（６ｃ）を間に挟んで積層されてなる
ＳＯＩ基板（６）を備え、前記素子形成層の表層部に第
１導電型の第１の拡散層（７）と第２導電型のコレクタ
領域（３）とが形成され、前記第１の拡散層の表層部に
第１導電型のベース領域（４）と第２導電型のエミッタ
領域（５）とが形成されてなる半導体装置において、前記ベース領域と前記コレクタ領域と前記エミッタ領域
とからなる単位セル（１）は、前記ＳＯＩ基板の表面に
おいて、前記エミッタ領域又は前記コレクタ領域のいず
れか一方を中心とし、この中心となる前記エミッタ領域
又は前記コレクタ領域のいずれか一方を前記ベース領域
及び前記エミッタ領域又は前記コレクタ領域のうち前記
中心とならない方で囲むレイアウトになっていることを
特徴とする半導体装置。
【請求項２】前記第１導電型がＰ型であって前記第２
導電型がＮ型であり、前記素子形成層の表層部におい
て、前記コレクタ領域を包み込む様にして、不純物濃度
が５×１０¹⁶ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下であるＮ
型の第２の拡散層（８）が形成されていることを特徴と
する請求項１に記載の半導体装置。
【請求項３】前記第１の拡散層と前記第２の拡散層と
がオーバーラップしており、前記ＳＯＩ基板の表面での
前記第２の拡散層における前記第１の拡散層側の端部と
前記第１の拡散層における前記第２の拡散層側の端部と
のオーバーラップ長（Ｌ）が０μｍ以上２μｍ以下であ
ることを特徴とする請求項２に記載の半導体装置。
【請求項４】前記第１導電型がＮ型であって前記第２
導電型がＰ型であり、前記第１の拡散層の不純物濃度が
５×１０¹⁶ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下であること
を特徴とする請求項１に記載の半導体装置。
【請求項５】前記コレクタ領域を包み込む様にして第
２の拡散層（８）が形成され、前記第１の拡散層と前記
第２の拡散層とがオーバーラップしており、前記ＳＯＩ
基板の表面での前記第２の拡散層における前記第１の拡
散層側の端部と前記第１の拡散層における前記第２の拡
散層側の端部とのオーバーラップ長（Ｌ）が０μｍ以上
２μｍ以下であることを特徴とする請求項４に記載の半
導体装置。
【請求項６】前記ＳＯＩ基板の表面において前記単位
セルのレイアウトが六角形となっていることを特徴とす
る請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】前記素子形成層の厚みが６μｍ以上であ
ることを特徴とする請求項１乃至６のいずれか１つに記
載の半導体装置。
【請求項８】前記単位セルの中心となっている前記エ
ミッタ領域又は前記コレクタ領域のいずれか一方を囲む
ようにして前記ベース領域が繋がっていることを特徴と
する請求項１乃至７のいずれか１つに記載の半導体装
置。
【請求項９】前記単位セルのレイアウトは前記コレク
タ領域が中心となっていることを特徴とする請求項１乃
至８のいずれか１つに記載の半導体装置。
【請求項１０】前記エミッタ領域が前記コレクタ領域
を囲むようにして繋がっていることを特徴とする請求項
９に記載の半導体装置。
【請求項１１】前記エミッタ領域における前記単位セ
ルの中心から外周側に向かう方向の幅が２μｍ以上であ
ることを特徴とする請求項１乃至１０のいずれか１つに
記載の半導体装置。