JPS5923556A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5923556A JPS5923556A JP13349582A JP13349582A JPS5923556A JP S5923556 A JPS5923556 A JP S5923556A JP 13349582 A JP13349582 A JP 13349582A JP 13349582 A JP13349582 A JP 13349582A JP S5923556 A JPS5923556 A JP S5923556A
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- Japan
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- hexagonal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000002955 isolation Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 abstract description 17
- 238000009413 insulation Methods 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 101150089047 cutA gene Proteins 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、民生用機器あるいは産業用機器において広く
利用される半導体集積回路の構造に関する。
利用される半導体集積回路の構造に関する。
従来例の構成とその問題点
半導体集積回路の分野では、パターンの微細化と相まっ
て、集積度の向上をはかる取り組みが積極的になされて
いる。
て、集積度の向上をはかる取り組みが積極的になされて
いる。
この半導体集積回路(以下ICと記す)では、この中に
作り込まれる多数の回路要素間を分離すること、あるい
は多数の回路要素間の相互干渉を防止することが必要で
あり、ICがバイポーラ形ICであるときには、絶縁分
離領域によって島状に分離された島領域の中あるいは、
井戸状に作り込まれた領域(ウェル)の中に回路要素を
作り込むことによって相互間の分離を行い、また、IC
が絶縁ゲー)(MIS)形ICであるときには、作り込
まれるMIS形トランジスタの周囲をチャンネルしゃ新
領域で包囲することにより、MIS形トランジスタ間の
相互干渉を防止している。
作り込まれる多数の回路要素間を分離すること、あるい
は多数の回路要素間の相互干渉を防止することが必要で
あり、ICがバイポーラ形ICであるときには、絶縁分
離領域によって島状に分離された島領域の中あるいは、
井戸状に作り込まれた領域(ウェル)の中に回路要素を
作り込むことによって相互間の分離を行い、また、IC
が絶縁ゲー)(MIS)形ICであるときには、作り込
まれるMIS形トランジスタの周囲をチャンネルしゃ新
領域で包囲することにより、MIS形トランジスタ間の
相互干渉を防止している。
ところで、従来のICでは、上記の絶縁分離領域、所定
の導電型のウェルあるいは相互干渉防止用のチャンネル
しゃ新領域を半導体基体内へ作り込むにあたり、これら
の領域の形状を、直角座標系によるパターン形状として
いた。
の導電型のウェルあるいは相互干渉防止用のチャンネル
しゃ新領域を半導体基体内へ作り込むにあたり、これら
の領域の形状を、直角座標系によるパターン形状として
いた。
第1図(a)、(ト))および第2図(a) 、 (b
)は、従来のICの1例としてバイポーラ形IC内に作
り込まれる縦形NPNトランジスタの平面図と、同平面
図のB−B線に沿って切断して示した断面図を示す図で
あり、これらのトランジスタは、周知のNPNプレーナ
プロセスの下で半導体基体内に作り込まれるが、この作
り込み工程では直角座標系を用いて設計されたマスクパ
ターンが用いられる。
)は、従来のICの1例としてバイポーラ形IC内に作
り込まれる縦形NPNトランジスタの平面図と、同平面
図のB−B線に沿って切断して示した断面図を示す図で
あり、これらのトランジスタは、周知のNPNプレーナ
プロセスの下で半導体基体内に作り込まれるが、この作
り込み工程では直角座標系を用いて設計されたマスクパ
ターンが用いられる。
以下に、その製造過程について、図面を参照して説明す
る。先ず、出発材料となるP型シリコン基板1の表面上
の全域にN型エピタキシャル層2を成長させたのち、こ
の層を貫通してP型シリコン基板1に達する深さのP+
型絶縁分離領域3を形成して、N型エピタキシャル層2
を島状に分離する。次いで、第1図(−) 、 (b)
で示す縦形NPN)ランジスタにあっては、P型ベース
領域4、さらにこのP型ベース領域内にN+型エミッタ
領域5を、また、コレクタ領域となるN型エピタキシャ
ル島領域6の中にN 型コンタクト領域7を形成し、こ
ののち、コレクタ電極8、ベース電極9ならびにエミッ
タ電極10を形成する過程を経てトランジスタが作り込
1れる。一方、第2図(a) 、 (b)で示す横形P
NP トランジスタは、縦形NPN)ランジスタのベー
ス領域を形成するP型不純物の拡散工程でN型ベース領
域となるN型エピタキシャル島領域11の中にP型コン
クト領域12とP型エミッタ領域13を離間させて作り
込み、さらに、縦形NPN)ランジスタのエミッタ領域
を形成するN型不純物の拡散工程でN 型コンタクト領
域14を形成し、こののち、コレクタ、ベースならびに
エミッタ電極15.16ならびに17を形成する過程を
経て形成される。
る。先ず、出発材料となるP型シリコン基板1の表面上
の全域にN型エピタキシャル層2を成長させたのち、こ
の層を貫通してP型シリコン基板1に達する深さのP+
型絶縁分離領域3を形成して、N型エピタキシャル層2
を島状に分離する。次いで、第1図(−) 、 (b)
で示す縦形NPN)ランジスタにあっては、P型ベース
領域4、さらにこのP型ベース領域内にN+型エミッタ
領域5を、また、コレクタ領域となるN型エピタキシャ
ル島領域6の中にN 型コンタクト領域7を形成し、こ
ののち、コレクタ電極8、ベース電極9ならびにエミッ
タ電極10を形成する過程を経てトランジスタが作り込
1れる。一方、第2図(a) 、 (b)で示す横形P
NP トランジスタは、縦形NPN)ランジスタのベー
ス領域を形成するP型不純物の拡散工程でN型ベース領
域となるN型エピタキシャル島領域11の中にP型コン
クト領域12とP型エミッタ領域13を離間させて作り
込み、さらに、縦形NPN)ランジスタのエミッタ領域
を形成するN型不純物の拡散工程でN 型コンタクト領
域14を形成し、こののち、コレクタ、ベースならびに
エミッタ電極15.16ならびに17を形成する過程を
経て形成される。
このような構造のトランジスタを形成するだめの、絶縁
分離拡散、P型ベース拡散(P型コレクタ拡散、P型エ
ミッタ拡散)ならびにN+型エミッタ拡散(N 型コン
タクト拡散)の工程で用いるマスクパターンは、上記の
ように直角座標を用いて設計されたものであるため、第
1図(a)、第2図(a)で示すように、IC内に形成
された領域のパターンは、全て矩形の組み合せであられ
されるものとなる。このパターンは、リソグラフィーの
観点からみた場合、最密配置を実現しうるパターンとは
いえない。
分離拡散、P型ベース拡散(P型コレクタ拡散、P型エ
ミッタ拡散)ならびにN+型エミッタ拡散(N 型コン
タクト拡散)の工程で用いるマスクパターンは、上記の
ように直角座標を用いて設計されたものであるため、第
1図(a)、第2図(a)で示すように、IC内に形成
された領域のパターンは、全て矩形の組み合せであられ
されるものとなる。このパターンは、リソグラフィーの
観点からみた場合、最密配置を実現しうるパターンとは
いえない。
たとえば、絶縁分離領域が交わる関係にあるとき、この
交点において、半導体基板の無駄な占拠状態が生じる。
交点において、半導体基板の無駄な占拠状態が生じる。
また、各領域を、これらを包囲する領域との相対的な距
離の観点からみると、その全周にわたる均一性が角の部
分で損われている。このだめ、この部分でも半導体基板
の無駄な占拠状態が生じる、 ICの集積度がそれほど高くない場合には、上述した半
導体基板の無駄な占拠は大きな問題とはならない。しか
しながら、単位面積当りの集積数を増した高集積度のI
Cでは、このことが集積度をはばむ主要因の1つとして
表面化する。
離の観点からみると、その全周にわたる均一性が角の部
分で損われている。このだめ、この部分でも半導体基板
の無駄な占拠状態が生じる、 ICの集積度がそれほど高くない場合には、上述した半
導体基板の無駄な占拠は大きな問題とはならない。しか
しながら、単位面積当りの集積数を増した高集積度のI
Cでは、このことが集積度をはばむ主要因の1つとして
表面化する。
このことは、絶縁分離領域にかえて、相互干渉防止用の
領域として作用するチャンネルしゃ新領域の作り込みが
なされるMIS形ICにおいても同様にいえる。
領域として作用するチャンネルしゃ新領域の作り込みが
なされるMIS形ICにおいても同様にいえる。
発明の目的
本発明は、直角座標系を用いてマスクパターン設計がな
されたマスクの使用によりICを製作した場合の不都合
を排除することのできるICの構造を提供するものであ
る。
されたマスクの使用によりICを製作した場合の不都合
を排除することのできるICの構造を提供するものであ
る。
発明の構成
本発明は、直角座標系にかえて、三角座標系を用いてマ
スクパターン設計がなされたマスクを用いることにより
、半導体基板内へ絶縁分離領域、所定導電型のウェルも
しくはチャンネルしゃ新領域を三角座標系によるパター
ン形状として作り込み、さらに絶縁分離領域またはチャ
ンネルしゃ新領域によって包囲された半導体領域もしく
は所定導電型のウェルの中に所定の領域の作り込むこと
、さらに望ましくは、この所定の領域の作り込みも、三
角座標系を用いてマスクパターン設計がなされたマスク
を用いることによってなされていることを特徴とするI
C構造にかかるもので、このIC構造によれば、単一の
半導体基板内に作シ込壕れる回路要素を最密配置するこ
とができるとともに、単一の回路要素内における半導体
基板面積の無駄な占拠をなくし、半導体基板の利用率を
高めることができ、ICの集積度を高めることができる
。
スクパターン設計がなされたマスクを用いることにより
、半導体基板内へ絶縁分離領域、所定導電型のウェルも
しくはチャンネルしゃ新領域を三角座標系によるパター
ン形状として作り込み、さらに絶縁分離領域またはチャ
ンネルしゃ新領域によって包囲された半導体領域もしく
は所定導電型のウェルの中に所定の領域の作り込むこと
、さらに望ましくは、この所定の領域の作り込みも、三
角座標系を用いてマスクパターン設計がなされたマスク
を用いることによってなされていることを特徴とするI
C構造にかかるもので、このIC構造によれば、単一の
半導体基板内に作シ込壕れる回路要素を最密配置するこ
とができるとともに、単一の回路要素内における半導体
基板面積の無駄な占拠をなくし、半導体基板の利用率を
高めることができ、ICの集積度を高めることができる
。
実施例の説明
第3図および第4図は、本発明のバイポーラ形IC内へ
作シ込まれた縦形NPN トランジスタおよび横形PN
P )、ランジスタの平面形状を例示する平面図である
。
作シ込まれた縦形NPN トランジスタおよび横形PN
P )、ランジスタの平面形状を例示する平面図である
。
第3図において、18はP+型絶縁分離拡散領域、19
は同領域によって包囲され、コレクタ領域となるN型エ
ヒリキシャル島領域、2oは同領域の中に形成されたP
型ベース領域、21はP型ベース領域内に形成されたN
+mエミッタ領域、22はN+型ηタクト領域、そして
23,24および25は、コレクタ、ベースおよびエミ
ッタ電極である。
は同領域によって包囲され、コレクタ領域となるN型エ
ヒリキシャル島領域、2oは同領域の中に形成されたP
型ベース領域、21はP型ベース領域内に形成されたN
+mエミッタ領域、22はN+型ηタクト領域、そして
23,24および25は、コレクタ、ベースおよびエミ
ッタ電極である。
仁の縦形NPN )ランジスタでは、図示するようにP
+型絶縁分離領域19が六角形状を組み合された形状と
されることによって、これにょシ包囲され、コレクタ領
域となるN型エピタキシャル島領域19の形状もまた六
角形状を組み合せたものとなる。P型ベース領域20も
、2個の六角形を連繋させた形状とされ、一方の六角形
状部分にN型エミッタ領域21が六角形状として作り込
まれている。さらにN 型コンタクト領域22も六角形
状として作り込まれ、それぞれの領域に形成される電極
杉林もまた六角形状とされている。
+型絶縁分離領域19が六角形状を組み合された形状と
されることによって、これにょシ包囲され、コレクタ領
域となるN型エピタキシャル島領域19の形状もまた六
角形状を組み合せたものとなる。P型ベース領域20も
、2個の六角形を連繋させた形状とされ、一方の六角形
状部分にN型エミッタ領域21が六角形状として作り込
まれている。さらにN 型コンタクト領域22も六角形
状として作り込まれ、それぞれの領域に形成される電極
杉林もまた六角形状とされている。
一方、第4図で示した横形PNP )ランジスタでは、
P 型絶縁分離領域26、ベースとなるN型エピタキシ
ャル島領域27、P型コンクト領域28、P型エミッタ
領域29、N+型コンタクト領域3o、ベース電極31
ならびにエミッタ電極32の形状は全て六角形とされ、
また、コレクタ電極33のみが六角形状を組み合せた形
状とされている。
P 型絶縁分離領域26、ベースとなるN型エピタキシ
ャル島領域27、P型コンクト領域28、P型エミッタ
領域29、N+型コンタクト領域3o、ベース電極31
ならびにエミッタ電極32の形状は全て六角形とされ、
また、コレクタ電極33のみが六角形状を組み合せた形
状とされている。
図示した縦形ならびに横形トランジスタは、上記のよう
に、最密配置が可能な三角形または六角形の組み合せ、
もしくは六角形の形状とされた絶縁分離領域で包囲され
た島領域の中に作り込まれているため、これらのトラン
ジスタを、ICの構成主体となる半導体基板内へ最密配
置させることができる。なお、バイポーラ形トランジス
タでは、トランジスタとは別にダイオード、抵抗なども
一体的に作り込まれるが、これらも、トランジスタと同
様の形状吉すればよい。
に、最密配置が可能な三角形または六角形の組み合せ、
もしくは六角形の形状とされた絶縁分離領域で包囲され
た島領域の中に作り込まれているため、これらのトラン
ジスタを、ICの構成主体となる半導体基板内へ最密配
置させることができる。なお、バイポーラ形トランジス
タでは、トランジスタとは別にダイオード、抵抗なども
一体的に作り込まれるが、これらも、トランジスタと同
様の形状吉すればよい。
また、図示したように、全ての領域を六角形もしくはこ
れの組み合せ形状としているだめ、それぞれの領域と、
これを包囲する領域との相対的な距離に関して、不均一
性が著るしく改善されるところとなる。
れの組み合せ形状としているだめ、それぞれの領域と、
これを包囲する領域との相対的な距離に関して、不均一
性が著るしく改善されるところとなる。
口
七に、本発明にかがるICと、従来構造のICとを製作
するために用いるマスクに関して、リングラフィ条件を
同一にして比較したところ、面積が、約30%程度削減
されていることが確認された。このことば、本発明によ
れば、約3o%の集積度の向上がはかられることを意味
する。
するために用いるマスクに関して、リングラフィ条件を
同一にして比較したところ、面積が、約30%程度削減
されていることが確認された。このことば、本発明によ
れば、約3o%の集積度の向上がはかられることを意味
する。
発明の効果
本発明のICでは、集積化される回路要素を最密配置さ
せることができるばがシでなく、単一の回路要素内にお
いて、半導体基板面積の利用率を高めることもできるた
め、ICの集積度向上の面で大きな効果が奏される。
せることができるばがシでなく、単一の回路要素内にお
いて、半導体基板面積の利用率を高めることもできるた
め、ICの集積度向上の面で大きな効果が奏される。
なお、以上の説明は、バイポーラIC内に作り込まれる
トランジスタの形状を例になされだが、本発明はMIS
型ICにも適用しうろこと勿論である。さらに、実施例
のトランジスタはエピタキシャル島領域の中へ作り込ま
れているが、所定導電形のウェルの形状をエピタキシャ
ル島領域の形状と同様のものとし、この中へ作り込んで
もよい。
トランジスタの形状を例になされだが、本発明はMIS
型ICにも適用しうろこと勿論である。さらに、実施例
のトランジスタはエピタキシャル島領域の中へ作り込ま
れているが、所定導電形のウェルの形状をエピタキシャ
ル島領域の形状と同様のものとし、この中へ作り込んで
もよい。
第1図(a) 、 (b)は従来のバイポーラ形IC内
へ作り込まれる縦形NPN)ランジスタの平面形状と断
面構造を示す図、第2図(a) 、 (b)は従来のバ
イポーラ形IC内へ作り込まれる横形PNP)ランジス
タの平面形状と断面構造を示す図、第3図および第4図
は本発明のバイポーラ形IC内へ作り込まれた縦形NP
N)ランジスタおよび横形NPNトランジスタの平面形
状を示す図である。 1・・・・・・P型シリコン基板、2・・・・・・N型
エピタキシャル層、3,18.26・・・・・・P+型
絶縁分離拡散領域、4,2Q・・・・・・P型ベース領
域、5,21・・・・・・N+型エミッタ領域、6.1
9・・・・・・コ1/クタとなるN型エピタキシャル島
領域、7.14,22゜3o・・・・・・N 型コンタ
クト領域、81 ” + 23133・・・・・・コレ
クタ電極、9,16,24,31・・・・・・ヘース電
4L 1 o、 17125132・・・・・・エミッ
タ電極、11.27・・・・・・ベースと4−SN型エ
ピタキシャル島領域、12.28・・・・・・Pi・レ
クタ領域、13.29・・・・・・P型エミッタ領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 第3図 2
へ作り込まれる縦形NPN)ランジスタの平面形状と断
面構造を示す図、第2図(a) 、 (b)は従来のバ
イポーラ形IC内へ作り込まれる横形PNP)ランジス
タの平面形状と断面構造を示す図、第3図および第4図
は本発明のバイポーラ形IC内へ作り込まれた縦形NP
N)ランジスタおよび横形NPNトランジスタの平面形
状を示す図である。 1・・・・・・P型シリコン基板、2・・・・・・N型
エピタキシャル層、3,18.26・・・・・・P+型
絶縁分離拡散領域、4,2Q・・・・・・P型ベース領
域、5,21・・・・・・N+型エミッタ領域、6.1
9・・・・・・コ1/クタとなるN型エピタキシャル島
領域、7.14,22゜3o・・・・・・N 型コンタ
クト領域、81 ” + 23133・・・・・・コレ
クタ電極、9,16,24,31・・・・・・ヘース電
4L 1 o、 17125132・・・・・・エミッ
タ電極、11.27・・・・・・ベースと4−SN型エ
ピタキシャル島領域、12.28・・・・・・Pi・レ
クタ領域、13.29・・・・・・P型エミッタ領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 第3図 2
Claims (2)
- (1)半導体基板内へ、絶縁分離領域、所定導電型のウ
ェルもしくはチャンネルしゃ新領域が三角座標系による
パターン形状として作シ込まれ、前記絶縁分離領域また
はチャンネルしゃ新領域で包囲された半導体領域部分も
しくは前記所定導電型のウェルの中に回路要素形成用の
領域が作シ込まれていることを特徴とする半導体集積回
路。 - (2)回路要素形成用の領域の形状が三角座標系による
パターン形状であることを特徴とする特許請求の範囲第
1項に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13349582A JPS5923556A (ja) | 1982-07-29 | 1982-07-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13349582A JPS5923556A (ja) | 1982-07-29 | 1982-07-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5923556A true JPS5923556A (ja) | 1984-02-07 |
Family
ID=15106098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13349582A Pending JPS5923556A (ja) | 1982-07-29 | 1982-07-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923556A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0266968A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
JP2002319590A (ja) * | 2001-04-20 | 2002-10-31 | Denso Corp | 半導体装置 |
JP2005536057A (ja) * | 2002-08-14 | 2005-11-24 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | エピレス基板における分離型の相補型mos装置 |
-
1982
- 1982-07-29 JP JP13349582A patent/JPS5923556A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0266968A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
JP2002319590A (ja) * | 2001-04-20 | 2002-10-31 | Denso Corp | 半導体装置 |
JP2005536057A (ja) * | 2002-08-14 | 2005-11-24 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | エピレス基板における分離型の相補型mos装置 |
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