JPH11251533A

JPH11251533A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH11251533A
Application number: JP4787998A
Authority: JP
Inventors: Rieko Akimoto; 理恵子秋元
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】静電気破壊防止回路の静電気破壊耐圧を向上
しつつ、静電気破壊防止回路の占有面積を減少できる半
導体集積回路装置を提供する。さらに、製造工程数が削
減できる半導体集積回路装置の製造方法を提供する。【解決手段】静電気破壊防止回路ＰＣがバイポーラト
ランジスタＴｒで形成される。バイポーラトランジスタ
Ｔｒのコレクタ領域は外部接続端子ＢＰに接続され、エ
ミッタ領域は電源（Ｖｓｓ又はＶｃｃ）に接続される。
ベース領域とエミッタ領域とは接続され、ベース領域と
エミッタ領域との間には抵抗素子２１Ｒが直列に挿入さ
れる。サージ電流はバイポーラ動作により電源に吸収さ
れるとともに、コレクタ領域とベース領域とで形成され
るダイオード素子を通して電源に吸収される。抵抗素子
２１Ｒは内部集積回路ＩＣのトランジスタの電極と同一
製造工程で形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、特に外部接続端子と内部集
積回路との間に静電気破壊防止回路（静電気破壊保護回
路）を備えた半導体集積回路装置及びその製造方法に関
する。

【０００２】

【従来の技術】製造プロセス中に、又は製品の取扱中に
人為的要因で発生する予期せぬ静電気により内部集積回
路が破壊されることを防止するために、半導体集積回路
装置には静電気破壊防止回路が具備される。図１４は従
来技術に係る静電気破壊防止回路の回路図である。

【０００３】静電気破壊防止回路ＰＣは入力信号用外部
接続端子（ボンディングパッド）ＢＰと内部集積回路Ｉ
Ｃとの間に配置される。静電気破壊防止回路ＰＣは抵抗
素子Ｒと２個のダイオード素子Ｄ１及びＤ２とを備え
る。抵抗素子Ｒは、外部接続端子ＢＰから内部集積回路
ＩＣに至る信号経路に直列的に挿入され、静電気破壊を
生じるサージ電流をなまらせる機能を有する。ダイオー
ド素子Ｄ１は、信号経路と回路基準電源（例えば０Ｖ）
Ｖｓｓとの間に挿入され、正のサージ電流を逆方向降伏
電流により負のサージ電流を順方向電流として回路基準
電源Ｖｓｓに吸収する。ダイオード素子Ｄ２は、信号経
路と回路動作電源（例えば５Ｖ）Ｖｃｃとの間に挿入さ
れ、正のサージ電流を順方向電流として負のサージ電流
を逆方向降伏電流により回路動作電源Ｖｃｃに吸収す
る。

【０００４】図１５は静電気破壊防止回路ＰＣの要部の
縦断面構造図、図１６は静電気破壊防止回路ＰＣの要部
の平面図である。半導体集積回路装置は低不純物濃度の
ｐ型単結晶珪素基板１Ａ及びその表面上に成長させた低
不純物濃度のｎ型エピタキシャル層１Ｂを有する半導体
基板１で形成される。静電気破壊防止回路ＰＣのダイオ
ード素子Ｄ１、Ｄ２はそれぞれ素子間分離領域で囲まれ
た領域内において半導体基板１の主面部に形成される。
素子間分離領域はｐ型単結晶珪素基板１Ａ及び高不純物
濃度のｐ型半導体領域３で形成される。

【０００５】ダイオード素子Ｄ１は、アノード領域とし
て使用される高不純物濃度のｐ型半導体領域５とカソー
ド領域として使用されるｎ型エピタキシャル層１Ｂとで
形成される。アノード領域は回路基準電源Ｖｓｓに接続
される。カソード領域は高不純物濃度のｎ型埋込型半導
体領域２、高不純物濃度のｎ型半導体領域４のそれぞれ
を通して入力信号用外部接続端子ＢＰに接続される。

【０００６】ダイオード素子Ｄ２は、アノード領域とし
て使用される高不純物濃度のｐ型半導体領域５とカソー
ド領域として使用されるｎ型エピタキシャル層１Ｂとで
形成される。アノード領域は入力信号用外部接続端子Ｂ
Ｐに接続される。カソード領域は高不純物濃度のｎ型埋
込型半導体領域２、高不純物濃度のｎ型半導体領域４の
それぞれを通して回路動作電源Ｖｃｃに接続される。

【０００７】図１７は他の構造を説明する静電気破壊防
止回路ＰＣの要部の平面図、図１８は静電気破壊防止回
路ＰＣの要部の縦断面構造図である。図１７に示すよう
に、静電気破壊防止回路ＰＣを構成する一方のダイオー
ド素子Ｄ１は、入力信号用外部接続端子（ＢＰ）７の下
部に配置される。入信号用外部接続端子７には例えば同
図に示すようにボンディングワイヤ８がボンディングさ
れる。ダイオード素子Ｄ１は、図１８に示すように、ア
ノード領域として使用されるｐ型半導体領域（素子間分
離領域としても使用される。）３とカソード領域として
使用されるｎ型エピタキシャル層１Ｂとで形成される。
カソード領域はｎ型半導体領域４を通して入力信号用外
部接続端子７に接続される。ｎ型半導体領域４はボンデ
ィングによるダメージを受けにくい入力信号用外部接続
端子７の角部分に４カ所配置され、この４カ所のそれぞ
れに配置されたｎ型半導体領域４と入力信号用外部接続
端子７との間で接続が行われる。アノード領域は、この
アノード領域を形成するｐ型半導体領域３の表面部分に
形成された高不純物濃度のｐ型半導体領域５を通して回
路基準電源Ｖｓｓに接続される。

【０００８】

【発明が解決しようとする課題】前述の半導体集積回路
装置においては、以下の点について配慮がなされていな
い。半導体集積回路装置は高集積化の傾向にあり、内部
集積回路ＩＣを構築するトランジスタは微細化される。
このトランジスタの微細化に伴い、静電気破壊防止回路
ＰＣのダイオード素子Ｄ１、Ｄ２のそれぞれにおいてア
ノード領域として使用されるｐ型半導体領域５がシャロ
ー拡散層化される。このため、アノード領域とカソード
領域とのｐｎ接合面積が減少し、静電気破壊防止回路Ｐ
Ｃで充分にサージ電流が吸収できないので、内部集積回
路ＩＣのトランジスタに静電気破壊が発生し、静電気破
壊耐圧が低下する。

【０００９】そこで、静電気破壊防止回路ＰＣのサージ
電流の吸収能力を高める手法として、アノード領域の平
面面積を増加し、ダイオード素子Ｄ１、Ｄ２のそれぞれ
のｐｎ接合面積を単純に増加する方法が採用されてい
る。また、結果として同様にｐｎ接合面積の増加になる
が、図１６に示すように、アノード領域として使用され
るｐ型半導体領域５とカソード領域のカソード電位取り
出し領域として使用されるｎ型半導体領域４との対向長
Ｌを増加する方法が採用されている。いずれの方法もｐ
ｎ接合面積の増加によりサージ電流の吸収能力が高まる
が、静電気破壊防止回路ＰＣの占有面積が増大し、半導
体集積回路装置の集積度が低下するという問題点があっ
た。

【００１０】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、静電気破壊防
止回路の静電気破壊防止能力を向上しつつ、静電気破壊
防止回路の占有面積を減少し、静電気破壊耐圧が高くか
つ集積度の向上が実現できる半導体集積回路装置を提供
することである。

【００１１】さらに、本発明の他の目的は、上記目的を
達成しつつ、製造工程数が削減できる半導体集積回路装
置の製造方法を提供することである。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、外部接続端子と内部集積回路との間
に静電気破壊防止回路を備えた半導体集積回路装置にお
いて、静電気破壊防止回路に、外部接続端子に入力され
たサージ電流をバイポーラ動作により電源に吸収するバ
イポーラトランジスタを備えたことを特徴する。バイポ
ーラトランジスタは、回路基準電源側、回路動作電源側
の少なくともいずれか一方に、又は双方に挿入されるこ
とが好ましい。

【００１３】このように構成される半導体集積回路装置
においては、静電気破壊防止回路のバイポーラトランジ
スタによるバイポーラ動作でサージ電流が大量にかつ即
座に電源に吸収できる。この結果、内部集積回路の素子
の静電気破壊が防止でき、しかもサージ電流の吸収能力
が高いので、バイポーラトランジスタの素子サイズが減
少でき、静電気破壊防止回路の占有面積が減少できる。
従って、半導体集積回路装置において、静電気破壊耐圧
を向上しつつ、集積度が向上できる。

【００１４】第２の発明は、バイポーラトランジスタの
ベース領域とエミッタ領域との間が短絡されたことを特
徴とする。また、バイポーラトランジスタのベース領域
とエミッタ領域との間に静電気破壊耐圧を下げる抵抗素
子が直列に挿入されたことを特徴とする。抵抗素子の抵
抗値は数ＫΩ乃至数十ＫΩの範囲に設定される、ことが
好ましい。

【００１５】このように構成される半導体集積回路装置
においては、静電気破壊防止回路のバイポーラトランジ
スタ自体の静電気破壊耐圧が、ベース領域とエミッタ領
域との間の短絡又は双方の間に挿入された抵抗素子によ
り減少できる。従って、内部集積回路を構築するトラン
ジスタの静電気破壊耐圧よりも静電気破壊防止回路の静
電気破壊耐圧が小さく設定できるので、内部集積回路を
構築するトランジスタの静電気破壊が防止できる。

【００１６】第３の発明は、バイポーラトランジスタの
エミッタ領域が、複数に分割されたことを特徴とする。

【００１７】このように構成される半導体集積回路装置
においては、静電気破壊防止回路のバイポーラトランジ
スタの複数に分割されたエミッタ領域間にベース電位取
り出し領域が形成できるので、ベース領域のキャリアが
即座に吸収できる。従って、バイポーラトランジスタの
コレクタ領域又はエミッタ領域に入力されたサージ電流
が即座に電源に吸収できるので、静電気破壊耐圧が向上
できる。

【００１８】第４の発明は、外部接続端子と内部集積回
路との間に静電気破壊防止回路を備えた半導体集積回路
装置の製造方法において、まず、内部集積回路を構築す
るトランジスタを形成するとともに、外部接続端子に入
力したサージ電流をバイポーラ動作により電源に吸収す
る静電気破壊防止回路のバイポーラトランジスタを形成
する。次に、内部集積回路を構築するトランジスタの電
極を形成するとともに、静電気破壊防止回路のバイポー
ラトランジスタのベース領域とエミッタ領域との間に静
電気破壊耐圧を減少する抵抗素子を電極と同一導電層で
形成する。

【００１９】内部集積回路にトランジスタとしてMISFET
が形成される場合には、MISFETのゲート電極と同一製造
工程により抵抗素子が形成される。また、内部集積回路
にトランジスタとしてバイポーラトランジスタが形成さ
れる場合には、バイポーラトランジスタのエミッタ電極
と同一製造工程により抵抗素子が形成される。

【００２０】このように構成される半導体集積回路装置
の製造方法においては、内部集積回路を構築するトラン
ジスタの電極と静電気破壊防止回路の抵抗素子とが同一
製造工程により形成され、抵抗素子を形成する工程が減
少できるので、製造工程数が削減できる。

【００２１】

【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態を説明する。

【００２２】（第１の実施の形態）図２は本発明の第１
の実施の形態に係る半導体集積回路装置の入力側に配置
された静電気破壊防止回路の回路図である。

【００２３】静電気破壊防止回路ＰＣは入力信号用外部
接続端子ＢＰと内部集積回路ＩＣとの間に配置される。
静電気破壊防止回路ＰＣは抵抗素子Ｒと２個のバイポー
ラトランジスタＴｒ１及びＴｒ２とを備える。

【００２４】抵抗素子Ｒは、外部接続端子ＢＰから内部
集積回路ＩＣに至る信号経路に直列的に挿入され、静電
気破壊を生じるサージ電流をなまらせる機能を有する。

【００２５】バイポーラトランジスタＴｒ１は、信号経
路と回路基準電源（例えば０Ｖ）Ｖｓｓとの間に挿入さ
れ、ｎｐｎ型で構成される。バイポーラトランジスタＴ
ｒ１のコレクタ領域は外部接続端子ＢＰに接続され、エ
ミッタ領域は回路基準電源Ｖｓｓに接続される。ベース
領域とエミッタ領域との間は電気的に接続されており、
このベース領域とエミッタ領域との間には抵抗素子Ｒ１
が電気的に直列に挿入される。このバイポーラトランジ
スタＴｒ１は、バイポーラ動作により、外部接続端子Ｂ
Ｐに入力された正のサージ電流を回路基準電源Ｖｓｓに
吸収させる。サージ電流は大量にかつ即座に回路基準電
源Ｖｓｓに吸収される。さらに、バイポーラトランジス
タＴｒ１のコレクタ領域とベース領域とのｐｎ接合部は
ダイオード素子を形成し、正のサージ電流はこのダイオ
ード素子による逆方向降伏電流で回路基準電源Ｖｓｓに
吸収される。また、外部接続端子ＢＰに負のサージ電流
が入力された場合、バイポーラトランジスタＴｒ１は、
バイポーラ動作により、回路基準電源Ｖｓｓから外部接
続端子ＢＰ側に負のサージ電流を相殺するような電流を
供給する。電子の流れとして見れば、負のサージ電流に
伴うコレクタ領域側の電子は回路基準電源Ｖｓｓに大量
にかつ即座に吸収される、と表現できる。さらに、バイ
ポーラトランジスタＴｒ１のコレクタ領域とベース領域
とのｐｎ接合部で形成されたダイオード素子は、負のサ
ージ電流を相殺するような順方向電流を回路基準電源Ｖ
ｓｓからコレクタ領域側に供給する。

【００２６】バイポーラトランジスタＴｒ２は、信号経
路と回路動作電源（例えば５Ｖ）Ｖｃｃとの間に挿入さ
れ、ｐｎｐ型で構成される。バイポーラトランジスタＴ
ｒ２のコレクタ領域は外部接続端子ＢＰに接続され、エ
ミッタ領域は回路動作電源Ｖｃｃに接続される。ベース
領域とエミッタ領域との間は電気的に接続されており、
このベース領域とエミッタ領域との間には抵抗素子Ｒ２
が電気的に直列に挿入される。このバイポーラトランジ
スタＴｒ２は、バイポーラ動作により、外部接続端子Ｂ
Ｐに入力された正のサージ電流を回路動作電源Ｖｃｃに
吸収させる。サージ電流は大量にかつ即座に回路動作電
源Ｖｃｃに吸収される。さらに、バイポーラトランジス
タＴｒ２のコレクタ領域とベース領域とのｐｎ接合部は
ダイオード素子を形成し、正のサージ電流はこのダイオ
ード素子による順方向電流で回路動作電源Ｖｃｃに吸収
される。また、外部接続端子ＢＰに負のサージ電流が入
力された場合、バイポーラトランジスタＴｒ２は、バイ
ポーラ動作により、回路動作電源Ｖｃｃから外部接続端
子ＢＰ側に負のサージ電流を相殺するような電流を供給
する。電子の流れとして見れば、負のサージ電流に伴う
コレクタ領域側の電子は回路動作電源Ｖｃｃに大量にか
つ即座に吸収される、と表現できる。さらに、バイポー
ラトランジスタＴｒ２のコレクタ領域とベース領域との
ｐｎ接合部で形成されたダイオード素子は、負のサージ
電流を相殺するような逆方向降伏電流を回路動作電源Ｖ
ｃｃからコレクタ領域側に供給する。

【００２７】図１は前述の外部接続端子ＢＰ、静電気破
壊防止回路ＰＣ、内部集積回路ＩＣのそれぞれを示す半
導体集積回路装置の要部の縦断面構造図である。半導体
集積回路装置は低不純物濃度のｐ型単結晶珪素基板１０
Ａとその表面上に成長させた低不純物濃度のｎ型エピタ
キシャル層１０Ｂとからなる半導体基板１０で構成され
る。ｐ型単結晶珪素基板１０Ａは例えば数Ωcm−数十Ω
cmの抵抗値に設定される。ｎ型エピタキシャル層１０Ｂ
は例えば10¹⁵−10¹⁶atoms/cm³の不純物濃度に設定され
る。

【００２８】内部集積回路ＩＣは、本実施の形態に係る
半導体集積回路装置において、相補型MISFET(Metal Ins
ulator Semiconductor Field Effect Transistor)、バ
イポーラトランジスタのそれぞれを有する。内部集積回
路ＩＣはこれらの半導体素子を基礎として論理回路を構
築する。図１に示すように、各半導体素子は素子間分離
領域で周囲を囲まれた領域内に形成される。素子間分離
領域は、ｐ型単結晶珪素基板１０Ａ、高不純物濃度のｐ
型埋込型半導体領域１２及び高不純物濃度のｐ型半導体
領域１６で形成される。ｐ型埋込型半導体領域１２は、
ｐ型単結晶珪素基板１０Ａとｎ型エピタキシャル層１０
Ｂとの間に埋め込まれ、例えば10¹⁸atoms/cm³の不純物
濃度に設定される。ｐ型半導体領域１６は、ｐ型埋込型
半導体領域１２に電気的に接続するようにｎ型エピタキ
シャル層１０Ｂに形成され、例えば10¹⁸atoms/cm³の不
純物濃度に設定される。なお、図示しないが、ｎ型エピ
タキシャル層１０Ｂの表面上において各半導体素子間に
は素子間分離用絶縁膜（例えば、酸化珪素膜）が形成さ
れる。

【００２９】相補型MISFETのｎチャネルMISFETＱｎは、
図１中、中央右側に示すように、低不純物濃度のｐ型ウ
エル領域１３の主面部に形成される。ｐ型ウエル領域１
３は、ｎ型エピタキシャル層１０Ｂに形成され、例えば
10¹⁵−10¹⁶atoms/cm³の不純物濃度に設定される。ｎチ
ャネルMISFETＱｎはゲート絶縁膜２０、ゲート電極２
１、ソース領域及びドレイン領域として使用される高不
純物濃度の一対のｎ型半導体領域２３を備える。ゲート
絶縁膜２０は例えば酸化珪素膜の単層膜、又は酸化珪素
膜と窒化珪素膜とを組み合わせた複合膜で形成される。
ゲート電極２１は、ゲート絶縁膜２０の表面上に形成さ
れ、例えば300−500nmの膜厚を有し抵抗値を低減する不
純物（例えば隣又は砒素）がドープされた多結晶珪素膜
で形成される。また、ゲート電極２１は、珪素と高融点
金属との化合物であるシリサイド膜若しくは高融点金属
膜の単層膜、又は多結晶珪素膜上にシリサイド膜若しく
は高融点金属膜を積層した複合膜で形成してもよい。ｎ
型半導体領域２３は、ｐ型ウエル領域１３Ｂの表面部分
に形成され、例えば10²⁰atoms/cm³の不純物濃度に設定
される。ｎ型半導体領域２３は、ゲート電極２１をマス
クとして使用したイオン打ち込み法により不純物が導入
され、ゲート電極２１に対してセルフアライメントで形
成される。

【００３０】ｎチャネルMISFETＱｎの型半導体領域２３
には第１層目の配線２６が電気的に接続される。配線２
６は、層間絶縁膜２５の表面上に形成され、層間絶縁膜
２５に形成された接続孔（符号は付けない。）を通して
ｎ型半導体領域２３に接続される。配線２６は例えばア
ルミニウム合金膜の単層膜又はこのアルミニウム合金膜
を主体とする複合膜で形成される。配線２６には第２層
目の配線２８が電気的に接続される。配線２８は、層間
絶縁膜２７の表面上に形成され、層間絶縁膜２７に形成
された接続孔（符号は付けない。）を通して配線２６に
接続される。配線２８は配線２６と同様な材料で形成さ
れる。

【００３１】相補型MISFETのｐチャネルMISFETＱｐは、
図１中、中央右側に示すように、低不純物濃度のｎ型ウ
エル領域１４の主面部に形成される。ｎ型ウエル領域１
４は、ｎ型エピタキシャル層１０Ｂに形成され、例えば
10¹⁵−10¹⁶atoms/cm³の不純物濃度に設定される。ｐチ
ャネルMISFETＱｐはゲート絶縁膜２０、ゲート電極２
１、ソース領域及びドレイン領域として使用される高不
純物濃度の一対のｐ型半導体領域２４を備える。ゲート
絶縁膜２０、ゲート電極２１のそれぞれはｎチャネルMI
SFETＱｎのゲート絶縁膜２０、ゲート電極２１のそれぞ
れと同一材料により同一製造工程で形成される。ｐ型半
導体領域２４は、ｎ型ウエル領域１４の表面部分に形成
され、例えば10²⁰atoms/cm³の不純物濃度に設定され
る。同様に、ｐ型半導体領域２４は、ゲート電極２１に
対してセルフアライメントで形成される。

【００３２】ｐチャネルMISFETＱｐのｐ型半導体領域２
４には第１層目の配線２６が電気的に接続され、配線２
６には第２層目の配線２８が電気的に接続される。

【００３３】内部集積回路ＩＣのバイポーラトランジス
タＴｒは、図１中、右端に示すように、ｎ型コレクタ領
域、ｐ型ベース領域及びｎ型エミッタ領域を備えた縦型
構造のｎｐｎ型で構成される。

【００３４】ｎ型コレクタ領域は、真性コレクタ領域と
して使用されるｎ型エピタキシャル層１０Ｂ、コレクタ
電位取り出し領域として使用されるｎ型埋込型半導体領
域１１及びｎ型半導体領域１５のそれぞれで形成され
る。ｎ型埋込型半導体領域１１は、ｐ型単結晶珪素基板
１０Ａとｎ型エピタキシャル層１０Ｂとの間に埋め込ま
れ、例えば10¹⁸atoms/cm³の不純物濃度に設定される。
ｎ型半導体領域１５は、ｎ型埋込型半導体領域１１に電
気的に接続するようにｎ型エピタキシャル層１０Ｂに形
成され、例えば10¹⁸atoms/cm³の不純物濃度に設定され
る。ｎ型半導体領域１５には第１層目の配線２６が電気
的に接続される。

【００３５】ｐ型ベース領域は、真性ベース領域として
使用される中不純物濃度のｐ型半導体領域１７、ベース
電位取り出し領域として使用されるｐ型半導体領域２４
のそれぞれで形成される。ｐ型半導体領域１７は、ｎ型
エピタキシャル層１１の表面部分に形成され、例えば10
¹⁸atoms/cm³の不純物濃度に設定される。ｐ型半導体領
域２４はｐチャネルMISFETＱｐのｐ型半導体領域２４と
同一製造工程で形成される。ｐ型半導体領域２４には第
１層目の配線２６が電気的に接続される。

【００３６】ｎ型エミッタ領域は、真性ベース領域とし
て使用されるｐ型半導体領域１７の表面部分に形成さ
れ、高不純物濃度のｎ型半導体領域２２で形成される。
本実施の形態において、バイポーラトランジスタＴｒの
ｎ型エミッタ領域すなわちｎ型半導体領域２２はエミッ
タ電極２１からｎ型不純物をドープして形成したエミッ
タ拡散型構造で形成される。エミッタ拡散型構造を採用
するバイポーラトランジスタＴｒはｎ型エミッタ領域の
シャロー拡散層化を実現できる。ｎ型半導体領域２２は
例えば10²⁰atoms/cm³の不純物濃度に設定される。

【００３７】エミッタ電極２１はｎ型不純物の拡散源と
なる例えば多結晶珪素膜で形成される。本実施の形態に
おいて、エミッタ電極２１は、ｎチャネルMISFETＱｎ、
ｐチャネルMISFETＱｐのそれぞれのゲート電極２１と同
一材料で形成されるとともに同一製造工程により形成さ
れる。なお、エミッタ電極２１はゲート電極２１と別の
製造工程で、またゲート電極２１と異なる電極材料で形
成してもよい。エミッタ電極２１には第１層目の配線２
６が電気的に接続される。

【００３８】図３は静電気破壊防止回路ＰＣの平面図で
ある。図１中、中央左側及び図３に示すように、静電気
破壊防止回路ＰＣのバイポーラトランジスタＴｒ１は、
基本的には内部集積回路ＩＣのバイポーラトランジスタ
Ｔｒに類似した構造で構成される。すなわち、バイポー
ラトランジスタＴｒ１はｎ型コレクタ領域、ｐ型ベース
領域、ｎ型エミッタ領域を備えた縦型構造のｎｐｎ型で
構成される。

【００３９】ｎ型コレクタ領域は、真性コレクタ領域と
して使用されるｎ型エピタキシャル層１０Ｂ、コレクタ
電位取り出し領域として使用されるｎ型埋込型半導体領
域１１及びｎ型半導体領域１５のそれぞれで形成され
る。ｎ型半導体領域１５は、第１層目の配線２６、第２
層目の配線２８のそれぞれを通して、この第２層目の配
線２８と同一配線層に形成されかつ同一材料で形成され
た入力信号用外部接続端子ＢＰ（図１中、左端に示
す。）に電気的に接続される。

【００４０】ｐ型ベース領域は、真性ベース領域として
使用される中不純物濃度のｐ型半導体領域１７、ベース
電位取り出し領域として使用されるｐ型半導体領域２４
のそれぞれで形成される。

【００４１】ｎ型エミッタ領域は、真性ベース領域とし
て使用されるｐ型半導体領域１７の表面部分に形成さ
れ、高不純物濃度のｎ型半導体領域２３で形成される。
本実施の形態において、バイポーラトランジスタＴｒの
ｎ型エミッタ領域すなわちｎ型半導体領域２３は、ｎチ
ャネルMISFETＱｎのソース領域、ドレイン領域のそれぞ
れとして使用されるｎ型半導体領域２３と同一製造工程
で形成され、同一不純物濃度で形成される。ｎ型半導体
領域２３は製造プロセスにおいてイオン打ち込み法で形
成され、前述のエミッタ拡散型構造におけるｎ型半導体
領域２２に比べて若干拡散層深さが深くできる。従っ
て、ｎ型半導体領域２３は、ｐ型半導体領域１７との間
で形成されるｐｎ接合面積を増加でき、サージ電流の通
過経路の断面面積を増加できる。なお、ｎ型エミッタ領
域は、前述のバイポーラトランジスタＴｒのｎ型エミッ
タ領域と同様に、エミッタ拡散型構造で形成してもよ
い。

【００４２】ｐ型ベース領域のｐ型半導体領域２４とｎ
型エミッタ領域のｎ型半導体領域２３との間は基本的に
は第１層目の配線２６により電気的に接続（短絡）され
ており、このｐ型半導体領域２４とｎ型半導体領域２３
との間には抵抗素子２１Ｒ（Ｒ１）が電気的に直列的に
挿入される。抵抗素子２１Ｒはバイポーラトランジスタ
Ｔｒ１に近接したその周囲に配設される。抵抗素子２１
Ｒの一端側が配線２６を通してｎ型半導体領域２３に接
続され、抵抗素子２１Ｒの他端側が配線２６を通してｐ
型半導体領域２４に接続される。

【００４３】図４（Ａ）、図４（Ｂ）はそれぞれ静電気
破壊防止動作を説明するバイポーラトランジスタＴｒ１
の回路図である。図４（Ａ）に示すように、内部集積回
路ＩＣを構築する入力初段のトランジスタに静電気破壊
を生じさせるような予期せぬ正のサージ電流が入力信号
用外部接続端子ＢＰに入力した場合、バイポーラトラン
ジスタＴｒ１はバイポーラ動作によりｎ型コレクタ領域
からｎ型エミッタ領域に正のサージ電流を流し、この正
のサージ電流は回路基準電源Ｖｓｓに吸収される。さら
に、バイポーラトランジスタＴｒ１は、ｐ型ベース領域
とｎ型エミッタ領域との間を電気的に接続しているの
で、ｎ型コレクタ領域のｎ型エピタキシャル層１０Ｂ
（真性コレクタ領域）とｐ型ベース領域のｐ型半導体領
域１７（真性ベース領域）とのｐｎ接合で形成されるダ
イオード素子を通して、正のサージ電流を流せる。この
ダイオード素子を通して流れた正のサージ電流は回路基
準電源Ｖｓｓに吸収される。ダイオード素子において、
正のサージ電流は逆方向降伏電流として流れる。すなわ
ち、バイポーラトランジスタＴｒ１はサージ電流が流れ
る２系統の経路を有し、大量のサージ電流は即座に回路
基準電源Ｖｓｓに吸収される。さらに、ダイオード素子
はｎ型エピタキシャル層１０Ｂとｐ型半導体領域１７と
の比較的低不純物濃度同士のｐｎ接合で形成されるの
で、ダイオード素子自体の静電気破壊耐圧は高まる。

【００４４】一方、図４（Ｂ）に示すように、負のサー
ジ電流が入力信号用外部接続端子ＢＰに入力した場合、
バイポーラトランジスタＴｒ１は、バイポーラ動作によ
り、負のサージ電流を相殺するような電流を回路基準電
源Ｖｓｓから外部接続端子ＢＰ側に供給する。前述と同
様に、さらにバイポーラトランジスタＴｒ１は、ｎ型コ
レクタ領域とｐ型ベース領域とのｐｎ接合で形成される
ダイオード素子を通して、負のサージ電流を相殺するよ
うな電流を回路基準電源Ｖｓｓから外部接続端子ＢＰ側
に供給する。ダイオード素子において、負のサージ電流
は順方向電流として流れる。電子の流れとして見たと
き、負のサージ電流で発生する電子はバイポーラトラン
ジスタＴｒ１を通して回路基準電源Ｖｓｓに吸収され
る、と表現できる。

【００４５】図４（Ｃ）はバイポーラトランジスタＴｒ
１のｐ型ベース領域とｎ型エミッタ領域との間に挿入さ
れた抵抗素子２１Ｒの抵抗値（ＫΩ）と静電気破壊耐圧
（Ｖ）との関係を示す図である。前述のように、バイポ
ーラトランジスタＴｒ１のｐ型ベース領域とｎ型エミッ
タ領域との間を電気的に接続することにより、この接続
経路をサージ電流の吸収経路として使用でき、サージ電
流を大量にかつ即座に吸収できる。本実施の形態におい
ては、さらにダイオード素子を含むサージ電流の吸収経
路に抵抗素子２１Ｒが挿入される。図４（Ｃ）に示すよ
うに、正のサージ電流に対しては、抵抗素子２１Ｒの抵
抗値の増加に従ってバイポーラトランジスタＴｒ１自体
の静電気破壊耐圧が向上する。逆に、負のサージ電流に
対しては、抵抗素子２１Ｒの抵抗値の増加に従ってバイ
ポーラトランジスタＴｒ１自体の静電気破壊耐圧が低下
する。本実施の形態においては、正のサージ電流、負の
サージ電流のそれぞれに対して同等の静電気破壊耐圧を
確保しつつ、内部集積回路ＩＣの入力初段のトランジス
タの静電気破壊耐圧よりも静電気破壊防止回路ＰＣの静
電気破壊耐圧を下げて入力初段のトランジスタの保護を
図るために、抵抗素子２１Ｒの抵抗値は約8−12ＫΩに
設定される。好ましくは、抵抗素子２１Ｒは約10ＫΩに
設定される。

【００４６】図１中、中央左側及び図３に示すように、
静電気破壊防止回路ＰＣのバイポーラトランジスタＴｒ
２は、ｐ型コレクタ領域、ｎ型ベース領域、ｐ型エミッ
タ領域を備えた横型構造のｐｎｐ型で構成される。

【００４７】ｐ型コレクタ領域は、真性コレクタ領域と
して使用される高不純物濃度のｐ型半導体領域２４で形
成される。ｐ型コレクタ領域は平面形状がｎ型ベース領
域を介在しｐ型エミッタ領域を取り囲むリング形状で形
成される。このような平面形状を有するバイポーラトラ
ンジスタＴｒ２は、特にｐ型コレクタ領域とｎ型ベース
領域との間のｐｎ接合面積が大きくできる（ｐｎ接合長
が長くできる）ので、静電気破壊耐圧を向上できる。ｐ
型半導体領域２４はｐチャネルMISFETＱｐのソース領
域、ドレイン領域のそれぞれとして使用されるｐ型半導
体領域２４と同一の製造工程で形成され、同一の不純物
濃度で形成される。ｐ型半導体領域２４は、第１層目の
配線２６、第２層目の配線２８のそれぞれを通して、こ
の第２層目の配線２８で形成された入力信号用外部接続
端子ＢＰに電気的に接続される。

【００４８】ｎ型ベース領域は、真性ベース領域として
使用されるｎ型エピタキシャル層１０Ｂ、ベース電位取
り出し領域として使用されるｎ型埋込型半導体領域１１
及びｎ型半導体領域２３のそれぞれで形成される。

【００４９】ｐ型エミッタ領域は、高不純物濃度のｎ型
半導体領域２３で形成される。ｐ型コレクタ領域、ｐ型
エミッタ領域はいずれも真性ベース領域として使用され
るｎ型エピタキシャル層１０Ｂの表面部分に形成され
る。

【００５０】ｎ型ベース領域のｎ型半導体領域２３とｐ
型エミッタ領域のｐ型半導体領域２４との間はバイポー
ラトランジスタＴｒ１と同様に基本的には第１層目の配
線２６により電気的に接続されるとともに、抵抗素子２
１Ｒ（Ｒ２）が電気的に直列的に挿入される。抵抗素子
２１ＲはバイポーラトランジスタＴｒ２に近接したその
周囲に配設される。抵抗素子２１Ｒの一端側が配線２６
を通してｐ型半導体領域２４に接続され、抵抗素子２１
Ｒの他端側が配線２６を通してｎ型半導体領域２３に接
続される。

【００５１】バイポーラトランジスタＴｒ２は、入力信
号用外部接続端子ＢＰに回路動作電源Ｖｃｃの電位より
も高い正のサージ電流が入力した場合、前述のバイポー
ラトランジスタＴｒ１と同様に、正のサージ電流を回路
動作電源Ｖｃｃ側に流す。この正のサージ電流は回路動
作電源Ｖｃｃに吸収される。さらに、図２に示すよう
に、ｎ型ベース領域とｐ型エミッタ領域との間が電気的
に接続されているので、ｐ型コレクタ領域のｐ型半導体
領域２４とｎ型ベース領域のｎ型エピタキシャル層１０
Ｂとのｐｎ接合で形成されるダイオード素子を通して正
のサージ電流は流れ、この正のサージ電流は回路動作電
源Ｖｃｃに吸収される。ダイオード素子において、正の
サージ電流は順方向電流として流れる。すなわち、バイ
ポーラトランジスタＴｒ２は、サージ電流が流れる２系
統の経路を有し、大量のサージ電流を即座に回路動作電
源Ｖｃｃに吸収させることができる。

【００５２】一方、負のサージ電流が入力信号用外部接
続端子ＢＰに入力した場合、バイポーラトランジスタＴ
ｒ２は、バイポーラ動作により、負のサージ電流を相殺
するような電流を回路動作電源Ｖｃｃから外部接続端子
ＢＰ側に供給する。前述と同様に、さらにバイポーラト
ランジスタＴｒ２は、ｐ型コレクタ領域とｎ型ベース領
域とのｐｎ接合で形成されるダイオード素子を通して、
負のサージ電流を相殺するような電流を回路動作電源Ｖ
ｃｃから外部接続端子ＢＰ側に供給する。ダイオード素
子において、負のサージ電流は逆方向降伏電流として流
れる。電子の流れとして見たとき、負のサージ電流で発
生する電子はバイポーラトランジスタＴｒ２を通して回
路動作電源Ｖｃｃに吸収される、と表現できる。

【００５３】さらに、バイポーラトランジスタＴｒ２の
ｎ型ベース領域とｐ型エミッタ領域との間に適正な抵抗
値に設定された抵抗素子２１Ｒが挿入されているので、
内部集積回路ＩＣの入力初段のトランジスタにおいて静
電気破壊が防止できる。

【００５４】次に、前述の静電気破壊防止回路ＰＣのバ
イポーラトランジスタＴｒ１、Ｔｒ２のそれぞれに付加
される抵抗素子２１Ｒの製造方法について、簡単に説明
する。図５（Ａ）、図５（Ｂ）はそれぞれ抵抗素子２１
Ｒの製造方法を説明する各製造工程毎に示す半導体集積
回路装置の縦断面構造図である。

【００５５】（１）図５（Ａ）に示すように、半導体基
板１の主面部において、内部集積回路ＩＣの形成領域
に、ｐ型ウエル領域１３及びｎ型ウエル領域１４を形成
するとともに、バイポーラトランジスタＴｒのｎ型コレ
クタ領域、ｐ型ベース領域の真性ベース領域（ｐ型半導
体領域１７）のそれぞれを形成する。さらに、内部集積
回路ＩＣのバイポーラトランジスタＴｒの各動作領域と
同一の製造工程により、静電気破壊防止回路ＰＣの形成
領域にバイポーラトランジスタＴｒ１のｎ型コレクタ領
域、ｐ型ベース領域の真性ベース領域（ｐ型半導体領域
１７）、バイポーラトランジスタＴｒ２のｎ型ベース領
域の真性ベース領域（ｎ型エピタキシャル１０Ｂ）のそ
れぞれを形成する。

【００５６】（２）内部集積回路ＩＣの形成領域におい
て、ｐ型ウエル領域１３の表面上に、ｎ型ウエル領域１
４の表面上にそれぞれゲート絶縁膜２０及びゲート電極
２１を形成する（図５（Ｂ）参照）。このゲート電極２
１を形成する工程と同一製造工程でバイポーラトランジ
スタＴｒのエミッタ電極２１を形成する。ゲート電極２
１、エミッタ電極２１のそれぞれは例えばCVD法で形成
された多結晶珪素膜で形成され、この多結晶珪素膜には
抵抗値を調節するｎ型不純物がドープされる。バイポー
ラトランジスタＴｒの形成領域においては、エミッタ電
極２１から真性ベース領域にｎ型不純物が拡散され、ｎ
型エミッタ領域として使用されるｎ型半導体領域２２が
形成される。

【００５７】さらに、ゲート電極２１を形成する工程、
又はエミッタ電極２１を形成する工程と同一製造工程に
より、静電気破壊防止回路ＰＣの形成領域においてバイ
ポーラトランジスタＴｒ１、Ｔｒ２のそれぞれのベース
領域とエミッタ領域との間に挿入される抵抗素子２１Ｒ
が形成される。すなわち、抵抗素子２１Ｒは例えば多結
晶珪素膜で形成される。抵抗素子２１Ｒの抵抗値は、サ
イズを調節する（例えば、抵抗長、断面積等を調節す
る）ことにより、またｎ型不純物のドープ量を調節する
ことにより設定される。

【００５８】（３）図５（Ｂ）に示すように、内部集積
回路ＩＣの形成領域において、ｐ型ウエル領域１３に一
対のｎ型半導体領域２３を形成し、ｎ型ウエル領域１４
に一対のｐ型半導体領域２４を形成する。ｎ型半導体領
域２３の形成により、ｎチャネルMISFETＱｎが完成す
る。ｐ型半導体領域２４の形成により、ｐチャネルMISF
ETＱｐが完成する。ｐ型半導体領域２４を形成する工程
と同一製造工程により、内部集積回路ＩＣのバイポーラ
トランジスタＴｒの形成領域においてｐ型ベース領域の
ｐ型半導体領域２４が形成される。このｐ型半導体領域
２４の形成により、バイポーラトランジスタＴｒが完成
する。

【００５９】さらに、静電気破壊防止回路ＰＣのバイポ
ーラトランジスタＴｒ１の形成領域において、ｎ型半導
体領域２３を形成する工程と同一製造工程でｎ型エミッ
タ領域のｎ型半導体領域２３が形成され、ｐ型半導体領
域２４を形成する工程と同一製造工程でｐ型ベース領域
のｐ型半導体領域２４が形成される。このｎ型半導体領
域２３、ｐ型半導体領域２４のそれぞれの形成により、
バイポーラトランジスタＴｒ１が完成する。バイポーラ
トランジスタＴｒ２の形成領域においては、ｎ型半導体
領域２３を形成する工程と同一製造工程でｎ型ベース領
域のｎ型半導体領域２３が形成され、ｐ型半導体領域２
４を形成する工程と同一製造工程でｐ型コレクタ領域、
ｐ型エミッタ領域のそれぞれのｐ型半導体領域２４が形
成される。このｎ型半導体領域２３、ｐ型半導体領域２
４のそれぞれの形成により、バイポーラトランジスタＴ
ｒ２が完成する。

【００６０】（４）前述の図１に示すように、層間絶縁
膜２５、第１層目の配線２６、層間絶縁膜２７、第２層
目の配線２８のそれぞれを順次形成し、最後に図示しな
い保護膜を形成することにより、本実施の形態に係る半
導体集積回路装置が完成する。

【００６１】なお、本発明は、内部集積回路ＩＣにMISF
ETＱとバイポーラトランジスタＴｒとが混在する半導体
集積回路装置（Bipola-Complementary MISFET 型半導体
集積回路装置）について説明したが、バイポーラトラン
ジスタＴｒで内部集積回路ＩＣを構築する半導体集積回
路装置（pure Bipola 型半導体集積回路装置）に適用し
てもよい。この場合、内部集積回路ＩＣのバイポーラト
ランジスタＴｒ１は集積度向上のために前述のようにエ
ミッタ拡散型構造を採用することが好ましく、このエミ
ッタ拡散型構造で使用するエミッタ電極２１と同一製造
工程により静電気破壊防止回路ＰＣで使用される抵抗素
子２１Ｒが形成される。

【００６２】さらに、本発明は、MISFETＱのゲート電極
２１、バイポーラトランジスタＴｒのエミッタ電極２１
のそれぞれとは別の製造工程により、静電気破壊防止回
路ＰＣで使用される抵抗素子２１Ｒを形成してもよい。
この場合、抵抗素子２１Ｒの抵抗値は独立にかつ最適に
設定できる。

【００６３】このように構成される半導体集積回路装置
においては、静電気破壊防止回路ＰＣにバイポーラトラ
ンジスタＴｒ１及びＴｒ２を備え、このバイポーラトラ
ンジスタＴｒ１、Ｔｒ２のそれぞれのバイポーラ動作で
サージ電流が大量にかつ即座に回路基準電源Ｖｓｓ、回
路動作電源Ｖｃｃのそれぞれに吸収できる。サージ電流
が大量にかつ即座に吸収できるので内部集積回路ＩＣの
入力初段のトランジスタの静電気破壊が防止できる。す
なわち、サージ電流の吸収能力が高いので、バイポーラ
トランジスタＴｒ１、Ｔｒ２のそれぞれの素子サイズが
減少でき、静電気破壊防止回路ＰＣの占有面積が減少で
きる。従って、半導体集積回路装置において、静電気破
壊耐圧を向上しつつ、集積度が向上できる。

【００６４】さらに、静電気破壊防止回路ＰＣのバイポ
ーラトランジスタＴｒ１、Ｔｒ２のそれぞれにおいて、
ベース領域とエミッタ領域との間が電気的に接続され、
又はベース領域とエミッタ領域との間に抵抗素子２１Ｒ
が直列に挿入されたので、静電気破壊防止回路ＰＣの静
電気破壊耐圧が下げられる。従って、内部集積回路ＩＣ
の入力初段のトランジスタの静電気破壊が防止できる。

【００６５】さらに、内部集積回路ＩＣにトランジスタ
としてMISFETＱが形成される場合には、MISFETＱのゲー
ト電極２１と同一製造工程により静電気破壊防止回路Ｐ
Ｃの抵抗素子２１Ｒが形成できる。また、内部集積回路
ＩＣにトランジスタとしてバイポーラトランジスタＴｒ
が形成される場合には、バイポーラトランジスタＴｒの
エミッタ電極２１と同一製造工程により抵抗素子２１Ｒ
が形成できる。従って、抵抗素子２１Ｒを形成する工程
が減少できるので、半導体集積回路装置の製造工程数が
削減できる。

【００６６】第１の応用例第１の応用例は、静電気破壊防止回路ＰＣのｐｎｐ型バ
イポーラトランジスタＴｒ２が縦型構造で形成された場
合を説明する。図６は本発明の第１の実施の形態におい
て第１の応用例に係るバイポーラトランジスタの縦断面
構造図である。

【００６７】静電気破壊防止回路ＰＣのバイポーラトラ
ンジスタＴｒ２は、素子間分離領域で周囲を囲まれた領
域内において、ｐ型コレクタ領域、ｎ型ベース領域、ｐ
型エミッタ領域を備えた縦型構造のｐｎｐ型で構成され
る。素子間分離領域は、ｐ型単結晶珪素基板１０Ａの表
面部分に形成された低不純物濃度のｎ型埋込型半導体領
域３０、ｎ型エピタキシャル層１０Ｂ及びこのｎ型エピ
タキシャル層１０Ｂの表面部分に形成され電位取り出し
領域として使用されるｎ型半導体領域２３で形成され
る。なお、これ以後の説明において、前述の第１の実施
の形態に係る半導体集積回路装置で説明した構成に付し
た符号と同一符号を付した構成は同一の機能を有し、同
一の不純物濃度を有し、又は同一の製造工程により形成
される。

【００６８】バイポーラトランジスタＴｒ２のｐ型コレ
クタ領域は、真性コレクタ領域として使用されるｐ型ウ
エル領域１３、コレクタ電位引き出し領域として使用さ
れるｐ型埋込型半導体領域１２及びｐ型半導体領域１６
で形成される。ｐ型半導体領域１６は入力信号用外部接
続端子ＢＰに接続される。

【００６９】ｎ型ベース領域は、真性ベース領域として
使用される中不純物濃度のｎ型半導体領域３１及びベー
ス電位取り出し領域として使用されるｎ型半導体領域２
３で形成される。

【００７０】ｐ型エミッタ領域はｐ型半導体領域２４で
形成される。このｐ型半導体領域２４は、ｎ型ベース領
域のｎ型半導体領域２３と電気的に接続されるととも
に、回路動作電源Ｖｃｃに接続される。さらにｐ型エミ
ッタ領域とｎ型ベース領域との間には抵抗素子２１Ｒ
（Ｒ２）が電気的に直列に挿入される。

【００７１】このように構成される静電気破壊防止回路
ＰＣにおいては、回路動作電源Ｖｃｃ側に縦型構造のバ
イポーラトランジスタＴｒ２を備え、真性ベース領域の
底面及び側面を含む広いｐｎ接合面を通してサージ電流
が流れる。従って、サージ電流の吸収能力が向上でき、
静電気破壊防止回路ＰＣの静電気破壊耐圧が向上でき
る。

【００７２】第２の応用例第２の応用例は、静電気破壊防止回路ＰＣにおいて、回
路動作電源Ｖｃｃ側のバイポーラトランジスタＴｒ２を
ｎｐｎ型構造で形成し、回路基準電源Ｖｓｓ側、回路動
作電源Ｖｃｃ側の双方のバイポーラトランジスタＴｒ
１、Ｔｒ２がいずれもｎｐｎ型構造で形成された場合を
説明する。図７は本発明の第１の実施の形態において第
２の応用例に係る静電気破壊防止回路ＰＣの回路図であ
る。

【００７３】図７に示すように、静電気破壊防止回路Ｐ
Ｃにおいて、回路動作電源Ｖｃｃ側のバイポーラトラン
ジスタＴｒ２がｎｐｎ型構造で形成される。このバイポ
ーラトランジスタＴｒ２は、前述の図１に示すバイポー
ラトランジスタＴｒ１の構造と同一構造で形成される。
バイポーラトランジスタＴｒ２のｎ型コレクタ領域は回
路動作電源Ｖｃｃに電気的に接続される。ｐ型ベース領
域とｎ型エミッタ領域との間は電気的に接続され、この
ｐ型ベース領域、ｎ型エミッタ領域はいずれも入力信号
用外部接続端子ＢＰに電気的に接続される。ｐ型ベース
領域とｎ型エミッタ領域との間には抵抗素子２１Ｒ（Ｒ
２）が電気的に直列に挿入される。つまり、静電気破壊
防止回路ＰＣの回路基準電源Ｖｓｓ側、回路動作電源Ｖ
ｃｃ側の双方のバイポーラトランジスタＴｒ１、Ｔｒ２
はいずれもｎｐｎ型構造で形成される。

【００７４】このように構成される静電気破壊防止回路
ＰＣにおいては、前述の第１の実施の形態で説明した静
電気破壊防止回路ＰＣと同様な効果が得られる。

【００７５】第３の応用例第３の応用例は、静電気破壊防止回路ＰＣにおいて、回
路基準電源Ｖｓｓ側のバイポーラトランジスタＴｒ１を
横型構造のｐｎｐ型で形成し、回路基準電源Ｖｓｓ側、
回路動作電源Ｖｃｃ側の双方のバイポーラトランジスタ
Ｔｒ１、Ｔｒ２がいずれもｐｎｐ型構造で形成された場
合を説明する。図８は本発明の第１の実施の形態におい
て第３の応用例に係る静電気破壊防止回路ＰＣの回路図
である。

【００７６】図８に示すように、静電気破壊防止回路Ｐ
Ｃにおいて、回路基準電源Ｖｓｓ側のバイポーラトラン
ジスタＴｒ１がｐｎｐ型構造で形成される。バイポーラ
トランジスタＴｒ２は、前述の図１又は図６に示すバイ
ポーラトランジスタＴｒ２の構造と同一構造で形成され
る。バイポーラトランジスタＴｒ１のｐ型コレクタ領域
は回路基準電源Ｖｓｓに電気的に接続される。ｎ型ベー
ス領域とｐ型エミッタ領域との間は電気的に接続され、
このｎ型ベース領域、ｐ型エミッタ領域はいずれも入力
信号用外部接続端子ＢＰに電気的に接続される。ｎ型ベ
ース領域とｐ型エミッタ領域との間には抵抗素子２１Ｒ
（Ｒ１）が電気的に直列に挿入される。つまり、静電気
破壊防止回路ＰＣの回路基準電源Ｖｓｓ側、回路動作電
源Ｖｃｃ側の双方のバイポーラトランジスタＴｒ１、Ｔ
ｒ２はいずれもｐｎｐ型構造で形成される。

【００７７】図９は静電気破壊防止回路ＰＣの回路基準
電源側のバイポーラトランジスタＴｒ１の縦断面構造図
である。バイポーラトランジスタＴｒ１は、素子間分離
領域で周囲を囲まれた領域内において、ｐ型コレクタ領
域、ｎ型ベース領域、ｐ型エミッタ領域を備えた横型構
造のｐｎｐ型で構成される。素子間分離領域は、ｐ型単
結晶珪素基板１０Ａ、ｐ型半導体領域１６及びｐ型半導
体領域２４で形成される。

【００７８】バイポーラトランジスタＴｒ１のｐ型コレ
クタ領域は、真性コレクタ領域として使用されるｐ型半
導体領域１６及びコレクタ電位取り出し領域として使用
されるｐ型半導体領域２４で形成される。

【００７９】ｎ型ベース領域は、真性ベース領域として
使用されるｎ型エピタキシャル層１０Ｂ、ｎ型エピタキ
シャル層１０Ｂ間を接続する接続配線として使用される
ｎ型埋込型半導体領域３０及びベース電位取り出し領域
として使用されるｎ型半導体領域２３で形成される。

【００８０】ｐ型エミッタ領域は、真性エミッタ領域と
して使用されエミッタ電位引き出し領域として使用され
るｐ型半導体領域１６及びｐ型半導体領域１６間を接続
する接続配線として使用されるｐ型埋込型半導体領域１
２で形成される。ｐ型半導体領域１６は入力信号用外部
接続端子ＢＰに接続される。

【００８１】バイポーラトランジスタＴｒ１は横型で形
成されており、サージ電流の通過経路を拡大するため
に、ｐ型エミッタ領域の平面形状がリング形状で形成さ
れ、ｎ型ベース領域、ｐ型コレクタ領域のそれぞれもｐ
型エミッタ領域の周囲を取り囲むように平面形状がリン
グ形状で形成される。

【００８２】このように構成される静電気破壊防止回路
ＰＣにおいては、前述の第１の実施の形態で説明した静
電気破壊防止回路ＰＣと同様な効果が得られる。

【００８３】第４の応用例第４の応用例は、静電気破壊防止回路ＰＣにおいて、回
路基準電源Ｖｓｓ側のバイポーラトランジスタＴｒ１を
ｐｎｐ構造で形成し、回路動作電源Ｖｃｃ側のバイポー
ラトランジスタＴｒ２をｎｐｎ型構造で形成した場合を
説明する。図１０は本発明の第１の実施の形態において
第４の応用例に係る静電気破壊防止回路ＰＣの回路図で
ある。

【００８４】図１０に示すように、静電気破壊防止回路
ＰＣにおいて、回路基準電源Ｖｓｓ側のバイポーラトラ
ンジスタＴｒ１がｐｎｐ構造で形成されるとともに、回
路動作電源Ｖｃｃ側のバイポーラトランジスタＴｒ２が
ｎｐｎ型構造で形成される。バイポーラトランジスタＴ
ｒ１は、前述の図１に示すバイポーラトランジスタＴｒ
２、図６に示すバイポーラトランジスタＴｒ２、図９に
示すバイポーラトランジスタＴｒ１のいずれかの構造と
同一構造で形成される。バイポーラトランジスタＴｒ２
は、前述の図１に示すバイポーラトランジスタＴｒ１の
構造と同一構造で形成される。

【００８５】このように構成される静電気破壊防止回路
ＰＣにおいては、前述の第１の実施の形態で説明した静
電気破壊防止回路ＰＣと同様な効果が得られる。

【００８６】第５の応用例第５の応用例は、静電気破壊防止回路ＰＣにおいて、回
路基準電源Ｖｓｓ側のバイポーラトランジスタＴｒ１だ
けを形成した場合を説明する。図１１は本発明の第１の
実施の形態において第５の応用例に係る静電気破壊防止
回路ＰＣの回路図である。

【００８７】図１１に示すように、静電気破壊防止回路
ＰＣには回路基準電源Ｖｓｓ側のバイポーラトランジス
タＴｒ１だけが形成される。このバイポーラトランジス
タＴｒ１は例えば縦型構造のｎｐｎ型で構成される。バ
イポーラトランジスタＴｒ１は正のサージ電流、負のサ
ージ電流のいずれも吸収できるので、静電気破壊防止回
路ＰＣには最低限１個のバイポーラトランジスタＴｒ１
が形成されていればよい。しかも、バイポーラトランジ
スタＴｒ１はｐ型ベース領域とｎ型のエミッタ領域との
間を電気的に接続し、かつ双方の間に抵抗素子２１Ｒを
挿入しているので、サージ電流の吸収能力が高い。

【００８８】このように構成される静電気破壊防止回路
ＰＣにおいては、前述の第１の実施の形態で説明した静
電気破壊防止回路ＰＣと同様な効果が得られ、さらに１
個のバイポーラトランジスタＴｒ１で静電気破壊防止回
路ＰＣが構築できるので、静電気破壊防止回路ＰＣの占
有面積がより一層減少できる。

【００８９】（第２の実施の形態）第２の実施の形態
は、前述の第１の実施の形態に係る半導体集積回路装置
の静電気破壊防止回路ＰＣにおいて、サージ電流の吸収
速度を速くし、さらに静電気破壊耐圧を向上した場合を
説明する。図１２は本発明の第２の実施の形態に係る静
電気破壊防止回路ＰＣのバイポーラトランジスタＴｒ１
の縦断面構造図、図１３はバイポーラトランジスタＴｒ
１の平面図である。

【００９０】図１２及び図１３に示すように、静電気破
壊防止回路ＰＣの回路基準電源Ｖｓｓ側のバイポーラト
ランジスタＴｒ１において、ｎ型エミッタ領域が複数に
分割されたｎ型半導体領域２３で形成される。すなわ
ち、ｐ型ベース領域の真性ベース領域として使用される
ｐ型半導体領域１７の表面部分に適度な間隔をもってｎ
型エミッタ領域を形成する複数のｎ型半導体領域２３が
配列される。

【００９１】ｎ型エミッタ領域の複数に分割されたｎ型
半導体領域２３間はｐ型半導体領域１７が存在し、この
ｎ型半導体領域２３間のｐ型半導体領域１７はベース電
位取り出し領域として使用されｐ型半導体領域２４に至
るベースキャリアの引き抜き経路１７Ｐを構築する。ｎ
型エミッタ領域直下の真性ベース領域においてｎ型エミ
ッタ領域の平面面積の拡大やベース幅の縮小によりベー
ス抵抗が増大し、ベースキャリアの抜きが悪くなるが、
引き抜き経路１７Ｐを備えることによって、ベースキャ
リアの引き抜きがスムースに行われる。従って、バイポ
ーラトランジスタＴｒ１のバイポーラ動作が確実に行わ
れるので、サージ電流が即座に回路基準電源Ｖｓｓに吸
収できる。

【００９２】なお、エミッタ領域の分割による引き抜き
経路１７Ｐの形成は特に縦型構造のバイポーラトランジ
スタに有効で、前述の第１の実施の形態に係る半導体集
積回路装置において図６に示す縦型構造のｐｎｐ型のバ
イポーラトランジスタＴｒ２（第１の応用例）にも引き
抜き経路１７Ｐが形成できる。勿論、本実施の形態は、
前述の第１の実施の形態の第１の応用例から第５の応用
例で説明したそれぞれの静電気破壊防止回路ＰＣにも適
用できる。

【００９３】このように構成される静電気破壊防止回路
ＰＣにおいては、前述の第１の実施の形態に係る半導体
集積回路装置で得られる効果と同様な効果が得られる。
さらに、静電気破壊防止回路ＰＣのバイポーラトランジ
スタＴｒ１において、ｎ型エミッタ領域の複数に分割さ
れたｎ型半導体領域２３間に引き抜き経路１７Ｐでベー
ス取り出し領域が形成されたので、ｐ型ベース領域のキ
ャリアが即座に吸収できる。従って、バイポーラトラン
ジスタＴｒ１のｎ型コレクタ領域又はｎ型エミッタ領域
に入力されたサージ電流が即座に回路基準電源Ｖｓｓに
吸収できるので、静電気破壊耐圧が向上できる。

【００９４】なお、本発明は前述の実施の形態に限定さ
れない。例えば、本発明は、出力信号用外部接続端子と
内部集積回路ＩＣの最終出力段のトランジスタとの間に
配置された静電気破壊防止回路にも適用できる。

【００９５】

【発明の効果】本発明は、静電気破壊防止回路の静電気
破壊耐圧を向上しつつ、静電気破壊防止回路の占有面積
を減少し、静電気破壊耐圧が向上できかつ集積度の向上
が実現できる半導体集積回路装置を提供できる。

【００９６】さらに、本発明は、上記効果が得られると
ともに、製造工程数が削減できる半導体集積回路装置の
製造方法を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る静電気破壊防
止回路を有する半導体集積回路装置の縦断面構造図であ
る。

【図２】静電気破壊防止回路の回路図である。

【図３】静電気破壊防止回路の平面図である。

【図４】（Ａ）、（Ｂ）はそれぞれ静電気破壊防止動作
を説明するバイポーラトランジスタＴｒ１の回路図、
（Ｃ）は静電気破壊防止回路において抵抗素子の抵抗値
と静電気破壊耐圧との関係を示す図である。

【図５】（Ａ）、（Ｂ）はそれぞれ静電気破壊防止回路
の抵抗素子の製造方法を説明する各製造工程毎に示す半
導体集積回路装置の縦断面構造図である。

【図６】本発明の第１の実施の形態において第１の応用
例に係るバイポーラトランジスタの縦断面構造図であ
る。

【図７】本発明の第１の実施の形態において第２の応用
例に係る静電気破壊防止回路の回路図である。

【図８】本発明の第１の実施の形態において第３の応用
例に係る静電気破壊防止回路ＰＣの回路図である。

【図９】静電気破壊防止回路の回路基準電源側のバイポ
ーラトランジスタの縦断面構造である。

【図１０】本発明の第１の実施の形態において第４の応
用例に係る静電気破壊防止回路ＰＣの回路図である。

【図１１】本発明の第１の実施の形態において第５の応
用例に係る静電気破壊防止回路ＰＣの回路図である。

【図１２】本発明の第２の実施の形態に係る静電気破壊
防止回路のバイポーラトランジスタの縦断面構造図であ
る。

【図１３】静電気破壊防止回路のバイポーラトランジス
タの平面図である。

【図１４】従来技術に係る静電気破壊防止回路の回路図
である。

【図１５】従来技術に係る静電気破壊防止回路の要部の
縦断面構造図である。

【図１６】従来技術に係る静電気破壊防止回路の要部の
平面図である。

【図１７】従来技術に係る他の構造を説明する静電気破
壊防止回路の要部の平面図である。

【図１８】従来技術に係る他の構造を説明する静電気破
壊防止回路の要部の縦断面構造図である。

【符号の説明】

１０半導体基板１０Ａ単結晶珪素基板１０Ｂエピタキシャル層１１、１２、１５、１６、１７、２２、２３、２４、３
１半導体領域１３、１４ウエル領域２１ゲート電極又はエミッタ電極２１Ｒ、Ｒ、Ｒ１、Ｒ２抵抗素子２６、２８配線１７Ｐ引き抜き経路ＢＰ外部接続端子ＰＣ静電気破壊防止回路ＩＣ内部集積回路ＴｒバイポーラトランジスタＱ MISFET

Claims

【特許請求の範囲】

【請求項１】外部接続端子と内部集積回路との間に静
電気破壊防止回路を備えた半導体集積回路装置におい
て、前記静電気破壊防止回路に、前記外部接続端子に入力さ
れたサージ電流をバイポーラ動作により電源に吸収する
バイポーラトランジスタを備えたことを特徴する半導体
集積回路装置。
【請求項２】前記バイポーラトランジスタは、前記外部接続端子と回路基準電源との間、外部接続端子
と回路動作電源との間の少なくともいずれか一方に、又
は双方に挿入されたことを特徴とする請求項１に記載の
半導体集積回路装置。
【請求項３】前記バイポーラトランジスタのベース領
域とエミッタ領域との間が短絡された、又はベース領域
とエミッタ領域との間に静電気破壊耐圧を下げる抵抗素
子が直列に挿入されたことを特徴とする請求項１又は請
求項２に記載の半導体集積回路装置。
【請求項４】前記バイポーラトランジスタのエミッタ
領域が、複数に分割されたことを特徴とする請求項１乃
至請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】外部接続端子と内部集積回路との間に静
電気破壊防止回路を備えた半導体集積回路装置の製造方
法において、前記内部集積回路を構築するトランジスタを形成すると
ともに、前記外部接続端子に入力したサージ電流をバイ
ポーラ動作により電源に吸収する静電気破壊防止回路の
バイポーラトランジスタを形成する工程と、前記内部集積回路を構築するトランジスタの電極を形成
するとともに、前記静電気破壊防止回路のバイポーラト
ランジスタのベース領域とエミッタ領域との間に静電気
破壊耐圧を下げる抵抗素子を前記電極と同一導電層で形
成する工程と、を備えたことを特徴とする半導体集積回路装置の製造方
法。