JPH11251533A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH11251533A JPH11251533A JP4787998A JP4787998A JPH11251533A JP H11251533 A JPH11251533 A JP H11251533A JP 4787998 A JP4787998 A JP 4787998A JP 4787998 A JP4787998 A JP 4787998A JP H11251533 A JPH11251533 A JP H11251533A
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Abstract
しつつ、静電気破壊防止回路の占有面積を減少できる半
導体集積回路装置を提供する。さらに、製造工程数が削
減できる半導体集積回路装置の製造方法を提供する。 【解決手段】 静電気破壊防止回路PCがバイポーラト
ランジスタTrで形成される。バイポーラトランジスタ
Trのコレクタ領域は外部接続端子BPに接続され、エ
ミッタ領域は電源(Vss又はVcc)に接続される。
ベース領域とエミッタ領域とは接続され、ベース領域と
エミッタ領域との間には抵抗素子21Rが直列に挿入さ
れる。サージ電流はバイポーラ動作により電源に吸収さ
れるとともに、コレクタ領域とベース領域とで形成され
るダイオード素子を通して電源に吸収される。抵抗素子
21Rは内部集積回路ICのトランジスタの電極と同一
製造工程で形成される。
Description
置及びその製造方法に関し、特に外部接続端子と内部集
積回路との間に静電気破壊防止回路(静電気破壊保護回
路)を備えた半導体集積回路装置及びその製造方法に関
する。
人為的要因で発生する予期せぬ静電気により内部集積回
路が破壊されることを防止するために、半導体集積回路
装置には静電気破壊防止回路が具備される。図14は従
来技術に係る静電気破壊防止回路の回路図である。
接続端子(ボンディングパッド)BPと内部集積回路I
Cとの間に配置される。静電気破壊防止回路PCは抵抗
素子Rと2個のダイオード素子D1及びD2とを備え
る。抵抗素子Rは、外部接続端子BPから内部集積回路
ICに至る信号経路に直列的に挿入され、静電気破壊を
生じるサージ電流をなまらせる機能を有する。ダイオー
ド素子D1は、信号経路と回路基準電源(例えば0V)
Vssとの間に挿入され、正のサージ電流を逆方向降伏
電流により負のサージ電流を順方向電流として回路基準
電源Vssに吸収する。ダイオード素子D2は、信号経
路と回路動作電源(例えば5V)Vccとの間に挿入さ
れ、正のサージ電流を順方向電流として負のサージ電流
を逆方向降伏電流により回路動作電源Vccに吸収す
る。
縦断面構造図、図16は静電気破壊防止回路PCの要部
の平面図である。半導体集積回路装置は低不純物濃度の
p型単結晶珪素基板1A及びその表面上に成長させた低
不純物濃度のn型エピタキシャル層1Bを有する半導体
基板1で形成される。静電気破壊防止回路PCのダイオ
ード素子D1、D2はそれぞれ素子間分離領域で囲まれ
た領域内において半導体基板1の主面部に形成される。
素子間分離領域はp型単結晶珪素基板1A及び高不純物
濃度のp型半導体領域3で形成される。
て使用される高不純物濃度のp型半導体領域5とカソー
ド領域として使用されるn型エピタキシャル層1Bとで
形成される。アノード領域は回路基準電源Vssに接続
される。カソード領域は高不純物濃度のn型埋込型半導
体領域2、高不純物濃度のn型半導体領域4のそれぞれ
を通して入力信号用外部接続端子BPに接続される。
て使用される高不純物濃度のp型半導体領域5とカソー
ド領域として使用されるn型エピタキシャル層1Bとで
形成される。アノード領域は入力信号用外部接続端子B
Pに接続される。カソード領域は高不純物濃度のn型埋
込型半導体領域2、高不純物濃度のn型半導体領域4の
それぞれを通して回路動作電源Vccに接続される。
止回路PCの要部の平面図、図18は静電気破壊防止回
路PCの要部の縦断面構造図である。図17に示すよう
に、静電気破壊防止回路PCを構成する一方のダイオー
ド素子D1は、入力信号用外部接続端子(BP)7の下
部に配置される。入信号用外部接続端子7には例えば同
図に示すようにボンディングワイヤ8がボンディングさ
れる。ダイオード素子D1は、図18に示すように、ア
ノード領域として使用されるp型半導体領域(素子間分
離領域としても使用される。)3とカソード領域として
使用されるn型エピタキシャル層1Bとで形成される。
カソード領域はn型半導体領域4を通して入力信号用外
部接続端子7に接続される。n型半導体領域4はボンデ
ィングによるダメージを受けにくい入力信号用外部接続
端子7の角部分に4カ所配置され、この4カ所のそれぞ
れに配置されたn型半導体領域4と入力信号用外部接続
端子7との間で接続が行われる。アノード領域は、この
アノード領域を形成するp型半導体領域3の表面部分に
形成された高不純物濃度のp型半導体領域5を通して回
路基準電源Vssに接続される。
装置においては、以下の点について配慮がなされていな
い。半導体集積回路装置は高集積化の傾向にあり、内部
集積回路ICを構築するトランジスタは微細化される。
このトランジスタの微細化に伴い、静電気破壊防止回路
PCのダイオード素子D1、D2のそれぞれにおいてア
ノード領域として使用されるp型半導体領域5がシャロ
ー拡散層化される。このため、アノード領域とカソード
領域とのpn接合面積が減少し、静電気破壊防止回路P
Cで充分にサージ電流が吸収できないので、内部集積回
路ICのトランジスタに静電気破壊が発生し、静電気破
壊耐圧が低下する。
電流の吸収能力を高める手法として、アノード領域の平
面面積を増加し、ダイオード素子D1、D2のそれぞれ
のpn接合面積を単純に増加する方法が採用されてい
る。また、結果として同様にpn接合面積の増加になる
が、図16に示すように、アノード領域として使用され
るp型半導体領域5とカソード領域のカソード電位取り
出し領域として使用されるn型半導体領域4との対向長
Lを増加する方法が採用されている。いずれの方法もp
n接合面積の増加によりサージ電流の吸収能力が高まる
が、静電気破壊防止回路PCの占有面積が増大し、半導
体集積回路装置の集積度が低下するという問題点があっ
た。
たものである。従って、本発明の目的は、静電気破壊防
止回路の静電気破壊防止能力を向上しつつ、静電気破壊
防止回路の占有面積を減少し、静電気破壊耐圧が高くか
つ集積度の向上が実現できる半導体集積回路装置を提供
することである。
達成しつつ、製造工程数が削減できる半導体集積回路装
置の製造方法を提供することである。
に、第1の発明は、外部接続端子と内部集積回路との間
に静電気破壊防止回路を備えた半導体集積回路装置にお
いて、静電気破壊防止回路に、外部接続端子に入力され
たサージ電流をバイポーラ動作により電源に吸収するバ
イポーラトランジスタを備えたことを特徴する。バイポ
ーラトランジスタは、回路基準電源側、回路動作電源側
の少なくともいずれか一方に、又は双方に挿入されるこ
とが好ましい。
においては、静電気破壊防止回路のバイポーラトランジ
スタによるバイポーラ動作でサージ電流が大量にかつ即
座に電源に吸収できる。この結果、内部集積回路の素子
の静電気破壊が防止でき、しかもサージ電流の吸収能力
が高いので、バイポーラトランジスタの素子サイズが減
少でき、静電気破壊防止回路の占有面積が減少できる。
従って、半導体集積回路装置において、静電気破壊耐圧
を向上しつつ、集積度が向上できる。
ベース領域とエミッタ領域との間が短絡されたことを特
徴とする。また、バイポーラトランジスタのベース領域
とエミッタ領域との間に静電気破壊耐圧を下げる抵抗素
子が直列に挿入されたことを特徴とする。抵抗素子の抵
抗値は数KΩ乃至数十KΩの範囲に設定される、ことが
好ましい。
においては、静電気破壊防止回路のバイポーラトランジ
スタ自体の静電気破壊耐圧が、ベース領域とエミッタ領
域との間の短絡又は双方の間に挿入された抵抗素子によ
り減少できる。従って、内部集積回路を構築するトラン
ジスタの静電気破壊耐圧よりも静電気破壊防止回路の静
電気破壊耐圧が小さく設定できるので、内部集積回路を
構築するトランジスタの静電気破壊が防止できる。
エミッタ領域が、複数に分割されたことを特徴とする。
においては、静電気破壊防止回路のバイポーラトランジ
スタの複数に分割されたエミッタ領域間にベース電位取
り出し領域が形成できるので、ベース領域のキャリアが
即座に吸収できる。従って、バイポーラトランジスタの
コレクタ領域又はエミッタ領域に入力されたサージ電流
が即座に電源に吸収できるので、静電気破壊耐圧が向上
できる。
路との間に静電気破壊防止回路を備えた半導体集積回路
装置の製造方法において、まず、内部集積回路を構築す
るトランジスタを形成するとともに、外部接続端子に入
力したサージ電流をバイポーラ動作により電源に吸収す
る静電気破壊防止回路のバイポーラトランジスタを形成
する。次に、内部集積回路を構築するトランジスタの電
極を形成するとともに、静電気破壊防止回路のバイポー
ラトランジスタのベース領域とエミッタ領域との間に静
電気破壊耐圧を減少する抵抗素子を電極と同一導電層で
形成する。
が形成される場合には、MISFETのゲート電極と同一製造
工程により抵抗素子が形成される。また、内部集積回路
にトランジスタとしてバイポーラトランジスタが形成さ
れる場合には、バイポーラトランジスタのエミッタ電極
と同一製造工程により抵抗素子が形成される。
の製造方法においては、内部集積回路を構築するトラン
ジスタの電極と静電気破壊防止回路の抵抗素子とが同一
製造工程により形成され、抵抗素子を形成する工程が減
少できるので、製造工程数が削減できる。
施の形態を説明する。
の実施の形態に係る半導体集積回路装置の入力側に配置
された静電気破壊防止回路の回路図である。
接続端子BPと内部集積回路ICとの間に配置される。
静電気破壊防止回路PCは抵抗素子Rと2個のバイポー
ラトランジスタTr1及びTr2とを備える。
集積回路ICに至る信号経路に直列的に挿入され、静電
気破壊を生じるサージ電流をなまらせる機能を有する。
路と回路基準電源(例えば0V)Vssとの間に挿入さ
れ、npn型で構成される。バイポーラトランジスタT
r1のコレクタ領域は外部接続端子BPに接続され、エ
ミッタ領域は回路基準電源Vssに接続される。ベース
領域とエミッタ領域との間は電気的に接続されており、
このベース領域とエミッタ領域との間には抵抗素子R1
が電気的に直列に挿入される。このバイポーラトランジ
スタTr1は、バイポーラ動作により、外部接続端子B
Pに入力された正のサージ電流を回路基準電源Vssに
吸収させる。サージ電流は大量にかつ即座に回路基準電
源Vssに吸収される。さらに、バイポーラトランジス
タTr1のコレクタ領域とベース領域とのpn接合部は
ダイオード素子を形成し、正のサージ電流はこのダイオ
ード素子による逆方向降伏電流で回路基準電源Vssに
吸収される。また、外部接続端子BPに負のサージ電流
が入力された場合、バイポーラトランジスタTr1は、
バイポーラ動作により、回路基準電源Vssから外部接
続端子BP側に負のサージ電流を相殺するような電流を
供給する。電子の流れとして見れば、負のサージ電流に
伴うコレクタ領域側の電子は回路基準電源Vssに大量
にかつ即座に吸収される、と表現できる。さらに、バイ
ポーラトランジスタTr1のコレクタ領域とベース領域
とのpn接合部で形成されたダイオード素子は、負のサ
ージ電流を相殺するような順方向電流を回路基準電源V
ssからコレクタ領域側に供給する。
路と回路動作電源(例えば5V)Vccとの間に挿入さ
れ、pnp型で構成される。バイポーラトランジスタT
r2のコレクタ領域は外部接続端子BPに接続され、エ
ミッタ領域は回路動作電源Vccに接続される。ベース
領域とエミッタ領域との間は電気的に接続されており、
このベース領域とエミッタ領域との間には抵抗素子R2
が電気的に直列に挿入される。このバイポーラトランジ
スタTr2は、バイポーラ動作により、外部接続端子B
Pに入力された正のサージ電流を回路動作電源Vccに
吸収させる。サージ電流は大量にかつ即座に回路動作電
源Vccに吸収される。さらに、バイポーラトランジス
タTr2のコレクタ領域とベース領域とのpn接合部は
ダイオード素子を形成し、正のサージ電流はこのダイオ
ード素子による順方向電流で回路動作電源Vccに吸収
される。また、外部接続端子BPに負のサージ電流が入
力された場合、バイポーラトランジスタTr2は、バイ
ポーラ動作により、回路動作電源Vccから外部接続端
子BP側に負のサージ電流を相殺するような電流を供給
する。電子の流れとして見れば、負のサージ電流に伴う
コレクタ領域側の電子は回路動作電源Vccに大量にか
つ即座に吸収される、と表現できる。さらに、バイポー
ラトランジスタTr2のコレクタ領域とベース領域との
pn接合部で形成されたダイオード素子は、負のサージ
電流を相殺するような逆方向降伏電流を回路動作電源V
ccからコレクタ領域側に供給する。
壊防止回路PC、内部集積回路ICのそれぞれを示す半
導体集積回路装置の要部の縦断面構造図である。半導体
集積回路装置は低不純物濃度のp型単結晶珪素基板10
Aとその表面上に成長させた低不純物濃度のn型エピタ
キシャル層10Bとからなる半導体基板10で構成され
る。p型単結晶珪素基板10Aは例えば数Ωcm−数十Ω
cmの抵抗値に設定される。n型エピタキシャル層10B
は例えば1015−1016atoms/cm3の不純物濃度に設定され
る。
半導体集積回路装置において、相補型MISFET(Metal Ins
ulator Semiconductor Field Effect Transistor)、バ
イポーラトランジスタのそれぞれを有する。内部集積回
路ICはこれらの半導体素子を基礎として論理回路を構
築する。図1に示すように、各半導体素子は素子間分離
領域で周囲を囲まれた領域内に形成される。素子間分離
領域は、p型単結晶珪素基板10A、高不純物濃度のp
型埋込型半導体領域12及び高不純物濃度のp型半導体
領域16で形成される。p型埋込型半導体領域12は、
p型単結晶珪素基板10Aとn型エピタキシャル層10
Bとの間に埋め込まれ、例えば1018atoms/cm3の不純物
濃度に設定される。p型半導体領域16は、p型埋込型
半導体領域12に電気的に接続するようにn型エピタキ
シャル層10Bに形成され、例えば1018atoms/cm3の不
純物濃度に設定される。なお、図示しないが、n型エピ
タキシャル層10Bの表面上において各半導体素子間に
は素子間分離用絶縁膜(例えば、酸化珪素膜)が形成さ
れる。
図1中、中央右側に示すように、低不純物濃度のp型ウ
エル領域13の主面部に形成される。p型ウエル領域1
3は、n型エピタキシャル層10Bに形成され、例えば
1015−1016atoms/cm3の不純物濃度に設定される。nチ
ャネルMISFETQnはゲート絶縁膜20、ゲート電極2
1、ソース領域及びドレイン領域として使用される高不
純物濃度の一対のn型半導体領域23を備える。ゲート
絶縁膜20は例えば酸化珪素膜の単層膜、又は酸化珪素
膜と窒化珪素膜とを組み合わせた複合膜で形成される。
ゲート電極21は、ゲート絶縁膜20の表面上に形成さ
れ、例えば300−500nmの膜厚を有し抵抗値を低減する不
純物(例えば隣又は砒素)がドープされた多結晶珪素膜
で形成される。また、ゲート電極21は、珪素と高融点
金属との化合物であるシリサイド膜若しくは高融点金属
膜の単層膜、又は多結晶珪素膜上にシリサイド膜若しく
は高融点金属膜を積層した複合膜で形成してもよい。n
型半導体領域23は、p型ウエル領域13Bの表面部分
に形成され、例えば1020atoms/cm3の不純物濃度に設定
される。n型半導体領域23は、ゲート電極21をマス
クとして使用したイオン打ち込み法により不純物が導入
され、ゲート電極21に対してセルフアライメントで形
成される。
には第1層目の配線26が電気的に接続される。配線2
6は、層間絶縁膜25の表面上に形成され、層間絶縁膜
25に形成された接続孔(符号は付けない。)を通して
n型半導体領域23に接続される。配線26は例えばア
ルミニウム合金膜の単層膜又はこのアルミニウム合金膜
を主体とする複合膜で形成される。配線26には第2層
目の配線28が電気的に接続される。配線28は、層間
絶縁膜27の表面上に形成され、層間絶縁膜27に形成
された接続孔(符号は付けない。)を通して配線26に
接続される。配線28は配線26と同様な材料で形成さ
れる。
図1中、中央右側に示すように、低不純物濃度のn型ウ
エル領域14の主面部に形成される。n型ウエル領域1
4は、n型エピタキシャル層10Bに形成され、例えば
1015−1016atoms/cm3の不純物濃度に設定される。pチ
ャネルMISFETQpはゲート絶縁膜20、ゲート電極2
1、ソース領域及びドレイン領域として使用される高不
純物濃度の一対のp型半導体領域24を備える。ゲート
絶縁膜20、ゲート電極21のそれぞれはnチャネルMI
SFETQnのゲート絶縁膜20、ゲート電極21のそれぞ
れと同一材料により同一製造工程で形成される。p型半
導体領域24は、n型ウエル領域14の表面部分に形成
され、例えば1020atoms/cm3の不純物濃度に設定され
る。同様に、p型半導体領域24は、ゲート電極21に
対してセルフアライメントで形成される。
4には第1層目の配線26が電気的に接続され、配線2
6には第2層目の配線28が電気的に接続される。
タTrは、図1中、右端に示すように、n型コレクタ領
域、p型ベース領域及びn型エミッタ領域を備えた縦型
構造のnpn型で構成される。
して使用されるn型エピタキシャル層10B、コレクタ
電位取り出し領域として使用されるn型埋込型半導体領
域11及びn型半導体領域15のそれぞれで形成され
る。n型埋込型半導体領域11は、p型単結晶珪素基板
10Aとn型エピタキシャル層10Bとの間に埋め込ま
れ、例えば1018atoms/cm3の不純物濃度に設定される。
n型半導体領域15は、n型埋込型半導体領域11に電
気的に接続するようにn型エピタキシャル層10Bに形
成され、例えば1018atoms/cm3の不純物濃度に設定され
る。n型半導体領域15には第1層目の配線26が電気
的に接続される。
使用される中不純物濃度のp型半導体領域17、ベース
電位取り出し領域として使用されるp型半導体領域24
のそれぞれで形成される。p型半導体領域17は、n型
エピタキシャル層11の表面部分に形成され、例えば10
18atoms/cm3の不純物濃度に設定される。p型半導体領
域24はpチャネルMISFETQpのp型半導体領域24と
同一製造工程で形成される。p型半導体領域24には第
1層目の配線26が電気的に接続される。
て使用されるp型半導体領域17の表面部分に形成さ
れ、高不純物濃度のn型半導体領域22で形成される。
本実施の形態において、バイポーラトランジスタTrの
n型エミッタ領域すなわちn型半導体領域22はエミッ
タ電極21からn型不純物をドープして形成したエミッ
タ拡散型構造で形成される。エミッタ拡散型構造を採用
するバイポーラトランジスタTrはn型エミッタ領域の
シャロー拡散層化を実現できる。n型半導体領域22は
例えば1020atoms/cm3の不純物濃度に設定される。
なる例えば多結晶珪素膜で形成される。本実施の形態に
おいて、エミッタ電極21は、nチャネルMISFETQn、
pチャネルMISFETQpのそれぞれのゲート電極21と同
一材料で形成されるとともに同一製造工程により形成さ
れる。なお、エミッタ電極21はゲート電極21と別の
製造工程で、またゲート電極21と異なる電極材料で形
成してもよい。エミッタ電極21には第1層目の配線2
6が電気的に接続される。
ある。図1中、中央左側及び図3に示すように、静電気
破壊防止回路PCのバイポーラトランジスタTr1は、
基本的には内部集積回路ICのバイポーラトランジスタ
Trに類似した構造で構成される。すなわち、バイポー
ラトランジスタTr1はn型コレクタ領域、p型ベース
領域、n型エミッタ領域を備えた縦型構造のnpn型で
構成される。
して使用されるn型エピタキシャル層10B、コレクタ
電位取り出し領域として使用されるn型埋込型半導体領
域11及びn型半導体領域15のそれぞれで形成され
る。n型半導体領域15は、第1層目の配線26、第2
層目の配線28のそれぞれを通して、この第2層目の配
線28と同一配線層に形成されかつ同一材料で形成され
た入力信号用外部接続端子BP(図1中、左端に示
す。)に電気的に接続される。
使用される中不純物濃度のp型半導体領域17、ベース
電位取り出し領域として使用されるp型半導体領域24
のそれぞれで形成される。
て使用されるp型半導体領域17の表面部分に形成さ
れ、高不純物濃度のn型半導体領域23で形成される。
本実施の形態において、バイポーラトランジスタTrの
n型エミッタ領域すなわちn型半導体領域23は、nチ
ャネルMISFETQnのソース領域、ドレイン領域のそれぞ
れとして使用されるn型半導体領域23と同一製造工程
で形成され、同一不純物濃度で形成される。n型半導体
領域23は製造プロセスにおいてイオン打ち込み法で形
成され、前述のエミッタ拡散型構造におけるn型半導体
領域22に比べて若干拡散層深さが深くできる。従っ
て、n型半導体領域23は、p型半導体領域17との間
で形成されるpn接合面積を増加でき、サージ電流の通
過経路の断面面積を増加できる。なお、n型エミッタ領
域は、前述のバイポーラトランジスタTrのn型エミッ
タ領域と同様に、エミッタ拡散型構造で形成してもよ
い。
型エミッタ領域のn型半導体領域23との間は基本的に
は第1層目の配線26により電気的に接続(短絡)され
ており、このp型半導体領域24とn型半導体領域23
との間には抵抗素子21R(R1)が電気的に直列的に
挿入される。抵抗素子21Rはバイポーラトランジスタ
Tr1に近接したその周囲に配設される。抵抗素子21
Rの一端側が配線26を通してn型半導体領域23に接
続され、抵抗素子21Rの他端側が配線26を通してp
型半導体領域24に接続される。
破壊防止動作を説明するバイポーラトランジスタTr1
の回路図である。図4(A)に示すように、内部集積回
路ICを構築する入力初段のトランジスタに静電気破壊
を生じさせるような予期せぬ正のサージ電流が入力信号
用外部接続端子BPに入力した場合、バイポーラトラン
ジスタTr1はバイポーラ動作によりn型コレクタ領域
からn型エミッタ領域に正のサージ電流を流し、この正
のサージ電流は回路基準電源Vssに吸収される。さら
に、バイポーラトランジスタTr1は、p型ベース領域
とn型エミッタ領域との間を電気的に接続しているの
で、n型コレクタ領域のn型エピタキシャル層10B
(真性コレクタ領域)とp型ベース領域のp型半導体領
域17(真性ベース領域)とのpn接合で形成されるダ
イオード素子を通して、正のサージ電流を流せる。この
ダイオード素子を通して流れた正のサージ電流は回路基
準電源Vssに吸収される。ダイオード素子において、
正のサージ電流は逆方向降伏電流として流れる。すなわ
ち、バイポーラトランジスタTr1はサージ電流が流れ
る2系統の経路を有し、大量のサージ電流は即座に回路
基準電源Vssに吸収される。さらに、ダイオード素子
はn型エピタキシャル層10Bとp型半導体領域17と
の比較的低不純物濃度同士のpn接合で形成されるの
で、ダイオード素子自体の静電気破壊耐圧は高まる。
ジ電流が入力信号用外部接続端子BPに入力した場合、
バイポーラトランジスタTr1は、バイポーラ動作によ
り、負のサージ電流を相殺するような電流を回路基準電
源Vssから外部接続端子BP側に供給する。前述と同
様に、さらにバイポーラトランジスタTr1は、n型コ
レクタ領域とp型ベース領域とのpn接合で形成される
ダイオード素子を通して、負のサージ電流を相殺するよ
うな電流を回路基準電源Vssから外部接続端子BP側
に供給する。ダイオード素子において、負のサージ電流
は順方向電流として流れる。電子の流れとして見たと
き、負のサージ電流で発生する電子はバイポーラトラン
ジスタTr1を通して回路基準電源Vssに吸収され
る、と表現できる。
1のp型ベース領域とn型エミッタ領域との間に挿入さ
れた抵抗素子21Rの抵抗値(KΩ)と静電気破壊耐圧
(V)との関係を示す図である。前述のように、バイポ
ーラトランジスタTr1のp型ベース領域とn型エミッ
タ領域との間を電気的に接続することにより、この接続
経路をサージ電流の吸収経路として使用でき、サージ電
流を大量にかつ即座に吸収できる。本実施の形態におい
ては、さらにダイオード素子を含むサージ電流の吸収経
路に抵抗素子21Rが挿入される。図4(C)に示すよ
うに、正のサージ電流に対しては、抵抗素子21Rの抵
抗値の増加に従ってバイポーラトランジスタTr1自体
の静電気破壊耐圧が向上する。逆に、負のサージ電流に
対しては、抵抗素子21Rの抵抗値の増加に従ってバイ
ポーラトランジスタTr1自体の静電気破壊耐圧が低下
する。本実施の形態においては、正のサージ電流、負の
サージ電流のそれぞれに対して同等の静電気破壊耐圧を
確保しつつ、内部集積回路ICの入力初段のトランジス
タの静電気破壊耐圧よりも静電気破壊防止回路PCの静
電気破壊耐圧を下げて入力初段のトランジスタの保護を
図るために、抵抗素子21Rの抵抗値は約8−12KΩに
設定される。好ましくは、抵抗素子21Rは約10KΩに
設定される。
静電気破壊防止回路PCのバイポーラトランジスタTr
2は、p型コレクタ領域、n型ベース領域、p型エミッ
タ領域を備えた横型構造のpnp型で構成される。
して使用される高不純物濃度のp型半導体領域24で形
成される。p型コレクタ領域は平面形状がn型ベース領
域を介在しp型エミッタ領域を取り囲むリング形状で形
成される。このような平面形状を有するバイポーラトラ
ンジスタTr2は、特にp型コレクタ領域とn型ベース
領域との間のpn接合面積が大きくできる(pn接合長
が長くできる)ので、静電気破壊耐圧を向上できる。p
型半導体領域24はpチャネルMISFETQpのソース領
域、ドレイン領域のそれぞれとして使用されるp型半導
体領域24と同一の製造工程で形成され、同一の不純物
濃度で形成される。p型半導体領域24は、第1層目の
配線26、第2層目の配線28のそれぞれを通して、こ
の第2層目の配線28で形成された入力信号用外部接続
端子BPに電気的に接続される。
使用されるn型エピタキシャル層10B、ベース電位取
り出し領域として使用されるn型埋込型半導体領域11
及びn型半導体領域23のそれぞれで形成される。
半導体領域23で形成される。p型コレクタ領域、p型
エミッタ領域はいずれも真性ベース領域として使用され
るn型エピタキシャル層10Bの表面部分に形成され
る。
型エミッタ領域のp型半導体領域24との間はバイポー
ラトランジスタTr1と同様に基本的には第1層目の配
線26により電気的に接続されるとともに、抵抗素子2
1R(R2)が電気的に直列的に挿入される。抵抗素子
21RはバイポーラトランジスタTr2に近接したその
周囲に配設される。抵抗素子21Rの一端側が配線26
を通してp型半導体領域24に接続され、抵抗素子21
Rの他端側が配線26を通してn型半導体領域23に接
続される。
号用外部接続端子BPに回路動作電源Vccの電位より
も高い正のサージ電流が入力した場合、前述のバイポー
ラトランジスタTr1と同様に、正のサージ電流を回路
動作電源Vcc側に流す。この正のサージ電流は回路動
作電源Vccに吸収される。さらに、図2に示すよう
に、n型ベース領域とp型エミッタ領域との間が電気的
に接続されているので、p型コレクタ領域のp型半導体
領域24とn型ベース領域のn型エピタキシャル層10
Bとのpn接合で形成されるダイオード素子を通して正
のサージ電流は流れ、この正のサージ電流は回路動作電
源Vccに吸収される。ダイオード素子において、正の
サージ電流は順方向電流として流れる。すなわち、バイ
ポーラトランジスタTr2は、サージ電流が流れる2系
統の経路を有し、大量のサージ電流を即座に回路動作電
源Vccに吸収させることができる。
続端子BPに入力した場合、バイポーラトランジスタT
r2は、バイポーラ動作により、負のサージ電流を相殺
するような電流を回路動作電源Vccから外部接続端子
BP側に供給する。前述と同様に、さらにバイポーラト
ランジスタTr2は、p型コレクタ領域とn型ベース領
域とのpn接合で形成されるダイオード素子を通して、
負のサージ電流を相殺するような電流を回路動作電源V
ccから外部接続端子BP側に供給する。ダイオード素
子において、負のサージ電流は逆方向降伏電流として流
れる。電子の流れとして見たとき、負のサージ電流で発
生する電子はバイポーラトランジスタTr2を通して回
路動作電源Vccに吸収される、と表現できる。
n型ベース領域とp型エミッタ領域との間に適正な抵抗
値に設定された抵抗素子21Rが挿入されているので、
内部集積回路ICの入力初段のトランジスタにおいて静
電気破壊が防止できる。
イポーラトランジスタTr1、Tr2のそれぞれに付加
される抵抗素子21Rの製造方法について、簡単に説明
する。図5(A)、図5(B)はそれぞれ抵抗素子21
Rの製造方法を説明する各製造工程毎に示す半導体集積
回路装置の縦断面構造図である。
板1の主面部において、内部集積回路ICの形成領域
に、p型ウエル領域13及びn型ウエル領域14を形成
するとともに、バイポーラトランジスタTrのn型コレ
クタ領域、p型ベース領域の真性ベース領域(p型半導
体領域17)のそれぞれを形成する。さらに、内部集積
回路ICのバイポーラトランジスタTrの各動作領域と
同一の製造工程により、静電気破壊防止回路PCの形成
領域にバイポーラトランジスタTr1のn型コレクタ領
域、p型ベース領域の真性ベース領域(p型半導体領域
17)、バイポーラトランジスタTr2のn型ベース領
域の真性ベース領域(n型エピタキシャル10B)のそ
れぞれを形成する。
て、p型ウエル領域13の表面上に、n型ウエル領域1
4の表面上にそれぞれゲート絶縁膜20及びゲート電極
21を形成する(図5(B)参照)。このゲート電極2
1を形成する工程と同一製造工程でバイポーラトランジ
スタTrのエミッタ電極21を形成する。ゲート電極2
1、エミッタ電極21のそれぞれは例えばCVD法で形成
された多結晶珪素膜で形成され、この多結晶珪素膜には
抵抗値を調節するn型不純物がドープされる。バイポー
ラトランジスタTrの形成領域においては、エミッタ電
極21から真性ベース領域にn型不純物が拡散され、n
型エミッタ領域として使用されるn型半導体領域22が
形成される。
又はエミッタ電極21を形成する工程と同一製造工程に
より、静電気破壊防止回路PCの形成領域においてバイ
ポーラトランジスタTr1、Tr2のそれぞれのベース
領域とエミッタ領域との間に挿入される抵抗素子21R
が形成される。すなわち、抵抗素子21Rは例えば多結
晶珪素膜で形成される。抵抗素子21Rの抵抗値は、サ
イズを調節する(例えば、抵抗長、断面積等を調節す
る)ことにより、またn型不純物のドープ量を調節する
ことにより設定される。
回路ICの形成領域において、p型ウエル領域13に一
対のn型半導体領域23を形成し、n型ウエル領域14
に一対のp型半導体領域24を形成する。n型半導体領
域23の形成により、nチャネルMISFETQnが完成す
る。p型半導体領域24の形成により、pチャネルMISF
ETQpが完成する。p型半導体領域24を形成する工程
と同一製造工程により、内部集積回路ICのバイポーラ
トランジスタTrの形成領域においてp型ベース領域の
p型半導体領域24が形成される。このp型半導体領域
24の形成により、バイポーラトランジスタTrが完成
する。
ーラトランジスタTr1の形成領域において、n型半導
体領域23を形成する工程と同一製造工程でn型エミッ
タ領域のn型半導体領域23が形成され、p型半導体領
域24を形成する工程と同一製造工程でp型ベース領域
のp型半導体領域24が形成される。このn型半導体領
域23、p型半導体領域24のそれぞれの形成により、
バイポーラトランジスタTr1が完成する。バイポーラ
トランジスタTr2の形成領域においては、n型半導体
領域23を形成する工程と同一製造工程でn型ベース領
域のn型半導体領域23が形成され、p型半導体領域2
4を形成する工程と同一製造工程でp型コレクタ領域、
p型エミッタ領域のそれぞれのp型半導体領域24が形
成される。このn型半導体領域23、p型半導体領域2
4のそれぞれの形成により、バイポーラトランジスタT
r2が完成する。
膜25、第1層目の配線26、層間絶縁膜27、第2層
目の配線28のそれぞれを順次形成し、最後に図示しな
い保護膜を形成することにより、本実施の形態に係る半
導体集積回路装置が完成する。
ETQとバイポーラトランジスタTrとが混在する半導体
集積回路装置(Bipola-Complementary MISFET 型半導体
集積回路装置)について説明したが、バイポーラトラン
ジスタTrで内部集積回路ICを構築する半導体集積回
路装置(pure Bipola 型半導体集積回路装置)に適用し
てもよい。この場合、内部集積回路ICのバイポーラト
ランジスタTr1は集積度向上のために前述のようにエ
ミッタ拡散型構造を採用することが好ましく、このエミ
ッタ拡散型構造で使用するエミッタ電極21と同一製造
工程により静電気破壊防止回路PCで使用される抵抗素
子21Rが形成される。
21、バイポーラトランジスタTrのエミッタ電極21
のそれぞれとは別の製造工程により、静電気破壊防止回
路PCで使用される抵抗素子21Rを形成してもよい。
この場合、抵抗素子21Rの抵抗値は独立にかつ最適に
設定できる。
においては、静電気破壊防止回路PCにバイポーラトラ
ンジスタTr1及びTr2を備え、このバイポーラトラ
ンジスタTr1、Tr2のそれぞれのバイポーラ動作で
サージ電流が大量にかつ即座に回路基準電源Vss、回
路動作電源Vccのそれぞれに吸収できる。サージ電流
が大量にかつ即座に吸収できるので内部集積回路ICの
入力初段のトランジスタの静電気破壊が防止できる。す
なわち、サージ電流の吸収能力が高いので、バイポーラ
トランジスタTr1、Tr2のそれぞれの素子サイズが
減少でき、静電気破壊防止回路PCの占有面積が減少で
きる。従って、半導体集積回路装置において、静電気破
壊耐圧を向上しつつ、集積度が向上できる。
ーラトランジスタTr1、Tr2のそれぞれにおいて、
ベース領域とエミッタ領域との間が電気的に接続され、
又はベース領域とエミッタ領域との間に抵抗素子21R
が直列に挿入されたので、静電気破壊防止回路PCの静
電気破壊耐圧が下げられる。従って、内部集積回路IC
の入力初段のトランジスタの静電気破壊が防止できる。
としてMISFETQが形成される場合には、MISFETQのゲー
ト電極21と同一製造工程により静電気破壊防止回路P
Cの抵抗素子21Rが形成できる。また、内部集積回路
ICにトランジスタとしてバイポーラトランジスタTr
が形成される場合には、バイポーラトランジスタTrの
エミッタ電極21と同一製造工程により抵抗素子21R
が形成できる。従って、抵抗素子21Rを形成する工程
が減少できるので、半導体集積回路装置の製造工程数が
削減できる。
イポーラトランジスタTr2が縦型構造で形成された場
合を説明する。図6は本発明の第1の実施の形態におい
て第1の応用例に係るバイポーラトランジスタの縦断面
構造図である。
ンジスタTr2は、素子間分離領域で周囲を囲まれた領
域内において、p型コレクタ領域、n型ベース領域、p
型エミッタ領域を備えた縦型構造のpnp型で構成され
る。素子間分離領域は、p型単結晶珪素基板10Aの表
面部分に形成された低不純物濃度のn型埋込型半導体領
域30、n型エピタキシャル層10B及びこのn型エピ
タキシャル層10Bの表面部分に形成され電位取り出し
領域として使用されるn型半導体領域23で形成され
る。なお、これ以後の説明において、前述の第1の実施
の形態に係る半導体集積回路装置で説明した構成に付し
た符号と同一符号を付した構成は同一の機能を有し、同
一の不純物濃度を有し、又は同一の製造工程により形成
される。
クタ領域は、真性コレクタ領域として使用されるp型ウ
エル領域13、コレクタ電位引き出し領域として使用さ
れるp型埋込型半導体領域12及びp型半導体領域16
で形成される。p型半導体領域16は入力信号用外部接
続端子BPに接続される。
使用される中不純物濃度のn型半導体領域31及びベー
ス電位取り出し領域として使用されるn型半導体領域2
3で形成される。
形成される。このp型半導体領域24は、n型ベース領
域のn型半導体領域23と電気的に接続されるととも
に、回路動作電源Vccに接続される。さらにp型エミ
ッタ領域とn型ベース領域との間には抵抗素子21R
(R2)が電気的に直列に挿入される。
PCにおいては、回路動作電源Vcc側に縦型構造のバ
イポーラトランジスタTr2を備え、真性ベース領域の
底面及び側面を含む広いpn接合面を通してサージ電流
が流れる。従って、サージ電流の吸収能力が向上でき、
静電気破壊防止回路PCの静電気破壊耐圧が向上でき
る。
路動作電源Vcc側のバイポーラトランジスタTr2を
npn型構造で形成し、回路基準電源Vss側、回路動
作電源Vcc側の双方のバイポーラトランジスタTr
1、Tr2がいずれもnpn型構造で形成された場合を
説明する。図7は本発明の第1の実施の形態において第
2の応用例に係る静電気破壊防止回路PCの回路図であ
る。
Cにおいて、回路動作電源Vcc側のバイポーラトラン
ジスタTr2がnpn型構造で形成される。このバイポ
ーラトランジスタTr2は、前述の図1に示すバイポー
ラトランジスタTr1の構造と同一構造で形成される。
バイポーラトランジスタTr2のn型コレクタ領域は回
路動作電源Vccに電気的に接続される。p型ベース領
域とn型エミッタ領域との間は電気的に接続され、この
p型ベース領域、n型エミッタ領域はいずれも入力信号
用外部接続端子BPに電気的に接続される。p型ベース
領域とn型エミッタ領域との間には抵抗素子21R(R
2)が電気的に直列に挿入される。つまり、静電気破壊
防止回路PCの回路基準電源Vss側、回路動作電源V
cc側の双方のバイポーラトランジスタTr1、Tr2
はいずれもnpn型構造で形成される。
PCにおいては、前述の第1の実施の形態で説明した静
電気破壊防止回路PCと同様な効果が得られる。
路基準電源Vss側のバイポーラトランジスタTr1を
横型構造のpnp型で形成し、回路基準電源Vss側、
回路動作電源Vcc側の双方のバイポーラトランジスタ
Tr1、Tr2がいずれもpnp型構造で形成された場
合を説明する。図8は本発明の第1の実施の形態におい
て第3の応用例に係る静電気破壊防止回路PCの回路図
である。
Cにおいて、回路基準電源Vss側のバイポーラトラン
ジスタTr1がpnp型構造で形成される。バイポーラ
トランジスタTr2は、前述の図1又は図6に示すバイ
ポーラトランジスタTr2の構造と同一構造で形成され
る。バイポーラトランジスタTr1のp型コレクタ領域
は回路基準電源Vssに電気的に接続される。n型ベー
ス領域とp型エミッタ領域との間は電気的に接続され、
このn型ベース領域、p型エミッタ領域はいずれも入力
信号用外部接続端子BPに電気的に接続される。n型ベ
ース領域とp型エミッタ領域との間には抵抗素子21R
(R1)が電気的に直列に挿入される。つまり、静電気
破壊防止回路PCの回路基準電源Vss側、回路動作電
源Vcc側の双方のバイポーラトランジスタTr1、T
r2はいずれもpnp型構造で形成される。
電源側のバイポーラトランジスタTr1の縦断面構造図
である。バイポーラトランジスタTr1は、素子間分離
領域で周囲を囲まれた領域内において、p型コレクタ領
域、n型ベース領域、p型エミッタ領域を備えた横型構
造のpnp型で構成される。素子間分離領域は、p型単
結晶珪素基板10A、p型半導体領域16及びp型半導
体領域24で形成される。
クタ領域は、真性コレクタ領域として使用されるp型半
導体領域16及びコレクタ電位取り出し領域として使用
されるp型半導体領域24で形成される。
使用されるn型エピタキシャル層10B、n型エピタキ
シャル層10B間を接続する接続配線として使用される
n型埋込型半導体領域30及びベース電位取り出し領域
として使用されるn型半導体領域23で形成される。
して使用されエミッタ電位引き出し領域として使用され
るp型半導体領域16及びp型半導体領域16間を接続
する接続配線として使用されるp型埋込型半導体領域1
2で形成される。p型半導体領域16は入力信号用外部
接続端子BPに接続される。
成されており、サージ電流の通過経路を拡大するため
に、p型エミッタ領域の平面形状がリング形状で形成さ
れ、n型ベース領域、p型コレクタ領域のそれぞれもp
型エミッタ領域の周囲を取り囲むように平面形状がリン
グ形状で形成される。
PCにおいては、前述の第1の実施の形態で説明した静
電気破壊防止回路PCと同様な効果が得られる。
路基準電源Vss側のバイポーラトランジスタTr1を
pnp構造で形成し、回路動作電源Vcc側のバイポー
ラトランジスタTr2をnpn型構造で形成した場合を
説明する。図10は本発明の第1の実施の形態において
第4の応用例に係る静電気破壊防止回路PCの回路図で
ある。
PCにおいて、回路基準電源Vss側のバイポーラトラ
ンジスタTr1がpnp構造で形成されるとともに、回
路動作電源Vcc側のバイポーラトランジスタTr2が
npn型構造で形成される。バイポーラトランジスタT
r1は、前述の図1に示すバイポーラトランジスタTr
2、図6に示すバイポーラトランジスタTr2、図9に
示すバイポーラトランジスタTr1のいずれかの構造と
同一構造で形成される。バイポーラトランジスタTr2
は、前述の図1に示すバイポーラトランジスタTr1の
構造と同一構造で形成される。
PCにおいては、前述の第1の実施の形態で説明した静
電気破壊防止回路PCと同様な効果が得られる。
路基準電源Vss側のバイポーラトランジスタTr1だ
けを形成した場合を説明する。図11は本発明の第1の
実施の形態において第5の応用例に係る静電気破壊防止
回路PCの回路図である。
PCには回路基準電源Vss側のバイポーラトランジス
タTr1だけが形成される。このバイポーラトランジス
タTr1は例えば縦型構造のnpn型で構成される。バ
イポーラトランジスタTr1は正のサージ電流、負のサ
ージ電流のいずれも吸収できるので、静電気破壊防止回
路PCには最低限1個のバイポーラトランジスタTr1
が形成されていればよい。しかも、バイポーラトランジ
スタTr1はp型ベース領域とn型のエミッタ領域との
間を電気的に接続し、かつ双方の間に抵抗素子21Rを
挿入しているので、サージ電流の吸収能力が高い。
PCにおいては、前述の第1の実施の形態で説明した静
電気破壊防止回路PCと同様な効果が得られ、さらに1
個のバイポーラトランジスタTr1で静電気破壊防止回
路PCが構築できるので、静電気破壊防止回路PCの占
有面積がより一層減少できる。
は、前述の第1の実施の形態に係る半導体集積回路装置
の静電気破壊防止回路PCにおいて、サージ電流の吸収
速度を速くし、さらに静電気破壊耐圧を向上した場合を
説明する。図12は本発明の第2の実施の形態に係る静
電気破壊防止回路PCのバイポーラトランジスタTr1
の縦断面構造図、図13はバイポーラトランジスタTr
1の平面図である。
壊防止回路PCの回路基準電源Vss側のバイポーラト
ランジスタTr1において、n型エミッタ領域が複数に
分割されたn型半導体領域23で形成される。すなわ
ち、p型ベース領域の真性ベース領域として使用される
p型半導体領域17の表面部分に適度な間隔をもってn
型エミッタ領域を形成する複数のn型半導体領域23が
配列される。
半導体領域23間はp型半導体領域17が存在し、この
n型半導体領域23間のp型半導体領域17はベース電
位取り出し領域として使用されp型半導体領域24に至
るベースキャリアの引き抜き経路17Pを構築する。n
型エミッタ領域直下の真性ベース領域においてn型エミ
ッタ領域の平面面積の拡大やベース幅の縮小によりベー
ス抵抗が増大し、ベースキャリアの抜きが悪くなるが、
引き抜き経路17Pを備えることによって、ベースキャ
リアの引き抜きがスムースに行われる。従って、バイポ
ーラトランジスタTr1のバイポーラ動作が確実に行わ
れるので、サージ電流が即座に回路基準電源Vssに吸
収できる。
経路17Pの形成は特に縦型構造のバイポーラトランジ
スタに有効で、前述の第1の実施の形態に係る半導体集
積回路装置において図6に示す縦型構造のpnp型のバ
イポーラトランジスタTr2(第1の応用例)にも引き
抜き経路17Pが形成できる。勿論、本実施の形態は、
前述の第1の実施の形態の第1の応用例から第5の応用
例で説明したそれぞれの静電気破壊防止回路PCにも適
用できる。
PCにおいては、前述の第1の実施の形態に係る半導体
集積回路装置で得られる効果と同様な効果が得られる。
さらに、静電気破壊防止回路PCのバイポーラトランジ
スタTr1において、n型エミッタ領域の複数に分割さ
れたn型半導体領域23間に引き抜き経路17Pでベー
ス取り出し領域が形成されたので、p型ベース領域のキ
ャリアが即座に吸収できる。従って、バイポーラトラン
ジスタTr1のn型コレクタ領域又はn型エミッタ領域
に入力されたサージ電流が即座に回路基準電源Vssに
吸収できるので、静電気破壊耐圧が向上できる。
れない。例えば、本発明は、出力信号用外部接続端子と
内部集積回路ICの最終出力段のトランジスタとの間に
配置された静電気破壊防止回路にも適用できる。
破壊耐圧を向上しつつ、静電気破壊防止回路の占有面積
を減少し、静電気破壊耐圧が向上できかつ集積度の向上
が実現できる半導体集積回路装置を提供できる。
ともに、製造工程数が削減できる半導体集積回路装置の
製造方法を提供できる。
止回路を有する半導体集積回路装置の縦断面構造図であ
る。
を説明するバイポーラトランジスタTr1の回路図、
(C)は静電気破壊防止回路において抵抗素子の抵抗値
と静電気破壊耐圧との関係を示す図である。
の抵抗素子の製造方法を説明する各製造工程毎に示す半
導体集積回路装置の縦断面構造図である。
例に係るバイポーラトランジスタの縦断面構造図であ
る。
例に係る静電気破壊防止回路の回路図である。
例に係る静電気破壊防止回路PCの回路図である。
ーラトランジスタの縦断面構造である。
用例に係る静電気破壊防止回路PCの回路図である。
用例に係る静電気破壊防止回路PCの回路図である。
防止回路のバイポーラトランジスタの縦断面構造図であ
る。
タの平面図である。
である。
縦断面構造図である。
平面図である。
壊防止回路の要部の平面図である。
壊防止回路の要部の縦断面構造図である。
1 半導体領域 13、14 ウエル領域 21 ゲート電極又はエミッタ電極 21R、R、R1、R2 抵抗素子 26、28 配線 17P 引き抜き経路 BP 外部接続端子 PC 静電気破壊防止回路 IC 内部集積回路 Tr バイポーラトランジスタ Q MISFET
Claims (5)
- 【請求項1】 外部接続端子と内部集積回路との間に静
電気破壊防止回路を備えた半導体集積回路装置におい
て、 前記静電気破壊防止回路に、前記外部接続端子に入力さ
れたサージ電流をバイポーラ動作により電源に吸収する
バイポーラトランジスタを備えたことを特徴する半導体
集積回路装置。 - 【請求項2】 前記バイポーラトランジスタは、 前記外部接続端子と回路基準電源との間、外部接続端子
と回路動作電源との間の少なくともいずれか一方に、又
は双方に挿入されたことを特徴とする請求項1に記載の
半導体集積回路装置。 - 【請求項3】 前記バイポーラトランジスタのベース領
域とエミッタ領域との間が短絡された、又はベース領域
とエミッタ領域との間に静電気破壊耐圧を下げる抵抗素
子が直列に挿入されたことを特徴とする請求項1又は請
求項2に記載の半導体集積回路装置。 - 【請求項4】 前記バイポーラトランジスタのエミッタ
領域が、複数に分割されたことを特徴とする請求項1乃
至請求項3のいずれかに記載の半導体集積回路装置。 - 【請求項5】 外部接続端子と内部集積回路との間に静
電気破壊防止回路を備えた半導体集積回路装置の製造方
法において、 前記内部集積回路を構築するトランジスタを形成すると
ともに、前記外部接続端子に入力したサージ電流をバイ
ポーラ動作により電源に吸収する静電気破壊防止回路の
バイポーラトランジスタを形成する工程と、 前記内部集積回路を構築するトランジスタの電極を形成
するとともに、前記静電気破壊防止回路のバイポーラト
ランジスタのベース領域とエミッタ領域との間に静電気
破壊耐圧を下げる抵抗素子を前記電極と同一導電層で形
成する工程と、 を備えたことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4787998A JPH11251533A (ja) | 1998-02-27 | 1998-02-27 | 半導体集積回路装置及びその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4787998A JPH11251533A (ja) | 1998-02-27 | 1998-02-27 | 半導体集積回路装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JPH11251533A true JPH11251533A (ja) | 1999-09-17 |
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---|---|---|---|
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JP (1) | JPH11251533A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081206A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007242899A (ja) * | 2006-03-09 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置 |
US7294542B2 (en) | 2000-05-15 | 2007-11-13 | Nec Electronics Corporation | Method of fabricating a semiconductor device having CMOS transistors and a bipolar transistor |
JP2008091940A (ja) * | 2007-11-19 | 2008-04-17 | Sanyo Electric Co Ltd | 寄生効果を抑止したダイオード素子を有する半導体集積回路装置 |
US7629210B2 (en) | 2000-05-15 | 2009-12-08 | Nec Corporation | Method for fabricating an ESD protection apparatus for discharging electric charge in a depth direction |
CN109062311A (zh) * | 2018-08-18 | 2018-12-21 | 卢国安 | Pn结肖特基结的新型使用方法 |
-
1998
- 1998-02-27 JP JP4787998A patent/JPH11251533A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7294542B2 (en) | 2000-05-15 | 2007-11-13 | Nec Electronics Corporation | Method of fabricating a semiconductor device having CMOS transistors and a bipolar transistor |
US7629210B2 (en) | 2000-05-15 | 2009-12-08 | Nec Corporation | Method for fabricating an ESD protection apparatus for discharging electric charge in a depth direction |
JP2007081206A (ja) * | 2005-09-15 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US8324706B2 (en) | 2005-09-15 | 2012-12-04 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
TWI395330B (zh) * | 2005-09-15 | 2013-05-01 | Renesas Electronics Corp | Semiconductor device and manufacturing method thereof |
KR101264433B1 (ko) * | 2005-09-15 | 2013-05-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 및 그 제조방법 |
JP2007242899A (ja) * | 2006-03-09 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2008091940A (ja) * | 2007-11-19 | 2008-04-17 | Sanyo Electric Co Ltd | 寄生効果を抑止したダイオード素子を有する半導体集積回路装置 |
CN109062311A (zh) * | 2018-08-18 | 2018-12-21 | 卢国安 | Pn结肖特基结的新型使用方法 |
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