JP2004079800A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置を、半導体基板と、半導体基板上に絶縁膜を介して設けられたゲート電極3と、第1の低濃度不純物拡散層およびドット形状を呈する第2の高濃度不純物拡散層45がゲート電極3に平行に複数箇所配置されたドレイン領域と、第2の高濃度不純物拡散層45上にドット形状の各辺に対して所定間隔内側に設けられたドット形状のコンタクトホール53を有する層間絶縁膜9aと、ドレイン領域においてドット形状のコンタクトホール53を埋め込みながら層間絶縁膜9a上に形成されたドレイン用金属配線と、第3の不純物拡散層41からなるソース領域と、で構成する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は半導体装置とその製造方法に関するものであり、より詳細には、高周波信号を増幅する半導体装置とその製造方法に関するものである。
【0002】
【従来の技術】
携帯電話等の1〜10GHz程度の高周波信号を0.1〜100W程度の電力に増幅し、アンテナを介して電波として空中に発信するためのトランジスタとして、シリコンのMOS技術を応用したLDMOS(Laterally Diffused MetalOxide Semiconductor)トランジスタがある。図12は従来のLDMOSトランジスタの平面図、図13は、図12中のA−A’線に沿ったLDMOSトランジスタの断面構造である。図中、1は活性層(シリコン)、2はP型のソースワイヤレス拡散層(ボロン(B)が1×1017/cm3程度含まれているシリコン)、3はゲート電極(例えば、厚さ100nmの多結晶シリコン上に厚さ300nmのWSiが積層された膜)、9a、9bは層間絶縁膜(SiO2)、11は分離酸化膜(厚さ約1μmのSiO2)、12は比抵抗10mΩ・cmのP型シリコン基板、13はP型シリコン基板12上にエピタキシャル結晶成長によって形成された比抵抗10Ω・cmのP型シリコン層、14は分離酸化膜11の下に形成されたP型分離拡散層(ボロン(B)が4×1015/cm3程度含まれているシリコン)、41はソース領域側の高濃度不純物拡散層(N+拡散層)で、例えば砒素(As)が1×1021/cm3程度含まれているシリコンを指す。なお、”+”は不純物が高濃度であることを示している。
【0003】
42はドレイン領域側のN+拡散層(砒素(As)が1×1021/cm3程度含まれているシリコン)、43はP型不純物拡散層(ボロン(B)が1×1017/cm3程度含まれているシリコン)、44はドレイン領域側に設けられた低濃度不純物拡散層(N−拡散層)で、例えばリン(P)が5×1017/cm3程度含まれているシリコンを指す。なお、”−”は不純物がN+より低濃度であることを示している。44aは活性層1の端部にのみ存在するN−拡散層(リン(P)が5×1017/cm3程度含まれているシリコン)、51はソース領域側のコンタクトホール、52はドレイン領域側のコンタクトホール、6a,bは第1のアルミニウム(Al)配線(厚さ500nm)、71はソース領域側のスルーホール、72はドレイン領域側のスルーホール、8a,bは第2のアルミニウム(Al)配線(厚さ2μm)である。
【0004】
ドレイン領域側におけるコンタクトホール52の幅(図12中の横方向、ゲート長方向)は2μmであり、一方、長さ(図12中の縦方向、ゲート幅方向)は180μmで、矩形状を呈している。コンタクトホール52下のドレイン領域側の第2の高濃度不純物拡散層42の幅は4μmであり、長さは184μmの矩形状を呈している。つまり、コンタクトホール52は第2の高濃度不純物拡散層42に対して、図12中の横方向では2μm、縦方向では4μm内側に設けられていることになる。
【0005】
次に、従来のLDMOSトランジスタの構造および動作について簡単に説明する。ソース領域側の第3の高濃度不純物拡散層41はコンタクトホール51内に形成されたソース領域側の第1のアルミニウム配線6b、スルーホール71内に形成されたソース領域側の第2のアルミニウム配線8bを介してソースワイヤレス拡散層2に接続されている。一方、ソースワイヤレス拡散層2は比抵抗10mΩ・cmのシリコン基板12に接続されている。従って、LDMOSトランジスタのソース領域はシリコン基板12を接地することで外部との接続が可能になり、よって、チップの上からボンディングワイヤを設ける必要が無くなる。因みに、これがソースワイヤレスという理由である。ボンディングワイヤをソース領域側だけ設けないようにすることによって、ボンディングワイヤのインダクタンス成分(抵抗)を低減した結果、高周波信号を安定に増幅できるようになった。
【0006】
ドレイン領域は、活性層1内に設けられた第1の低濃度不純物拡散層(以下、単に「第1のN−拡散層」と言う。)44および第1の低濃度不純物拡散層の内側に設けられた第2の高濃度不純物拡散層(以下、単に「第2のN+拡散層」と言う)42から成る。第2のN+拡散層42とゲート電極3のゲート長方向における端部間の距離は3μmに設定されている。また、第2のN+拡散層42は、コンタクトホール52、ドレイン領域側の第1のアルミニウム配線6a、スルーホール72及びドレイン領域側の第2のアルミニウム配線8aを経て外部のボンディングワイヤ(図示せず)に接続されている。
【0007】
ここで、ゲート電極の電圧を0V、ソース電極(シリコン基板12)の電圧を0V、ドレイン端子(ドレインに接続されたボンディングワイヤ(図示せず))に正の電圧を印加する場合を考える。この場合、ゲート電極3の電圧が0VであるためLDMOSトランジスタはオフ状態で、ソース/ドレイン間に電流(ドレイン電流)は流れない。ここでドレイン電圧が増加すると、ドレイン領域の空乏層(図示せず)がゲート電極3の直下に伸長し、ソース領域側高濃度不純物拡散層(以下、単に「第3のN+拡散層)と言う)41に接して、ソース領域側の第3のN+拡散層41の電位障壁を下げることによりソース/ドレイン間にいわゆるパンチスルー電流が流れる。このパンチスルー電流が流れるドレイン電圧をソース/ドレイン間耐圧としている。
【0008】
LDMOSトランジスタではドレイン領域側の第1のN−拡散層44のゲート長方向の幅が、ソース領域側の第3のN+拡散層41のゲート長方向の幅より大きい、つまりゲート電極3直下に至る距離が長いため、ドレイン領域に生じる空乏層(図示せず)がソース領域側の第3のN+拡散層41に接するには大きな(たとえば75V)ドレイン電圧が必要となる結果、ソース/ドレイン間耐圧が向上した。
【0009】
ゲート電極3の直下に位置するP型不純物拡散層43は、LDMOSトランジスタの閾値電圧(Vth)を1V程度に設定するために設けられている。かかるP型不純物拡散層がドレイン領域側に設けられていないのは、ドレイン領域側の第2のN+拡散層42や第1のN−拡散層44に接するP型不純物領域13の不純物濃度をできるだけ増加させないようにするためである。ドレイン領域側のP型不純物の濃度が増加すると、ドレイン領域側のPN接合の空乏層が狭くなり、空乏層容量が増加する。これはドレイン/半導体基板間容量が増加することを意味し、高周波動作に悪影響を与えるからである。ちなみに、P型不純物拡散層43がドレイン領域側に設けられていないこと、すなわち、ゲート長方向に濃度勾配があることがLDMOSのLaterally Diffusedという名称の由来である。
【0010】
なお、上述のソース領域側高濃度不純物拡散層41はすべて高不純物濃度の場合について説明している。一般的に、ソース側の不純物拡散層41中に低不純物濃度の領域を設けることは殆どないが、もしゲート電極3と対向する側のソース領域側の不純物拡散層41中に低不純物濃度領域を設けた場合は、ゲート長方向におけるソース領域側の低不純物濃度領域の幅は、ドレイン領域側の第1のN−拡散層44のゲート長方向の幅より短く設定される。
【0011】
ゲート電極3に閾値電圧(Vth)以上の電圧が印加され、ドレイン領域に正の電圧が印加された場合、LDMOSトランジスタはオン状態になり、ソース/ドレイン領域間に電流が流れる。しかし、ドレイン電圧が高くなるとドレイン領域側の第1のN−拡散層44はゲート電極3側から空乏化し、ドレイン電圧が28Vに達するとドレイン領域側の第1のN−拡散層44は全て空乏化してしまう。
【0012】
次に、従来のLDMOSトランジスタの製造方法について、図14〜18に基づき簡単に説明する。図14〜18は従来の半導体装置の製造方法を示す工程別断面図である。図12、13と同一の符号を付したものは同一またはこれに相当するものである。
【0013】
シリコン基板中に、不純物イオン注入によってソースワイヤレス拡散層2、P型分離拡散層14を形成した後、ソース/ドレイン領域の周囲に電気的に各素子間を分離する素子分離領域を設けるべくLOCOS酸化法により分離酸化膜11を形成する。続いて、不純物イオン注入によってゲート電極領域の下部およびソース領域にわたる部分にP型不純物拡散層43を形成する。さらに、シリコン基板上にゲート酸化膜31を50nm程度成膜した後、ゲート電極材料を堆積しパターニングしてゲート電極3を形成する。
【0014】
続いて、ウエハ全面にリンをイオン注入してさらに熱処理を行い、ドレイン領域に第1のN−拡散層44、およびN−拡散層44aを形成する。リンはゲート電極3の直下にはイオン注入されず、また、ソースワイヤレス拡散層2やP型不純物拡散層43の領域ではP型の不純物濃度が高いために、ゲート電極3とソースワイヤレス拡散層2、P型不純物拡散層43の領域では、N−拡散層は形成されない。以上の工程が終了した際のLDMOSトランジスタの断面図を図14に示す。
【0015】
次に、ソース/ドレイン領域中でN+拡散層を形成する領域以外の部分をレジスト膜47で覆う(図15)。レジスト膜47をイオン注入マスクとして、砒素(As)をイオン注入してさらに熱処理を行い、ソース領域側の第3のN+拡散層41とドレイン領域側の第2のN+拡散層42を形成する。
【0016】
続いて、CVD法によってシリコン基板上に層間絶縁膜9aを形成し、フォトリソグラフィ技術及びエッチング技術により、層間絶縁膜9aを貫通するドレイン領域側のコンタクトホール52とソース領域側のコンタクトホール51を形成する(図16)。なお、図16以降の工程別断面図においては、ゲート酸化膜31は記載を省略している。
【0017】
次に、各コンタクトホール51,52を埋め込むようにして層間絶縁膜9a上にアルミニウム膜を堆積し、フォトリソグラフィ技術およびエッチング技術により、第1のアルミニウム配線6a,bを形成する(図17)。
【0018】
さらに、ウエハ上に層間絶縁膜9bを形成し、フォトリソグラフィ技術及び絶縁膜エッチング技術により、ソース領域側のスルーホール71およびドレイン領域側のスルーホール72を形成する(図18)。
【0019】
最後に、アルミニウム膜を堆積し、フォトリソグラフィ技術及びエッチング技術により、第2のアルミニウム配線8a,bを形成して工程が完了する。図13が上述のウエハプロセスを経て完成したLDMOSトランジスタの構造断面図である。
【0020】
【発明が解決しようとする課題】
上述したように、LDMOSトランジスタはゲート長を短くする(たとえば0.5μm)、ソースワイヤレス構造を採用する、Vth設定用P型不純物拡散層をドレイン領域側に設けないなどの手段により高周波特性の向上を図り、ドレイン領域側のN+拡散層をゲート電極から離すことによりソース/ドレイン間耐圧を向上させていた。ところが、高周波帯域でより高出力動作可能なトランジスタの実現のためには、出力側に位置するドレイン容量を一層低減する必要があった。
【0021】
ドレイン容量は主にドレイン領域側の第2のN+拡散層42とドレイン領域側の第1のN−拡散層44を合わせたN型拡散層と、ドレイン領域の下部に存在するP型シリコン層13の間に形成されるPN接合容量からなる。また、ドレイン電圧が高くなるとドレイン領域側の第1のN−拡散層44はほとんど空乏化するため、ドレイン容量に寄与しなくなる。従って、ドレイン領域側の第2のN+拡散層42の領域の面積を小さくすれば、ドレイン容量が低減することになる。
【0022】
ドレイン容量を低減させる素子構造として、特開平5−121739号公報に従来の半導体装置の構造が開示されているが、かかる素子構造では実用上必要である70V以上の大きなソース/ドレイン耐圧は実現できなかった。その理由は以下の通りである。
【0023】
ドレイン拡散層とゲート電極のそれぞれ対向する端部間の距離を確保するだけで、ドレインN+拡散層と分離酸化膜との距離が短いと、ドレインに高電圧が印加された場合に空乏層があまり広がらない。ドレインN+層はN型、分離酸化膜の下はP型のシリコンでPN接合が形成されるが、一般に不純物濃度が高いと空乏層は広がらない。かかる従来構造の場合、ドレインN+拡散層ではN型不純物の濃度が高く、ドレインN+拡散層と分離酸化膜間の距離が短いので、空乏層が狭くなる。このため、かかる空乏層の電界は非常に大きくなり、アバランシェ崩壊によりソース/ドレイン領域間が降伏してしまう。すなわち、ソース/ドレイン耐圧が劣化する。分離酸化膜の下のシリコンはP型でソースワイヤレス層に相当する層につながっているため0電位であり、一方、ドレイン領域側のN+拡散層は+の電圧である。従って、この領域におけるPN接合は逆方向電圧が印加されていることになり通常は電流は流れないが、分離酸化膜の下のシリコン層には微少欠陥があることが多く、かかる欠陥の存在によってより小さい電界(ドレイン電圧)でソース/ドレインが降伏するという不具合があった。
【0024】
ドレイン容量を一層低減させる構造として、特開平10−214971号公報に開示されている従来の半導体装置の構造がある。図19はその開示された従来の半導体装置の素子構造を模式的に表したもので、図中、P+拡散層、N−拡散層、Al配線は省略している。図19の従来のトランジスタは、八角形の活性層1の中央部にドレイン領域側コンタクトホール52およびドレイン領域側の第2のN+拡散層42が配置され、その周りに同じく八角形のゲート電極3が形成され、一番外側にソース領域側コンタクトホール51がドレイン領域側のN+拡散層52を囲むように形成されている。図19のような基本単位のトランジスタを縦横に複数個並べてそれぞれを電気的に並列接続することで全体のトランジスタが形成される。なお、ゲート電極3は引き出し用ゲート電極3aにより外側のゲート端子に接続されている。かかる従来のトランジスタ構造では、単位ゲート幅(ゲート電極3の一周の長さに相当)当たりのドレイン領域の面積が小さいことから、確かに全体のドレイン容量が低減した。
【0025】
しかし、図19に示した従来の半導体装置の構造では、ドレイン電流に関与しない引き出し用ゲート電極3aの存在が避けられなかった。すなわち、引き出し用ゲート電極3aは活性層1上にあって、引き出し用ゲート電極3aとシリコンとの間には薄いゲート酸化膜しか存在しないので、このトランジスタ構造は非常に大きな寄生ゲート/ソース間容量(すなわち入力容量)を持つことになる。かかる大きな入力容量のため、例え出力容量が減少しても、高周波特性は向上しないというトレードオフの関係があった。
【0026】
本発明は、特にLDMOSトランジスタのような半導体装置の入力容量を増大させずに、ドレイン容量を低減させることにより高周波帯域で高出力動作可能な半導体装置およびその製造方法を提供するものである。
【0027】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、上記半導体基板上に絶縁膜を介して設けられたゲート電極と、上記ゲート電極の一方の側の半導体基板内に形成された第1の低濃度不純物拡散層および上記第1の低濃度不純物拡散層の内側に設けられ上記第1の低濃度不純物拡散層より高い不純物濃度を有し上記半導体基板の主面に投影された形状がドット形状を呈する第2の高濃度不純物拡散層が上記ゲート電極に平行な方向に複数箇所配置されたドレイン領域と、上記第2の高濃度不純物拡散層上に上記ドット形状の各辺に対して所定間隔内側に設けられたドット形状のコンタクトホールを有する層間絶縁膜と、上記ドレイン領域において上記ドット形状のコンタクトホールを埋め込みながら上記層間絶縁膜上に形成されたドレイン用金属配線と、上記ゲート電極の他方の側の半導体基板内に形成された第3の不純物拡散層からなるソース領域と、を備えた。
【0028】
また、本発明に係る半導体装置は、ゲート長方向において、上記第3の不純物拡散層中の低不純物濃度領域の幅を上記第1の低濃度不純物拡散層の幅より小さくした。
【0029】
また、本発明に係る半導体装置は、上記ドット形状の第2の高濃度不純物拡散層と上記ドット形状のコンタクトホールにおける対向する各辺の間隔を0.02μm以上0.3μm以下とした。
【0030】
また、本発明に係る半導体装置は、半導体基板と、上記半導体基板上に絶縁膜を介して設けられたゲート電極と、上記ゲート電極の一方の側の半導体基板内に形成された第1の低濃度不純物拡散層および上記第1の低濃度不純物拡散層の内側に設けられ上記第1の低濃度不純物拡散層より高い不純物濃度を有し、上記半導体基板の主面に投影された面がゲート幅方向に平行な長辺からなる矩形状を呈する第2の高不純物拡散層を具備するドレイン領域と、上記半導体基板上に形成され上記矩形状の第2の高濃度不純物拡散層上に上記矩形状より所定間隔内側に設けられた矩形状のコンタクトホールを有する層間絶縁膜と、上記ドレイン領域において上記矩形状のコンタクトホールを埋め込みながら上記層間絶縁膜上に形成されたドレイン用金属配線と、上記ゲート電極の他方の側の半導体基板内に形成された第3の不純物拡散層からなり、ゲート長方向において上記第3の不純物拡散層中の低不純物濃度領域の幅が上記第1の低濃度不純物拡散層の幅より小さいソース領域と上記半導体基板上で上記ソース/ドレイン領域の周囲に配置された素子分離用絶縁膜と、を備え、ゲート幅方向における上記素子分離用絶縁膜と上記第2の高濃度不純物拡散層のそれぞれ対向する端部間の距離がゲート長方向における上記第2の高濃度不純物拡散層と上記ゲート電極のそれぞれ対向する端部間の距離より長いこととした。
【0031】
また、本発明に係る半導体装置は、上記矩形状の第2の高濃度不純物拡散層と上記矩形状のコンタクトホールにおける対向する各辺の間隔を、0.02μm以上0.3μm以下とした。
【0032】
また、本発明に係る半導体装置は、上記第3の不純物拡散層を高不純物濃度とした。
【0033】
また、本発明に係る半導体装置は、上記第1の低濃度不純物拡散層、上記第2の高濃度不純物拡散層および上記第3の不純物拡散層の導電型を、いずれもN型とした。
【0034】
本発明に係る半導体装置の製造方法は、不純物のイオン注入によって半導体基板の上記ソース/ドレイン領域の周囲に位置する素子分離領域にP型分離拡散層を形成する工程と、上記素子分離領域に素子分離用絶縁膜を形成する工程と、不純物のイオン注入によってゲート電極領域の下部およびソース領域にわたる部分にP型不純物拡散層を形成する工程と、上記半導体基板上にゲート酸化膜を成膜する工程と、上記ゲート酸化膜上で上記ゲート電極領域にゲート電極を形成する工程と、不純物のイオン注入によって上記ドレイン領域に第1のN型低濃度不純物拡散層を形成する工程と、不純物のイオン注入によって上記ソース領域のP型不純物拡散層の内側に第3のN型高濃度不純物拡散層を形成する工程と、上記半導体基板上に層間絶縁膜を成膜する工程と、フォトリソグラフィ技術及び絶縁膜エッチング技術によって上記ドレイン領域およびソース領域上の上記層間絶縁膜を貫通するドレイン領域側のコンタクトホールとソース領域側のコンタクトホールを穿つ工程と、フォトリソグラフィ技術によって上記層間絶縁膜上に上記ドレイン領域側のコンタクトホール部分のみが開口されたレジスト膜を形成し、上記レジスト膜および上記層間絶縁膜をイオン注入マスクとして、不純物のイオン注入によって上記第1のN型低濃度不純物拡散層の内側に第2のN型高濃度不純物拡散層を形成する工程と、上記ドレイン領域の上記層間絶縁膜上に上記ドレイン領域側のコンタクトホールを埋め込みつつ形成されたドレイン用金属配線を形成する工程と、を含んでなり、上記第2のN型高濃度不純物拡散層における上記半導体基板の主面に投影された形状が上記ドレイン領域側のコンタクトホールの開口によって決定されることとした。
【0035】
また、本発明に係る半導体装置の製造方法は、上記第2のN型高濃度不純物拡散層と上記ドレイン領域側のコンタクトホールにおける対向する端部間の間隔を、0.02μm以上0.3μm以下とした。
【0036】
【発明の実施の形態】
実施の形態1.
以下、本発明の実施の形態1に係る半導体装置の構造を、図1,2,3に基づき説明する。図1は、本発明のLDMOSトランジスタの構造を示す平面図であり、図2は図1のB−B’線に沿った素子断面図、図3は図1のC−C’線に沿った素子断面図である。図中、1は活性層(シリコン)、2はP型のソースワイヤレス拡散層(ボロン(B)が1×1017/cm3程度含まれているシリコン)、3はゲート電極(例えば、厚さ100nmの多結晶シリコン上に厚さ300nmのタングステンシリサイド(WSi)が積層された膜)、6aはドレイン領域側の第1のアルミニウム配線(ドレイン用金属配線)、6bはソース領域側の第1のアルミニウム配線(厚さ500nm)、8aはドレイン領域側の第2のアルミニウム配線、8bはソース領域側の第2のアルミニウム配線(厚さ2μm)、9a、9bは層間絶縁膜(SiO2)、11は分離酸化膜(素子分離用絶縁膜、厚さ約1μmのSiO2)、12はP型シリコン基板(半導体基板の一種で、例えば比抵抗10mΩ・cmのP型シリコン基板)、13はP型シリコン基板12上にエピタキシャル結晶成長によって形成された、例えば、比抵抗10Ω・cmのP型シリコン層、14は分離酸化膜11の下部に形成されたP型分離拡散層(例えば、ボロン(B)が4×1015/cm3程度含まれているシリコン)、41はソース領域側の第3の高濃度不純物拡散層(第3のN+拡散層)で、例えば砒素(As)が1×1021/cm3程度含まれているシリコンを指す。ちなみに、”+”は不純物が高濃度であることを示し、2.6×1019/cm3以上2×1021/cm3以下の範囲の不純物濃度を表す。
【0037】
なお、上述のソース領域側高濃度不純物拡散層41はすべて高不純物濃度の場合について説明している。一般的に、ソース側の第3の不純物拡散層41中に低不純物濃度の領域を設けることは殆どないが、もし、ゲート電極3と対向する側のソース領域側の不純物拡散層41中に低不純物濃度領域を設けた場合は、ゲート長方向におけるソース領域側の低不純物濃度領域の幅は、ドレイン領域側の第1のN−拡散層44のゲート長方向の幅より短く設定される。
【0038】
43はP型不純物拡散層(例えば、ボロン(B)が1×1017/cm3程度含まれているシリコン)、44aは活性層1の端部にのみ存在する低濃度不純物拡散層(N−拡散層、例えば、リン(P)が5×1017/cm3程度含まれているシリコン)、44はドレイン領域側に設けられた第1の低濃度不純物拡散層(第1のN−拡散層)で、例えば、リン(P)が5×1017/cm3程度含まれているシリコンを指す。なお、”−”は不純物がN+より低濃度であることを示し、2×1016/cm3以上1.3×1019/cm3以下の範囲の不純物濃度を表す。45はドレイン領域側に設けられた第2の高濃度不純物拡散層(第2のN+拡散層、例えば、砒素(As)が1×1021/cm3程度含まれているシリコン)、51はソース領域側のコンタクトホール、53はドレイン領域側のコンタクトホール、71はソース領域側のスルーホール、72はドレイン領域側のスルーホール、をそれぞれ示す。
【0039】
実施の形態1に係る半導体装置におけるドレイン領域側の第2のN+拡散層45の半導体基板の主面に投影された形状は、一辺約2.2μmの正方形のドット形状を呈し、ゲート幅方向において複数個のドットがゲート電極3に平行に並んで設けられている(図1)。ドレイン領域側のドット形状の第2のN+拡散層45上に、層間絶縁膜9aを貫通して一辺2μmで同じくドット形状のドレイン領域側コンタクトホール53が設けられている。すなわち、コンタクトホール53の開口のドット形状が第2のN+拡散層45のドット形状に対して、対向する各辺がほぼ等間隔になるよう内側に形成されている。かかる両者の間隔としては、0.02〜0.3μmの範囲が好適である。第2のN+拡散層45はコンタクトホール53中に埋め込まれたドレイン領域側の第1のアルミニウム配線(ドレイン用金属配線)6aに接続されている。なお、ドレイン領域側のドット形状の各コンタクトホール53の間隔はそれぞれ3μmであり、ゲート長方向における第2のN+拡散層45とゲート電極3とのそれぞれ対向する端部間の距離は3μmである。
【0040】
以上、実施の形態1に係る半導体装置では、ドレイン領域側の第2の高濃度不純物拡散層(N+拡散層)を複数個のドット形状とし、さらに、ドレイン領域側の各コンタクトホールも第2のN+拡散層45のドットに対して各辺がほぼ等間隔になるよう内側に形成されたドット形状としたので、ドレイン領域とドレイン領域側の第1のアルミ配線(ドレイン用金属配線)6aとの接触領域が従来構造に比べて小さくなるため、ドレイン容量が低減される結果、高周波でかつ高電圧下で動作可能な半導体装置が得られる。
【0041】
上記実施の形態1では、ドレイン領域側コンタクトホール53内をアルミニウムで埋め込んだが、図4に示すようにタングステンで埋め込んでプラグ構造61にしてもよい。プラグ構造61にした場合の図1のC−C’線に沿った断面構造を図5に示す。プラグ構造の場合も上記実施の形態1と同様の効果を奏する。
【0042】
また、上記実施の形態1では、便宜上、LDMOSトランジスタ構造で説明したが、半導体装置の基本構造としては、一般的なMOSトランジスタ構造でもよく、この場合もLDMOSトランジスタ構造の場合と同様の効果を奏する。
【0043】
実施の形態2.
実施の形態2に係る半導体装置の構造について、図6,7に基づき説明する。図6は実施の形態2によるLDMOSトランジスタの平面図であり、図7は図6のD−D’線上の素子断面図である。実施の形態1と同一の符号を付したものは同一またはこれに相当するものである。図6,7中、46はドレイン領域側の第2の高濃度不純物拡散層(N+拡散層)、54はドレイン領域側のコンタクトホール、をそれぞれ示す。
【0044】
41はソース領域側の第3の高濃度不純物拡散層(第3のN+拡散層)で、例えば砒素(As)が1×1021/cm3程度含まれているシリコンを指す。ちなみに、”+”は不純物が高濃度であることを示している。一般的に、ソース側の第3の不純物拡散層41中に低不純物濃度の領域を設けることは殆どないが、もし、ゲート電極3と対向する側のソース領域側の不純物拡散層41中に低不純物濃度領域を設けた場合は、ゲート長方向におけるソース領域側の低不純物濃度領域の幅は、ドレイン領域側の第1のN−拡散層44のゲート長方向の幅より短く設定される。
【0045】
実施の形態2に係る半導体装置において従来の半導体装置と比べて特徴的な部分は、ドレイン領域側の第2のN+拡散層46とその上に設けられたドレイン領域側コンタクトホール54である。第2のN+拡散層46は幅2.2μm、長さ180.2μmの矩形状を呈する。さらに、第2のN+拡散層46の上に幅2μm、長さ180μmの矩形状のドレイン領域側コンタクトホール54が配置されており、第2のN+拡散層46はドレイン領域側の第1のアルミニウム配線6aに接続されている。ドレイン領域側コンタクトホール54の大きさは従来の素子構造と全く同じである。すなわち、第2のN+拡散層46はドレイン領域側コンタクトホール54の各辺を0.1μmの間隔で拡張した矩形状になっている。よって、第2のN+拡散層46のウエハ主面への投影面の面積は、コンタクトホール54の開口の面積とほぼ同一なので、従来構造より第2のN+拡散層46のウエハ主面への投影面の面積が減少する結果、ドレイン容量を低減できる効果がある。
【0046】
なお、ドレイン領域側コンタクトホール54に対して第2のN+拡散層46が拡張された距離、つまり間隔は、0.02〜0.3μmの範囲が好適である。かかる間隔が小さいと製造が困難になる一方、間隔が拡がるとドレイン容量が増加するからである。
【0047】
上記実施の形態2に係る半導体装置では、図6のE−E’線上の断面図は図2と同一形状となり、図2の第2のN+拡散層45を第2のN+拡散層46に、ドレイン領域側コンタクトホール53をコンタクトホール54に置き換えたものになる。
【0048】
さらに、ゲート幅方向の端部間の距離に関して、ゲート幅方向におけるドレイン領域側の第2のN+拡散層46と分離酸化膜11との対向した端部間の距離は4μm(図6、7中のL1)と、ゲート長方向におけるドレイン領域側の第2のN+拡散層46とゲート電極3との端部間の距離3μm(図6中のL2)より離して、つまり長くなるように設けられている。これは、ドレイン領域に高電圧が印加された場合に、分離酸化膜11の下に存在する結晶欠陥を介してドレイン領域からP型シリコン基板12へ電流が流れないように分離酸化膜11の印加電界を低下させるべく、ドレイン領域側の第2のN+拡散層46と分離酸化膜11とを離す必要があるからである。よって、上記関係を保持しつつ、ドレイン領域側の第2のN+拡散層46とゲート電極3の端部間の距離及びドレイン領域側の第2のN+拡散層46と分離酸化膜11とのそれぞれ対向する端部間の距離を充分大きくすることにより、高いソース/ドレイン耐圧が実現できる。
【0049】
実施の形態3.
実施の形態3に係る半導体装置の製造方法を、図8〜11に基づき説明する。図8〜11は実施の形態3に係る半導体装置の製造方法を示す工程別断面図である。図中、31はゲート酸化膜(絶縁膜)、47はレジスト膜、をそれぞれ示す。実施の形態1あるいは2と同一の符号を付したものは同一またはこれに相当するものである。
【0050】
シリコン基板中に、不純物イオン注入によってソースワイヤレス拡散層2、P型分離拡散層14を形成した後、ソース/ドレイン領域の周囲に電気的に各素子間を分離する素子分離領域を設けるべくLOCOS酸化法により分離酸化膜11を形成する。続いて、不純物イオン注入によってゲート電極領域の下部およびソース領域にわたる部分にP型不純物拡散層43を形成する。さらに、シリコン基板上にゲート酸化膜31を50nm程度成膜した後、ゲート電極材料を堆積しパターニングしてゲート電極3を形成する。
【0051】
続いて、ウエハ全面にリンをイオン注入してさらに熱処理を行い、ドレイン領域に第1のN−拡散層44、およびN−拡散層44aを形成する。リンはゲート電極3の直下にはイオン注入されず、また、ソースワイヤレス拡散層2やP型不純物拡散層43の領域ではP型の不純物濃度が高いために、ゲート電極3とソースワイヤレス拡散層2、P型不純物拡散層43の領域ではN−拡散層は形成されない。以上の工程が終了した際のLDMOSトランジスタの断面図を図8に示す。なお、ここまでは従来の半導体装置の製造方法と同一(図14)である。
【0052】
次に、ソース領域の第3のN+拡散層41を形成する領域以外の領域をレジスト膜47で覆う。レジスト膜47をイオン注入マスクとして、砒素をイオン注入して、ソース領域側の第3のN+拡散層41のみを形成する(図9)。
【0053】
続いて、CVD法により層間絶縁膜9aを形成し、フォトリソグラフィ技術及び絶縁膜エッチング技術により、ドレイン領域側コンタクトホール53とソース領域側コンタクトホール51を開口する(図10)。なお、図10以降の工程別断面図においては、ゲート酸化膜31は記載を省略している。
【0054】
次に、フォトリソグラフィ技術によりドレイン領域側のコンタクトホール53領域のみが開口されたレジスト膜47を形成する(図11)。レジスト膜47および層間絶縁膜9aをイオン注入マスクとして、砒素(As)をイオン注入して第2のN+拡散層45を形成する。層間絶縁膜9aは砒素の侵入深さ(加速電圧50keVで約26nm)に対して充分厚い(約500nm)ので、砒素はコンタクトホール開口部53の領域以外には注入されない。注入された砒素はイオン注入時の散乱現象によって、また、その後の熱処理によってドレイン領域側コンタクトホール53の端から0.1μm程度ドレイン領域側コンタクトホール開口部53の外側に拡散し、ドレイン領域側の第2のN+拡散層45が形成される。つまり、ドレイン領域側コンタクトホール53の開口部にほぼ等しい形状を呈する第2のN+拡散層45が形成される。
【0055】
次に、各コンタクトホール51,53を埋め込むようにして層間絶縁膜9a上にアルミニウム膜を堆積し、フォトリソグラフィ技術およびエッチング技術により、第1のアルミニウム配線6a,bを形成する。
【0056】
さらに、ウエハ上に層間絶縁膜9bを形成し、フォトリソグラフィ技術及びエッチング技術により、ソース領域側のスルーホール71およびドレイン領域側のスルーホール72を形成する。
【0057】
最後に、アルミニウム膜を堆積し、フォトリソグラフィ技術及びエッチング技術により、第2のアルミニウム配線8a,bを形成して工程が完了する。図2がウエハプロセスの完了したLDMOSトランジスタの構造断面図に相当する。
【0058】
以上、実施の形態3に係る半導体装置の製造方法によると、ドレイン領域側のコンタクトホール領域のみが開口されたレジスト膜47を形成し、レジスト膜47および層間絶縁膜9aをイオン注入マスクとして、不純物をイオン注入して第2のN+拡散層45を形成するので、ドレイン領域側のコンタクトホール53にほぼ等しい形状の第2のN+拡散層45を容易に形成可能なので、実施の形態1あるいは2に係るドレイン容量の低減された結果、高周波帯域で高出力動作可能な半導体装置を再現性よく容易に製造できる。
【0059】
【発明の効果】
本発明に係る半導体装置では、半導体基板と、上記半導体基板上に絶縁膜を介して設けられたゲート電極と、上記ゲート電極の一方の側の半導体基板内に形成された第1の低濃度不純物拡散層および上記第1の低濃度不純物拡散層の内側に設けられ上記第1の低濃度不純物拡散層より高い不純物濃度を有し上記半導体基板の主面に投影された形状がドット形状を呈する第2の高濃度不純物拡散層が上記ゲート電極に平行な方向に複数箇所配置されたドレイン領域と、上記第2の高濃度不純物拡散層上に上記ドット形状の各辺に対して所定間隔内側に設けられたドット形状のコンタクトホールを有する層間絶縁膜と、上記ドレイン領域において上記ドット形状のコンタクトホールを埋め込みながら上記層間絶縁膜上に形成されたドレイン用金属配線と、上記ゲート電極の他方の側の半導体基板内に形成された第3の不純物拡散層からなるソース領域と、を備えたので、ドレイン容量が低減される結果、高周波帯域で高出力動作可能な半導体装置が得られる。
【0060】
また、本発明に係る半導体装置では、ゲート長方向において、上記第3の不純物拡散層中の低不純物濃度領域の幅を上記第1の低濃度不純物拡散層の幅より小さくしたので、ソース/ドレイン間耐圧が向上する。
【0061】
また、本発明に係る半導体装置では、上記ドット形状の第2の高濃度不純物拡散層と上記ドット形状のコンタクトホールにおける対向する各辺の間隔を0.02μm以上0.3μm以下としたので、ドレイン容量が一層低減される結果、高周波帯域で高出力動作可能な半導体装置が得られる。
【0062】
また、本発明に係る半導体装置では、半導体基板と、上記半導体基板上に絶縁膜を介して設けられたゲート電極と、上記ゲート電極の一方の側の半導体基板内に形成された第1の低濃度不純物拡散層および上記第1の低濃度不純物拡散層の内側に設けられ上記第1の低濃度不純物拡散層より高い不純物濃度を有し、上記半導体基板の主面に投影された面がゲート幅方向に平行な長辺からなる矩形状を呈する第2の高不純物拡散層を具備するドレイン領域と、上記半導体基板上に形成され上記矩形状の第2の高濃度不純物拡散層上に上記矩形状より所定間隔内側に設けられた矩形状のコンタクトホールを有する層間絶縁膜と、上記ドレイン領域において上記矩形状のコンタクトホールを埋め込みながら上記層間絶縁膜上に形成されたドレイン用金属配線と、上記ゲート電極の他方の側の半導体基板内に形成された第3の不純物拡散層からなり、ゲート長方向において上記第3の不純物拡散層中の低不純物濃度領域の幅が上記第1の低濃度不純物拡散層の幅より小さいソース領域と上記半導体基板上で上記ソース/ドレイン領域の周囲に配置された素子分離用絶縁膜と、を備え、ゲート幅方向における上記素子分離用絶縁膜と上記第2の高濃度不純物拡散層のそれぞれ対向する端部間の距離がゲート長方向における上記第2の高濃度不純物拡散層と上記ゲート電極のそれぞれ対向する端部間の距離より長いこととしたので、ソース/ドレイン間耐圧が向上し、かつドレイン容量が低減された結果、高周波帯域で高出力動作可能な半導体装置が得られる。
【0063】
また、本発明に係る半導体装置では、上記矩形状の第2の高濃度不純物拡散層と上記矩形状のコンタクトホールにおける対向する各辺の間隔を、0.02μm以上0.3μm以下としたので、ドレイン容量が一層低減される結果、高周波帯域で高出力動作可能な半導体装置が得られる。
【0064】
また、本発明に係る半導体装置では、上記第3の不純物拡散層を高不純物濃度としたので、高周波帯域で高出力動作可能な半導体装置が得られる。
【0065】
また、本発明に係る半導体装置では、上記第1の低濃度不純物拡散層、上記第2の高濃度不純物拡散層および上記第3の不純物拡散層の導電型を、いずれもN型としたので、高周波帯域で動作可能な半導体装置が得られる。
【0066】
本発明に係る半導体装置の製造方法では、不純物のイオン注入によって半導体基板の上記ソース/ドレイン領域の周囲に位置する素子分離領域にP型分離拡散層を形成する工程と、上記素子分離領域に素子分離用絶縁膜を形成する工程と、不純物のイオン注入によってゲート電極領域の下部およびソース領域にわたる部分にP型不純物拡散層を形成する工程と、上記半導体基板上にゲート酸化膜を成膜する工程と、上記ゲート酸化膜上で上記ゲート電極領域にゲート電極を形成する工程と、不純物のイオン注入によって上記ドレイン領域に第1のN型低濃度不純物拡散層を形成する工程と、不純物のイオン注入によって上記ソース領域のP型不純物拡散層の内側に第3のN型高濃度不純物拡散層を形成する工程と、上記半導体基板上に層間絶縁膜を成膜する工程と、フォトリソグラフィ技術及び絶縁膜エッチング技術によって上記ドレイン領域およびソース領域上の上記層間絶縁膜を貫通するドレイン領域側のコンタクトホールとソース領域側のコンタクトホールを穿つ工程と、フォトリソグラフィ技術によって上記層間絶縁膜上に上記ドレイン領域側のコンタクトホール部分のみが開口されたレジスト膜を形成し、上記レジスト膜および上記層間絶縁膜をイオン注入マスクとして、不純物のイオン注入によって上記第1のN型低濃度不純物拡散層の内側に第2のN型高濃度不純物拡散層を形成する工程と、上記ドレイン領域の上記層間絶縁膜上に上記ドレイン領域側のコンタクトホールを埋め込みつつ形成されたドレイン用金属配線を形成する工程と、を含んでなり、上記第2のN型高濃度不純物拡散層における上記半導体基板の主面に投影された形状が上記ドレイン領域側のコンタクトホールの開口によって決定されることとしたので、ドレイン容量が低減された結果、高周波帯域で高出力動作可能な半導体装置を再現性よく容易に製造できる。
【0067】
また、本発明に係る半導体装置の製造方法では、上記第2のN型高濃度不純物拡散層と上記ドレイン領域側のコンタクトホールにおける対向する端部間の間隔を、0.02μm以上0.3μm以下としたので、ドレイン容量が一層低減された結果、高周波帯域で高出力動作可能な半導体装置を再現性よく容易に製造できる。
【図面の簡単な説明】
【図1】実施の形態1の半導体装置の平面図である。
【図2】実施の形態1の半導体装置の断面図である。
【図3】実施の形態1の半導体装置の断面図である。
【図4】実施の形態1の半導体装置の変形例の断面図である。
【図5】実施の形態1の半導体装置の変形例の断面図である。
【図6】実施の形態2の半導体装置の平面図である。
【図7】実施の形態2の半導体装置の断面図である。
【図8】実施の形態3の半導体装置の製造方法における製造工程の一部を示す図である。
【図9】実施の形態3の半導体装置の製造方法における製造工程の一部を示す図である。
【図10】実施の形態3の半導体装置の製造方法における製造工程の一部を示す図である。
【図11】実施の形態3の半導体装置の製造方法における製造工程の一部を示す図である。
【図12】従来の半導体装置の平面図である。
【図13】従来の半導体装置の断面図である。
【図14】従来の半導体装置の製造方法における製造工程の一部を示す図である。
【図15】従来の半導体装置の製造方法における製造工程の一部を示す図である。
【図16】従来の半導体装置の製造方法における製造工程の一部を示す図である。
【図17】従来の半導体装置の製造方法における製造工程の一部を示す図である。
【図18】従来の半導体装置の製造方法における製造工程の一部を示す図である。
【図19】従来の半導体装置の平面図である。
【符号の説明】
1 活性層、 2 P型ソースワイヤレス拡散層、 3 ゲート電極、 6aドレイン領域側の第1のアルミニウム配線(ドレイン用金属配線)、 6b ソース領域側の第1のアルミニウム配線、 8a ドレイン領域側の第2のアルミニウム配線、 8b ソース領域側の第2のアルミニウム配線、 9a,9b層間絶縁膜、 11 分離酸化膜(素子分離用絶縁膜)、 12 P型シリコン基板、 13 P型シリコン層、 14 P型分離拡散層、 31 ゲート酸化膜(絶縁膜)、 41 ソース領域側の第3のN+拡散層、 42、45、46 ドレイン領域側の第2のN+拡散層、 43 P型不純物拡散層、 44 第1のN−拡散層、 44a N−拡散層、 47 レジスト膜、 51 ソース領域側コンタクトホール、 52、53、54 ドレイン領域側コンタクトホール、 61 プラグ構造、 71 ソース領域側スルーホール、 72 ドレイン領域側スルーホール。
Claims (9)
- 半導体基板と、
前記半導体基板上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一方の側の半導体基板内に形成された第1の低濃度不純物拡散層および前記第1の低濃度不純物拡散層の内側に設けられ前記第1の低濃度不純物拡散層より高い不純物濃度を有し前記半導体基板の主面に投影された形状がドット形状を呈する第2の高濃度不純物拡散層が前記ゲート電極に平行な方向に複数箇所配置されたドレイン領域と、
前記第2の高濃度不純物拡散層上に前記ドット形状の各辺に対して所定間隔内側に設けられたドット形状のコンタクトホールを有する層間絶縁膜と、
前記ドレイン領域において前記ドット形状のコンタクトホールを埋め込みながら前記層間絶縁膜上に形成されたドレイン用金属配線と、
前記ゲート電極の他方の側の半導体基板内に形成された第3の不純物拡散層からなるソース領域と、
を備えたことを特徴とする半導体装置。 - ゲート長方向において前記第3の不純物拡散層中の低不純物濃度領域の幅が前記第1の低濃度不純物拡散層の幅より小さいことを特徴とする請求項1記載の半導体装置。
- 前記ドット形状の第2の高濃度不純物拡散層と前記ドット形状のコンタクトホールにおける対向する各辺の間隔が0.02μm以上0.3μm以下であることを特徴とする請求項1または2記載の半導体装置。
- 半導体基板と、
前記半導体基板上に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一方の側の半導体基板内に形成された第1の低濃度不純物拡散層および前記第1の低濃度不純物拡散層の内側に設けられ前記第1の低濃度不純物拡散層より高い不純物濃度を有し前記半導体基板の主面に投影された面がゲート幅方向に平行な長辺からなる矩形状を呈する第2の高不純物拡散層を具備するドレイン領域と、
前記半導体基板上に形成され前記矩形状の第2の高濃度不純物拡散層上に前記矩形状より所定間隔内側に設けられた矩形状のコンタクトホールを有する層間絶縁膜と、
前記ドレイン領域において前記矩形状のコンタクトホールを埋め込みながら前記層間絶縁膜上に形成されたドレイン用金属配線と、
前記ゲート電極の他方の側の半導体基板内に形成された第3の不純物拡散層からなり、ゲート長方向において前記第3の不純物拡散層中の低不純物濃度領域の幅が前記第1の低濃度不純物拡散層の幅より小さいソース領域と、
前記半導体基板上で前記ソース/ドレイン領域の周囲に配置された素子分離用絶縁膜と、を備え、
ゲート幅方向における前記素子分離用絶縁膜と前記第2の高濃度不純物拡散層のそれぞれ対向する端部間の距離がゲート長方向における前記第2の高濃度不純物拡散層と前記ゲート電極のそれぞれ対向する端部間の距離より長いことを特徴とする半導体装置。 - 前記矩形状の第2の高濃度不純物拡散層と前記矩形状のコンタクトホールにおける対向する各辺の間隔が0.02μm以上0.3μm以下であることを特徴とする請求項4記載の半導体装置。
- 前記第3の不純物拡散層が高不純物濃度であることを特徴とする請求項1または4記載の半導体装置。
- 前記第1の低濃度不純物拡散層、前記第2の高濃度不純物拡散層および前記第3の不純物拡散層の導電型がいずれもN型であることを特徴とする請求項1ないし6のいずれか1項記載の半導体装置。
- 不純物のイオン注入によって半導体基板の前記ソース/ドレイン領域の周囲に位置する素子分離領域にP型分離拡散層を形成する工程と、
前記素子分離領域に素子分離用絶縁膜を形成する工程と、
不純物のイオン注入によってゲート電極領域の下部およびソース領域にわたる部分にP型不純物拡散層を形成する工程と、
前記半導体基板上にゲート酸化膜を成膜する工程と、
前記ゲート酸化膜上で前記ゲート電極領域にゲート電極を形成する工程と、
不純物のイオン注入によって前記ドレイン領域に第1のN型低濃度不純物拡散層を形成する工程と、
不純物のイオン注入によって前記ソース領域のP型不純物拡散層の内側に第3のN型高濃度不純物拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を成膜する工程と、
フォトリソグラフィ技術及び絶縁膜エッチング技術によって前記ドレイン領域およびソース領域上の前記層間絶縁膜を貫通するドレイン領域側のコンタクトホールとソース領域側のコンタクトホールを穿つ工程と、
フォトリソグラフィ技術によって前記層間絶縁膜上に前記ドレイン領域側のコンタクトホール部分のみが開口されたレジスト膜を形成し、前記レジスト膜および前記層間絶縁膜をイオン注入マスクとして、不純物のイオン注入によって前記第1のN型低濃度不純物拡散層の内側に第2のN型高濃度不純物拡散層を形成する工程と、
前記ドレイン領域の前記層間絶縁膜上に前記ドレイン領域側のコンタクトホールを埋め込みつつ形成されたドレイン用金属配線を形成する工程と、を含んでなり、前記第2のN型高濃度不純物拡散層における前記半導体基板の主面に投影された形状が前記ドレイン領域側のコンタクトホールの開口によって決定されることを特徴とする半導体装置の製造方法。 - 前記第2のN型高濃度不純物拡散層と前記ドレイン領域側のコンタクトホールにおける対向する端部間の間隔が0.02μm以上0.3μm以下であることを特徴とする請求項8記載の半導体装置の製造方法。
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