JP2002311903A - 表示装置 - Google Patents
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
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- G—PHYSICS
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- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
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- G09G2330/02—Details of power systems and of start or stop of display operation
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】液晶表示装置の回路規模を小さくすることがで
きるとと共に、アナログ信号処理部とデジタル信号処理
回路とを容易に１チップ化する。 【解決手段】デジタル表示時には、パネル駆動周波数を
６０Ｈｚから２０Ｈｚ〜３０Ｈｚに低減することによ
り、スタティック型メモリ１１０の電源電圧を３Ｖ程度
に下げてもデジタル映像信号の書き込みが十分可能であ
る。フレームメモリ２から出力されたデジタル映像信号
はレベルシフタ１１を介さずに、直接液晶表示パネル１
００に出力することができる。
きるとと共に、アナログ信号処理部とデジタル信号処理
回路とを容易に１チップ化する。 【解決手段】デジタル表示時には、パネル駆動周波数を
６０Ｈｚから２０Ｈｚ〜３０Ｈｚに低減することによ
り、スタティック型メモリ１１０の電源電圧を３Ｖ程度
に下げてもデジタル映像信号の書き込みが十分可能であ
る。フレームメモリ２から出力されたデジタル映像信号
はレベルシフタ１１を介さずに、直接液晶表示パネル１
００に出力することができる。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置に関し、特
に携帯可能な表示装置に用いて好適な表示装置に関す
る。
に携帯可能な表示装置に用いて好適な表示装置に関す
る。
【０００２】
【従来の技術】近年、携帯可能な表示装置、例えば携帯
テレビ、携帯電話等が市場ニーズとして要求されてい
る。かかる要求に応じて表示装置の小型化、軽量化、省
消費電力化に対応すべく研究開発が盛んに行われてい
る。
テレビ、携帯電話等が市場ニーズとして要求されてい
る。かかる要求に応じて表示装置の小型化、軽量化、省
消費電力化に対応すべく研究開発が盛んに行われてい
る。
【０００３】図５に従来例に係る液晶表示装置の一表示
画素の回路構成図を示す。絶縁性基板（不図示）上に、
ゲート信号線５１、ドレイン信号線６１とが交差して形
成されており、その交差部近傍に両信号線５１、６１に
接続された画素選択薄膜トランジスタ７２が設けられて
いる。以下、薄膜トランジスタをＴＦＴと略す。画素選
択ＴＦＴ７２のソース１１ｓは液晶２１の表示電極８０
に接続されている。
画素の回路構成図を示す。絶縁性基板（不図示）上に、
ゲート信号線５１、ドレイン信号線６１とが交差して形
成されており、その交差部近傍に両信号線５１、６１に
接続された画素選択薄膜トランジスタ７２が設けられて
いる。以下、薄膜トランジスタをＴＦＴと略す。画素選
択ＴＦＴ７２のソース１１ｓは液晶２１の表示電極８０
に接続されている。
【０００４】また、表示電極８０の電圧を１フィールド
期間、保持するための補助容量８５が設けられており、
この補助容量８５の一方の端子８６は画素選択ＴＦＴ７
２のソース１１ｓに接続され、他方の電極８７には各表
示画素に共通の電位が印加されている。
期間、保持するための補助容量８５が設けられており、
この補助容量８５の一方の端子８６は画素選択ＴＦＴ７
２のソース１１ｓに接続され、他方の電極８７には各表
示画素に共通の電位が印加されている。
【０００５】ここで、ゲート信号線５１に走査信号（Ｈ
レベル）が印加されると、画素選択ＴＦＴ７２はオン状
態となり、ドレイン信号線６１からアナログ映像信号が
表示電極８０に伝達されると共に、補助容量８５に保持
される。表示電極８０に印加された映像信号電圧が液晶
２１に印加され、その電圧に応じて液晶２１が配向する
ことにより液晶表示を得ることができる。
レベル）が印加されると、画素選択ＴＦＴ７２はオン状
態となり、ドレイン信号線６１からアナログ映像信号が
表示電極８０に伝達されると共に、補助容量８５に保持
される。表示電極８０に印加された映像信号電圧が液晶
２１に印加され、その電圧に応じて液晶２１が配向する
ことにより液晶表示を得ることができる。
【０００６】したがって、動画像、静止画像に関係なく
液晶表示を行うことができる。かかる液晶表示装置に静
止画像を表示する場合は、例えば携帯電話の液晶表示部
の一部に携帯電話を駆動するためのバッテリの残量表示
として、乾電池の画像を表示する。
液晶表示を行うことができる。かかる液晶表示装置に静
止画像を表示する場合は、例えば携帯電話の液晶表示部
の一部に携帯電話を駆動するためのバッテリの残量表示
として、乾電池の画像を表示する。
【０００７】しかしながら、上述した構成の液晶表示装
置においては、静止画像を表示する場合であっても、動
画像を表示する場合と同様に、走査信号で画素選択ＴＦ
Ｔ７２をオン状態にして、映像信号を各表示画素に再書
き込みする必要が生じていた。
置においては、静止画像を表示する場合であっても、動
画像を表示する場合と同様に、走査信号で画素選択ＴＦ
Ｔ７２をオン状態にして、映像信号を各表示画素に再書
き込みする必要が生じていた。
【０００８】そのため、走査信号及び映像信号等の駆動
信号を発生するためのドライバ回路、及びドライバ回路
の動作タイミングを制御するための各種信号を発生する
外部ＬＳＩは常時動作するため、常に大きな電力を消費
していた。このため、限られた電源しか備えていない携
帯電話等では、その使用可能時間が短くなるという欠点
があった。
信号を発生するためのドライバ回路、及びドライバ回路
の動作タイミングを制御するための各種信号を発生する
外部ＬＳＩは常時動作するため、常に大きな電力を消費
していた。このため、限られた電源しか備えていない携
帯電話等では、その使用可能時間が短くなるという欠点
があった。
【０００９】これに対して、各表示画素にスタティック
型メモリを備えた液晶表示装置が特開平８−１９４２０
５号に開示されている。同公報の一部を引用して説明す
ると、この液晶表示装置は、図６に示すように、２段イ
ンバータＩＮＶ１，ＩＮＶ２を正帰還させた形のメモ
リ、即ちスタティック型メモリをデジタル映像信号の保
持回路として用いることにより、消費電力を低減するも
のである。
型メモリを備えた液晶表示装置が特開平８−１９４２０
５号に開示されている。同公報の一部を引用して説明す
ると、この液晶表示装置は、図６に示すように、２段イ
ンバータＩＮＶ１，ＩＮＶ２を正帰還させた形のメモ
リ、即ちスタティック型メモリをデジタル映像信号の保
持回路として用いることにより、消費電力を低減するも
のである。
【００１０】ここで、スタティック型メモリに保持され
た２値デジタル映像信号に応じて、スイッチ素子２４は
参照線Ｖrefと表示電極８０との間の抵抗値を制御し、
液晶２１のバイアス状態を調整している。一方、共通電
極には交流信号Ｖcomを入力する。本装置は理想上、静
止画像のように表示画像に変化がなければ、メモリへの
リフレッシュは不要である。
た２値デジタル映像信号に応じて、スイッチ素子２４は
参照線Ｖrefと表示電極８０との間の抵抗値を制御し、
液晶２１のバイアス状態を調整している。一方、共通電
極には交流信号Ｖcomを入力する。本装置は理想上、静
止画像のように表示画像に変化がなければ、メモリへの
リフレッシュは不要である。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の液晶表示装置ではアナログ映像信号に対応してフルカ
ラーの動画像を表示するのに適している。一方、デジタ
ル映像信号を保持するためのスタティック型メモリを備
えた液晶表示装置では、低階調度の静止画像を表示する
と共に、消費電力を低減するのに適している。
の液晶表示装置ではアナログ映像信号に対応してフルカ
ラーの動画像を表示するのに適している。一方、デジタ
ル映像信号を保持するためのスタティック型メモリを備
えた液晶表示装置では、低階調度の静止画像を表示する
と共に、消費電力を低減するのに適している。
【００１２】しかし、両液晶表示装置は映像信号源を異
にしているため、１つの表示装置において、両者を同時
に実現することができなかった。
にしているため、１つの表示装置において、両者を同時
に実現することができなかった。
【００１３】そこで、本願出願人はアナログ表示とデジ
タル表示という２種類の表示を選択可能な表示装置を提
案した。かかる表示装置においては、表示モード切換信
号に応じて、デジタル映像信号とアナログ映像信号を切
換えて液晶表示パネルに供給するという構成が採られ
る。アナログ表示時にアナログ映像信号は補助容量を有
した第１の表示回路に入力され、デジタル表示時にデジ
タル映像信号は液晶表示パネル内の各表示画素内に設け
られたスタティック型メモリに書き込まれる。そこで、
これらの映像信号の振幅を増幅して液晶表示パネルに供
給するための増幅器が必要となる。
タル表示という２種類の表示を選択可能な表示装置を提
案した。かかる表示装置においては、表示モード切換信
号に応じて、デジタル映像信号とアナログ映像信号を切
換えて液晶表示パネルに供給するという構成が採られ
る。アナログ表示時にアナログ映像信号は補助容量を有
した第１の表示回路に入力され、デジタル表示時にデジ
タル映像信号は液晶表示パネル内の各表示画素内に設け
られたスタティック型メモリに書き込まれる。そこで、
これらの映像信号の振幅を増幅して液晶表示パネルに供
給するための増幅器が必要となる。
【００１４】図７に、本発明者が検討した増幅器の構成
を示す。入力アナログ映像信号は、アナログアンプ１０
で増幅される。また、入力デジタル映像信号はレベルシ
フタ１１によってその振幅が増幅される。通常、入力デ
ジタル映像信号は３Vp-pの電圧振幅を有するが、通常の
パネル駆動周波数（６０Ｈｚ）で、液晶表示パネル内の
各表示画素に設けられたスタティック型メモリ回路にデ
ジタル映像信号を書き込むためには、スタティック型メ
モリ回路の電源電圧として６Ｖ程度が必要となる。そこ
で、入力デジタル映像信号（３Vp-p）の電圧振幅を６Vp
-pに電圧増幅するためのレベルシフタ１１が必要とな
る。
を示す。入力アナログ映像信号は、アナログアンプ１０
で増幅される。また、入力デジタル映像信号はレベルシ
フタ１１によってその振幅が増幅される。通常、入力デ
ジタル映像信号は３Vp-pの電圧振幅を有するが、通常の
パネル駆動周波数（６０Ｈｚ）で、液晶表示パネル内の
各表示画素に設けられたスタティック型メモリ回路にデ
ジタル映像信号を書き込むためには、スタティック型メ
モリ回路の電源電圧として６Ｖ程度が必要となる。そこ
で、入力デジタル映像信号（３Vp-p）の電圧振幅を６Vp
-pに電圧増幅するためのレベルシフタ１１が必要とな
る。
【００１５】そして、表示モード切替信号ＭＤに応じ
て、スイッチ１２が切り換えられる。これにより、通常
表示時（アナログ表示時）にはアナログアンプ１０で増
幅されたアナログ映像信号が液晶表示パネルに出力さ
れ、デジタル表示時にはレベルシフタ１１によって増幅
されたデジタル映像信号が液晶表示パネルに出力され
る。
て、スイッチ１２が切り換えられる。これにより、通常
表示時（アナログ表示時）にはアナログアンプ１０で増
幅されたアナログ映像信号が液晶表示パネルに出力さ
れ、デジタル表示時にはレベルシフタ１１によって増幅
されたデジタル映像信号が液晶表示パネルに出力され
る。
【００１６】しかしながら、レベルシフタ１１を設ける
分、回路規模が大きくなるという問題があった。
分、回路規模が大きくなるという問題があった。
【００１７】
【課題を解決するための手段】本発明の表示装置は、上
述した課題に鑑みて為されたものであり、デジタル映像
信号を出力する画像メモリと、表示パネル内の複数の表
示画素毎に設けられたスタティック型メモリ回路と、該
スタティック型メモリ回路にデジタル映像信号を書き込
む際のタイミングを制御するパネル駆動信号を供給する
パネル駆動回路と、備え、前記スタティック型メモリ回
路に保持されたデジタル映像信号に応じて表示を行う表
示装置であって、前記パネル駆動信号の周波数を低減す
ることにより、前記画像メモリからスタティック型メモ
リ回路にデジタル映像信号をレベルシフトすることなく
書き込むようにしたことを特徴とする。
述した課題に鑑みて為されたものであり、デジタル映像
信号を出力する画像メモリと、表示パネル内の複数の表
示画素毎に設けられたスタティック型メモリ回路と、該
スタティック型メモリ回路にデジタル映像信号を書き込
む際のタイミングを制御するパネル駆動信号を供給する
パネル駆動回路と、備え、前記スタティック型メモリ回
路に保持されたデジタル映像信号に応じて表示を行う表
示装置であって、前記パネル駆動信号の周波数を低減す
ることにより、前記画像メモリからスタティック型メモ
リ回路にデジタル映像信号をレベルシフトすることなく
書き込むようにしたことを特徴とする。
【００１８】かかる構成によれば、画像メモリから出力
されるデジタル映像信号を電圧増幅するレベルシフタが
不要となるため、その分回路規模を小さくすることがで
きる。
されるデジタル映像信号を電圧増幅するレベルシフタが
不要となるため、その分回路規模を小さくすることがで
きる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照しながら説明する。図１に、本実施形態に
係る表示装置の回路構成を示す。
て図面を参照しながら説明する。図１に、本実施形態に
係る表示装置の回路構成を示す。
【００２０】信号処理回路１はＣＰＵインターフェース
を介して入力されるデジタル映像信号に対して、コント
ラスト調整、ブライト調整等の各種信号処理を施す。信
号処理されたデジタル映像信号は一旦フレームメモリ２
に記憶される。フレームメモリ２は一種の画像メモリで
あり、ＤＲＡＭ、フラッシュメモリ等で構成される。
を介して入力されるデジタル映像信号に対して、コント
ラスト調整、ブライト調整等の各種信号処理を施す。信
号処理されたデジタル映像信号は一旦フレームメモリ２
に記憶される。フレームメモリ２は一種の画像メモリで
あり、ＤＲＡＭ、フラッシュメモリ等で構成される。
【００２１】このフレームメモリ２から所定のタイミン
グで出力されたデジタル映像信号は、ＤＡ変換器３によ
ってアナログ映像信号に変換された後、増幅器４に入力
される。
グで出力されたデジタル映像信号は、ＤＡ変換器３によ
ってアナログ映像信号に変換された後、増幅器４に入力
される。
【００２２】図２に示すように、このアナログ映像信号
は増幅器４内に設けられたアナログアンプ１０によって
増幅される。一方で、フレームメモリ２から出力された
デジタル映像信号（電圧振幅3Vp-p）はレベルシフタを
介さないで直接スイッチ１２に入力される。そして、表
示モード切替信号ＭＤに応じて、スイッチ１２が切り換
えられる。
は増幅器４内に設けられたアナログアンプ１０によって
増幅される。一方で、フレームメモリ２から出力された
デジタル映像信号（電圧振幅3Vp-p）はレベルシフタを
介さないで直接スイッチ１２に入力される。そして、表
示モード切替信号ＭＤに応じて、スイッチ１２が切り換
えられる。
【００２３】これにより、通常表示時（アナログ表示
時）にはアナログアンプ１０で増幅されたアナログ映像
信号が液晶表示パネル１００に出力され、デジタル表示
時には電圧振幅3Vp-pのデジタル映像信号が液晶表示パ
ネル１００に出力される。
時）にはアナログアンプ１０で増幅されたアナログ映像
信号が液晶表示パネル１００に出力され、デジタル表示
時には電圧振幅3Vp-pのデジタル映像信号が液晶表示パ
ネル１００に出力される。
【００２４】タイミング制御回路６は、発振器５からの
システムクロックＣＬＫ、水平同期信号Ｈsync及び垂直
同期信号Ｖsyncに基づいて、パネル駆動信号ＰＣや信号
処理回路１、フレームメモリ２及びＤＡ変換器３の制御
信号を出力する。
システムクロックＣＬＫ、水平同期信号Ｈsync及び垂直
同期信号Ｖsyncに基づいて、パネル駆動信号ＰＣや信号
処理回路１、フレームメモリ２及びＤＡ変換器３の制御
信号を出力する。
【００２５】前述したように、通常のパネル駆動周波数
（６０Ｈｚ）で、液晶表示パネル１００内の各表示画素
に設けられたスタティック型メモリ回路にデジタル映像
信号を書き込むためには、スタティック型メモリ回路の
電源電圧として６Ｖ程度が必要となり、そのためレベル
シフタ１０が必要であった。ここで、パネル駆動周波数
は、具体的には、後述するサンプリングパルスの周波数
である。
（６０Ｈｚ）で、液晶表示パネル１００内の各表示画素
に設けられたスタティック型メモリ回路にデジタル映像
信号を書き込むためには、スタティック型メモリ回路の
電源電圧として６Ｖ程度が必要となり、そのためレベル
シフタ１０が必要であった。ここで、パネル駆動周波数
は、具体的には、後述するサンプリングパルスの周波数
である。
【００２６】しかしながら、デジタルデータ書き込み時
には、パネル駆動周波数を６０Ｈｚから２０Ｈｚ〜３０
Ｈｚに低減することにより、スタティック型メモリの電
源電圧を３Ｖ程度に下げてもデジタル映像信号の書き込
みが十分可能である。そこで本発明によれば、フレーム
メモリ２から出力されたデジタル映像信号はレベルシフ
タを介さずに、直接液晶表示パネル１００に出力するこ
とができる。
には、パネル駆動周波数を６０Ｈｚから２０Ｈｚ〜３０
Ｈｚに低減することにより、スタティック型メモリの電
源電圧を３Ｖ程度に下げてもデジタル映像信号の書き込
みが十分可能である。そこで本発明によれば、フレーム
メモリ２から出力されたデジタル映像信号はレベルシフ
タを介さずに、直接液晶表示パネル１００に出力するこ
とができる。
【００２７】なお、図１において、白／黒電圧発生回路
７はタイミング制御回路６からの信号に応じて、白信号
（後述する信号Ａ）及び黒信号（後述する信号Ｂ）を液
晶表示パネル１００に出力する。また、８は液晶の対極
駆動信号を増幅するための増幅器である。
７はタイミング制御回路６からの信号に応じて、白信号
（後述する信号Ａ）及び黒信号（後述する信号Ｂ）を液
晶表示パネル１００に出力する。また、８は液晶の対極
駆動信号を増幅するための増幅器である。
【００２８】次に液晶表示装置の構成、特に液晶表示パ
ネル１００の詳細な構成について、図３の回路図を参照
しながら説明する。
ネル１００の詳細な構成について、図３の回路図を参照
しながら説明する。
【００２９】絶縁基板１０上に、走査信号を供給するゲ
ートドライバ５０に接続された複数のゲート信号線５１
が一方向に配置されており、これらのゲート信号線５１
と交差する方向に複数のドレイン信号線６１が配置され
ている。
ートドライバ５０に接続された複数のゲート信号線５１
が一方向に配置されており、これらのゲート信号線５１
と交差する方向に複数のドレイン信号線６１が配置され
ている。
【００３０】ドレイン信号線６１には、ドレインドライ
バ６０から出力されるサンプリングパルスのタイミング
に応じて、サンプリングトランジスタＳＰ１，ＳＰ２，
…，ＳＰｎがオンし、データ信号線６２のデータ信号
（アナログ映像信号又はデジタル映像信号）が供給され
る。
バ６０から出力されるサンプリングパルスのタイミング
に応じて、サンプリングトランジスタＳＰ１，ＳＰ２，
…，ＳＰｎがオンし、データ信号線６２のデータ信号
（アナログ映像信号又はデジタル映像信号）が供給され
る。
【００３１】液晶表示パネル１００は、ゲート信号線５
１からの走査信号により選択されると共に、ドレイン信
号線６１からのデータ信号が供給される複数の表示画素
２００がマトリックス状に配置されて構成されている。
１からの走査信号により選択されると共に、ドレイン信
号線６１からのデータ信号が供給される複数の表示画素
２００がマトリックス状に配置されて構成されている。
【００３２】以下、表示画素２００の詳細な構成につい
て説明する。ゲート信号線５１とドレイン信号線６１の
交差部近傍には、Ｐチャネル型ＴＦＴ４１及びＮチャネ
ル型ＴＦＴ４２から成る回路選択回路４０が設けられて
いる。ＴＦＴ４１，４２の両ドレインはドレイン信号線
６１に接続されると共に、それらの両ゲートは回路選択
信号線８８に接続されている。ＴＦＴ４１，４２は、回
路選択信号線８８からの選択信号に応じていづれか一方
がオンする。また、後述するように回路選択回路４０と
対を成して、回路選択回路４３が設けられている。
て説明する。ゲート信号線５１とドレイン信号線６１の
交差部近傍には、Ｐチャネル型ＴＦＴ４１及びＮチャネ
ル型ＴＦＴ４２から成る回路選択回路４０が設けられて
いる。ＴＦＴ４１，４２の両ドレインはドレイン信号線
６１に接続されると共に、それらの両ゲートは回路選択
信号線８８に接続されている。ＴＦＴ４１，４２は、回
路選択信号線８８からの選択信号に応じていづれか一方
がオンする。また、後述するように回路選択回路４０と
対を成して、回路選択回路４３が設けられている。
【００３３】これにより、後述するアナログ表示モード
（フルカラー動画像対応）とデジタル表示モード（低消
費電力、静止画像対応）とを選択して切換えることが可
能となる。また、回路選択回路４０に隣接して、Ｎチャ
ネル型ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成る
画素選択回路７０が配置されている。画素選択ＴＦＴ７
１，７２はそれぞれ回路選択回路４０の回路選択ＴＦＴ
４１，４２と縦列に接続されると共に、それらの両ゲー
トにはゲート信号線５１が接続されている。画素選択Ｔ
ＦＴ７１，７２はゲート信号線５１からの走査信号に応
じて両方が同時にオンするように構成されている。
（フルカラー動画像対応）とデジタル表示モード（低消
費電力、静止画像対応）とを選択して切換えることが可
能となる。また、回路選択回路４０に隣接して、Ｎチャ
ネル型ＴＦＴ７１及びＮチャネル型ＴＦＴ７２から成る
画素選択回路７０が配置されている。画素選択ＴＦＴ７
１，７２はそれぞれ回路選択回路４０の回路選択ＴＦＴ
４１，４２と縦列に接続されると共に、それらの両ゲー
トにはゲート信号線５１が接続されている。画素選択Ｔ
ＦＴ７１，７２はゲート信号線５１からの走査信号に応
じて両方が同時にオンするように構成されている。
【００３４】また、アナログ映像信号を保持するための
補助容量８５が設けられている。補助容量８５の一方の
電極８６は画素選択ＴＦＴ７１のソース７１ｓに接続さ
れている。他方の電極８７は共通の補助容量線ＳＣＬに
接続され、バイアス電圧Ｖscが供給されている。画素選
択ＴＦＴ７１のゲートが開いてアナログ映像信号が液晶
２１に印加されると、その信号は１フィールド期間保持
されなければならないが、液晶２１のみではその信号の
電圧は時間経過とともに次第に低下してしまう。そうす
ると、表示むらとして現れてしまい良好な表示が得られ
なくなる。そこで、その電圧を１フィールド期間保持す
るために補助容量８５を設けている。
補助容量８５が設けられている。補助容量８５の一方の
電極８６は画素選択ＴＦＴ７１のソース７１ｓに接続さ
れている。他方の電極８７は共通の補助容量線ＳＣＬに
接続され、バイアス電圧Ｖscが供給されている。画素選
択ＴＦＴ７１のゲートが開いてアナログ映像信号が液晶
２１に印加されると、その信号は１フィールド期間保持
されなければならないが、液晶２１のみではその信号の
電圧は時間経過とともに次第に低下してしまう。そうす
ると、表示むらとして現れてしまい良好な表示が得られ
なくなる。そこで、その電圧を１フィールド期間保持す
るために補助容量８５を設けている。
【００３５】この補助容量８５と液晶２１との間には、
回路選択回路４３のＰチャネル型ＴＦＴ４４が設けら
れ、回路選択回路４０のＴＦＴ４１と同時にオンオフす
るように構成されている。また、画素選択回路７０のＴ
ＦＴ７２と液晶２１の表示電極８０との間には、スタテ
ィック型メモリ回路１１０、信号選択回路１２０が設け
られている。
回路選択回路４３のＰチャネル型ＴＦＴ４４が設けら
れ、回路選択回路４０のＴＦＴ４１と同時にオンオフす
るように構成されている。また、画素選択回路７０のＴ
ＦＴ７２と液晶２１の表示電極８０との間には、スタテ
ィック型メモリ回路１１０、信号選択回路１２０が設け
られている。
【００３６】スタティック型メモリ回路１１０は、正帰
還ループを構成する第１及び第２のインバータ回路ＩＮ
Ｖ１，ＩＮＶ２から成る。第１のインバータ回路ＩＮＶ
１の入力には、画素選択ＴＦＴ７２のソース７２ｓが接
続され、その出力は第２のインバータ回路ＩＮＶ２に入
力されている。そして第２のインバータ回路ＩＮＶ２の
出力は、第１のインバータ回路ＩＮＶ１の入力に接続さ
れている。
還ループを構成する第１及び第２のインバータ回路ＩＮ
Ｖ１，ＩＮＶ２から成る。第１のインバータ回路ＩＮＶ
１の入力には、画素選択ＴＦＴ７２のソース７２ｓが接
続され、その出力は第２のインバータ回路ＩＮＶ２に入
力されている。そして第２のインバータ回路ＩＮＶ２の
出力は、第１のインバータ回路ＩＮＶ１の入力に接続さ
れている。
【００３７】デジタル表示モードにおいては、回路選択
信号線８８の電位が「Ｈ」となり、かつゲート信号線５
１の走査信号が「Ｈ」となると、スタティック型メモリ
回路１１０は書き込み可能となる。
信号線８８の電位が「Ｈ」となり、かつゲート信号線５
１の走査信号が「Ｈ」となると、スタティック型メモリ
回路１１０は書き込み可能となる。
【００３８】信号選択回路１２０は、スタティック型メ
モリ回路１１０に保持されたデジタル映像信号に応じて
信号を選択する回路であって、２つのＮチャネル型ＴＦ
Ｔ１２１、１２２で構成されている。ＴＦＴ１２１、１
２２のゲートにはスタティック型メモリ回路１１０から
の相補的な出力信号がそれぞれ印加されているので、Ｔ
ＦＴ１２１、１２２は相補的にオンオフする。
モリ回路１１０に保持されたデジタル映像信号に応じて
信号を選択する回路であって、２つのＮチャネル型ＴＦ
Ｔ１２１、１２２で構成されている。ＴＦＴ１２１、１
２２のゲートにはスタティック型メモリ回路１１０から
の相補的な出力信号がそれぞれ印加されているので、Ｔ
ＦＴ１２１、１２２は相補的にオンオフする。
【００３９】ここで、ＴＦＴ１２２がオンすると交流駆
動信号（信号Ｂ）が選択され、ＴＦＴ１２１がオンする
とその対向電極信号ＶCOM（信号Ａ）が選択され、回路
選択回路４３のＴＦＴ４５を介して、液晶２１に電圧を
印加する表示電極８０に供給される。
動信号（信号Ｂ）が選択され、ＴＦＴ１２１がオンする
とその対向電極信号ＶCOM（信号Ａ）が選択され、回路
選択回路４３のＴＦＴ４５を介して、液晶２１に電圧を
印加する表示電極８０に供給される。
【００４０】次に、表示画素２００の周辺回路について
説明すると、表示画素２００の絶縁性基板１０とは別基
板の外付け回路基板９０には、ドライバスキャン用ＬＳ
Ｉ９１が設けられている。この外付け回路基板９０のド
ライバスキャン用ＬＳＩ９１から垂直スタート信号ＳＴ
Ｖがゲートドライバ５０に入力され、水平スタート信号
ＳＴＨがドレインドライバ６０に入力される。また映像
信号がデータ信号線６２に入力される。
説明すると、表示画素２００の絶縁性基板１０とは別基
板の外付け回路基板９０には、ドライバスキャン用ＬＳ
Ｉ９１が設けられている。この外付け回路基板９０のド
ライバスキャン用ＬＳＩ９１から垂直スタート信号ＳＴ
Ｖがゲートドライバ５０に入力され、水平スタート信号
ＳＴＨがドレインドライバ６０に入力される。また映像
信号がデータ信号線６２に入力される。
【００４１】次に、図３乃至図４を参照しながら、上述
した構成の表示装置の駆動方法について説明する。図４
は、液晶表示装置がデジタル表示モードに選択された場
合のタイミング図である。 （１）アナログ表示モードの場合 モード切換信号ＭＤに応じて、アナログ表示モードが選
択されると、データ信号線６２に、前述したＤＡ変換器
３からのアナログ映像信号が出力される状態に設定され
ると共に、回路選択信号線８８が「Ｌ」となり、回路選
択回路４０，４３のＴＦＴ４１，４４がオンする。
した構成の表示装置の駆動方法について説明する。図４
は、液晶表示装置がデジタル表示モードに選択された場
合のタイミング図である。 （１）アナログ表示モードの場合 モード切換信号ＭＤに応じて、アナログ表示モードが選
択されると、データ信号線６２に、前述したＤＡ変換器
３からのアナログ映像信号が出力される状態に設定され
ると共に、回路選択信号線８８が「Ｌ」となり、回路選
択回路４０，４３のＴＦＴ４１，４４がオンする。
【００４２】また、水平スタート信号ＳＴＨに基づくサ
ンプリング信号に応じてサンプリングトランジスタＳＰ
がオンしデータ信号線６２のアナログ映像信号がドレイ
ン信号線６１に供給される。このサンプリング信号は前
述したパネル駆動信号に相当するものであり、アナログ
表示モードにおいてはその周波数は６０Ｈｚである。
ンプリング信号に応じてサンプリングトランジスタＳＰ
がオンしデータ信号線６２のアナログ映像信号がドレイ
ン信号線６１に供給される。このサンプリング信号は前
述したパネル駆動信号に相当するものであり、アナログ
表示モードにおいてはその周波数は６０Ｈｚである。
【００４３】また、垂直スタート信号ＳＴＶに基づい
て、走査信号がゲート信号線５１に供給される。走査信
号に応じて、ＴＦＴ７１がオンすると、ドレイン信号線
６１からアナログ映像信号Ｓｉｇが表示電極８０に伝達
されると共に、補助容量８５に保持される。表示電極８
０に印加された映像信号電圧が液晶２１に印加され、そ
の電圧に応じて液晶２１が配向することにより液晶表示
を得ることができる。
て、走査信号がゲート信号線５１に供給される。走査信
号に応じて、ＴＦＴ７１がオンすると、ドレイン信号線
６１からアナログ映像信号Ｓｉｇが表示電極８０に伝達
されると共に、補助容量８５に保持される。表示電極８
０に印加された映像信号電圧が液晶２１に印加され、そ
の電圧に応じて液晶２１が配向することにより液晶表示
を得ることができる。
【００４４】このアナログ表示モードではフルカラーの
動画像を表示するのに好適である。 （２）デジタル表示モード モード切換信号ＭＤに応じて、デジタル表示モードが選
択されると、データ信号線６２に、前述したフレームメ
モリ２からのデジタル映像信号が出力される状態に設定
されると共に、回路選択信号線８８の電位が「Ｈ」とな
り、スタティック型メモリ回路１１０が動作可能な状態
になる。また、回路選択回路４０，４３のＴＦＴ４１，
４４がオフすると共に、ＴＦＴ４２，４５がオンする。
動画像を表示するのに好適である。 （２）デジタル表示モード モード切換信号ＭＤに応じて、デジタル表示モードが選
択されると、データ信号線６２に、前述したフレームメ
モリ２からのデジタル映像信号が出力される状態に設定
されると共に、回路選択信号線８８の電位が「Ｈ」とな
り、スタティック型メモリ回路１１０が動作可能な状態
になる。また、回路選択回路４０，４３のＴＦＴ４１，
４４がオフすると共に、ＴＦＴ４２，４５がオンする。
【００４５】また、外付け回路基板９０のドライバスキ
ャン用ＬＳＩ９１から、ゲートドライバ５０及びドレイ
ンドライバ６０にスタート信号ＳＴＶ，ＳＴＨがそれぞ
れ入力される。それに応じてサンプリング信号が順次発
生し、それぞれのサンプリング信号に応じてサンプリン
グトランジスタＳＰ１，ＳＰ２，…，ＳＰｎが順にオン
してデジタル映像信号Ｓｉｇをサンプリングして各ドレ
イン信号線６１に供給する。
ャン用ＬＳＩ９１から、ゲートドライバ５０及びドレイ
ンドライバ６０にスタート信号ＳＴＶ，ＳＴＨがそれぞ
れ入力される。それに応じてサンプリング信号が順次発
生し、それぞれのサンプリング信号に応じてサンプリン
グトランジスタＳＰ１，ＳＰ２，…，ＳＰｎが順にオン
してデジタル映像信号Ｓｉｇをサンプリングして各ドレ
イン信号線６１に供給する。
【００４６】ここで第１行、即ち走査信号Ｇ１が印加さ
れるゲート信号線５１について説明する。まず、走査信
号Ｇ１によってゲート信号線５１に接続された各表示画
素Ｐ１１、Ｐ１２、…Ｐ１ｎの各ＴＦＴが１水平走査期
間オンする。
れるゲート信号線５１について説明する。まず、走査信
号Ｇ１によってゲート信号線５１に接続された各表示画
素Ｐ１１、Ｐ１２、…Ｐ１ｎの各ＴＦＴが１水平走査期
間オンする。
【００４７】第１行第１列の表示画素Ｐ１１に注目する
と、サンプリング信号ＳＰ１によってサンプリングした
デジタル映像信号Ｓ１１がドレイン信号線６１に入力さ
れる。そして走査信号Ｇ１が「Ｈ」になり、ＴＦＴ７０
がオン状態になるとそのドレイン信号Ｄ１がスタティッ
ク型メモリ回路１１０に書き込まれる。
と、サンプリング信号ＳＰ１によってサンプリングした
デジタル映像信号Ｓ１１がドレイン信号線６１に入力さ
れる。そして走査信号Ｇ１が「Ｈ」になり、ＴＦＴ７０
がオン状態になるとそのドレイン信号Ｄ１がスタティッ
ク型メモリ回路１１０に書き込まれる。
【００４８】デジタル表示モードにおいては、前述した
タイミング制御回路６によってサンプリング信号の周波
数は２０Ｈｚ〜３０Ｈｚに低減される。このため、レベ
ルシフタによって増幅することなく、スタティック型メ
モリ回路１１０に書き込まれる。
タイミング制御回路６によってサンプリング信号の周波
数は２０Ｈｚ〜３０Ｈｚに低減される。このため、レベ
ルシフタによって増幅することなく、スタティック型メ
モリ回路１１０に書き込まれる。
【００４９】このスタティック型メモリ回路１１０で保
持された信号は、信号選択回路１２０に入力されて、こ
の信号選択回路１２０で信号Ａ又は信号Ｂを選択して、
その選択した信号が表示電極８０に印加され、その電圧
が液晶２１に印加される。こうしてゲート信号線５１か
ら最終行のゲート信号線５１まで走査することにより１
画面分（１フィールド期間）の書き込みが終了する。
持された信号は、信号選択回路１２０に入力されて、こ
の信号選択回路１２０で信号Ａ又は信号Ｂを選択して、
その選択した信号が表示電極８０に印加され、その電圧
が液晶２１に印加される。こうしてゲート信号線５１か
ら最終行のゲート信号線５１まで走査することにより１
画面分（１フィールド期間）の書き込みが終了する。
【００５０】その後、スタティック型メモリ回路１１０
に保持されたデータに基づく表示（静止画像の表示）を
行う。なお、デジタル表示モード時には、ゲートドライ
バ５０並びにドレインドライバ６０及び外付けのドライ
バスキャン用ＬＳＩ９１への電圧供給を停止しそれらの
駆動を止める。スタティック型メモリ回路１１０には常
に電圧ＶDD，ＶSSを供給して駆動し、また対向電極電圧
を対向電極３２に、各信号Ａ及びＢを信号選択回路１２
０に供給する。
に保持されたデータに基づく表示（静止画像の表示）を
行う。なお、デジタル表示モード時には、ゲートドライ
バ５０並びにドレインドライバ６０及び外付けのドライ
バスキャン用ＬＳＩ９１への電圧供給を停止しそれらの
駆動を止める。スタティック型メモリ回路１１０には常
に電圧ＶDD，ＶSSを供給して駆動し、また対向電極電圧
を対向電極３２に、各信号Ａ及びＢを信号選択回路１２
０に供給する。
【００５１】即ち、スタティック型メモリ回路１１０に
このスタティック型メモリ回路１１０を駆動するための
ＶDD、ＶSSを供給し、対向電極には対向電極電圧ＶCOM
（信号Ａ）を印加し、液晶表示パネル１００がノーマリ
ーホワイト（ＮＷ）の場合には、信号Ａには対向電極３
２と同じ電位の電圧を印加し、信号Ｂには液晶を駆動す
るための交流電圧（例えば６０Ｈｚ）を印加するのみで
ある。
このスタティック型メモリ回路１１０を駆動するための
ＶDD、ＶSSを供給し、対向電極には対向電極電圧ＶCOM
（信号Ａ）を印加し、液晶表示パネル１００がノーマリ
ーホワイト（ＮＷ）の場合には、信号Ａには対向電極３
２と同じ電位の電圧を印加し、信号Ｂには液晶を駆動す
るための交流電圧（例えば６０Ｈｚ）を印加するのみで
ある。
【００５２】これにより、１画面分を保持して静止画像
として表示することができる。また他のゲートドライバ
５０、ドレインドライバ６０及び外付けＬＳＩ９１には
電圧が印加されていない状態である。
として表示することができる。また他のゲートドライバ
５０、ドレインドライバ６０及び外付けＬＳＩ９１には
電圧が印加されていない状態である。
【００５３】このとき、ドレイン信号線６１にデジタル
映像信号で「Ｈ（ハイ）」がスタティック型メモリ回路
１１０に入力された場合には、信号選択回路１２０にお
いて第１のＴＦＴ１２１には「Ｌ」が入力されることに
なるので第１のＴＦＴ１２１はオフとなり、他方の第２
のＴＦＴ１２２には「Ｈ」が入力されることになるので
第２のＴＦＴ１２２はオンとなる。
映像信号で「Ｈ（ハイ）」がスタティック型メモリ回路
１１０に入力された場合には、信号選択回路１２０にお
いて第１のＴＦＴ１２１には「Ｌ」が入力されることに
なるので第１のＴＦＴ１２１はオフとなり、他方の第２
のＴＦＴ１２２には「Ｈ」が入力されることになるので
第２のＴＦＴ１２２はオンとなる。
【００５４】そうすると、信号Ｂが選択されて液晶には
信号Ｂの電圧が印加される。即ち、信号Ｂの交流電圧が
印加され、液晶が電界によって立ち上がるため、ＮＷの
表示パネルでは表示としては黒表示として観察できる。
信号Ｂの電圧が印加される。即ち、信号Ｂの交流電圧が
印加され、液晶が電界によって立ち上がるため、ＮＷの
表示パネルでは表示としては黒表示として観察できる。
【００５５】ドレイン信号線６１にデジタル映像信号で
「Ｌ」がスタティック型メモリ回路１１０に入力された
場合には、信号選択回路１２０において第１のＴＦＴ１
２１には「Ｈ」が入力されることになるので第１のＴＦ
Ｔ１２１はオンとなり、他方の第２のＴＦＴ１２２には
「Ｌ」が入力されることになるので第２のＴＦＴ１２２
はオフとなる。そうすると、信号Ａが選択されて液晶に
は信号Ａの電圧が印加される。即ち、対向電極３２と同
じ電圧が印加されるため、電界が発生せず液晶は立ち上
がらないため、ＮＷの表示パネルでは表示としては白表
示として観察できる。
「Ｌ」がスタティック型メモリ回路１１０に入力された
場合には、信号選択回路１２０において第１のＴＦＴ１
２１には「Ｈ」が入力されることになるので第１のＴＦ
Ｔ１２１はオンとなり、他方の第２のＴＦＴ１２２には
「Ｌ」が入力されることになるので第２のＴＦＴ１２２
はオフとなる。そうすると、信号Ａが選択されて液晶に
は信号Ａの電圧が印加される。即ち、対向電極３２と同
じ電圧が印加されるため、電界が発生せず液晶は立ち上
がらないため、ＮＷの表示パネルでは表示としては白表
示として観察できる。
【００５６】なお、上述の実施の形態においては、デジ
タル表示モードにおいて、１ビットのデジタルデータ信
号を入力した場合について説明したが、本発明はそれに
限定されるものではなく、複数ビットのデジタルデータ
信号の場合でも適用することが可能である。これによ
り、多階調の表示を行うことができる。その際、入力す
るビット数に応じた保持回路及び信号選択回路の数にす
る必要がある。
タル表示モードにおいて、１ビットのデジタルデータ信
号を入力した場合について説明したが、本発明はそれに
限定されるものではなく、複数ビットのデジタルデータ
信号の場合でも適用することが可能である。これによ
り、多階調の表示を行うことができる。その際、入力す
るビット数に応じた保持回路及び信号選択回路の数にす
る必要がある。
【００５７】
【発明の効果】本発明の表示装置によれば、パネル駆動
信号の周波数を低減することにより、画像メモリからス
タティック型メモリ回路にデジタル映像信号をレベルシ
フトすることなく書き込むようにしたので、画像メモリ
から出力されるデジタル映像信号を電圧増幅するレベル
シフタが不要となるため、その分回路規模を小さくする
ことができるとと共に、アナログ信号処理部とデジタル
信号処理回路とを容易に１チップ化することができる。
信号の周波数を低減することにより、画像メモリからス
タティック型メモリ回路にデジタル映像信号をレベルシ
フトすることなく書き込むようにしたので、画像メモリ
から出力されるデジタル映像信号を電圧増幅するレベル
シフタが不要となるため、その分回路規模を小さくする
ことができるとと共に、アナログ信号処理部とデジタル
信号処理回路とを容易に１チップ化することができる。
【図１】本発明の実施形態に係る液晶表示装置を示す回
路ブロック図である。
路ブロック図である。
【図２】図１における増幅器４の構成を示すブロック図
である。
である。
【図３】本発明の実施形態に係る液晶表示装置を示す回
路図である。
路図である。
【図４】デジタル表示モードに選択された場合のタイミ
ング図である。
ング図である。
【図５】従来例に係る液晶表示装置の回路構成図であ
る。
る。
【図６】従来例に係る液晶表示装置の回路構成図であ
る。
る。
【図７】液晶表示装置の増幅器の構成を示すブロック図
である。
である。
１ 信号処理回路 ２ フレームメモリ ３ ＤＡ変換器 ４ 増幅器 ５ 発振器 ６ タイミング制御回路 ７ 白／黒電圧発生回路 ８ 増幅器 １０ アナログアンプ １１ レベルシフタ ２１ 液晶 ４０，４３ 回路選択回路 ４１，４２ 回路選択ＴＦＴ ５０ ゲートドライバ ５１ ゲート信号線 ６０ ドレインドライバ ６１ ドレイン信号線 ６２ データ信号線 ７０ 画素選択回路 ７１，７２ 画素選択ＴＦＴ ８０ 表示電極 ８５ 補助容量 ８８ 回路選択信号線 １００ 液晶表示パネル １１０ スタティック型メモリ回路 １２０ 信号選択回路 ２００ 表示画素
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｆ ６２３Ｒ ６２４ ６２４Ｂ ６３１ ６３１Ｈ Ｆターム(参考） 2H093 NA16 NA51 NC29 NC34 ND06 ND17 ND49 5C006 AA01 AA02 AA16 AF71 AF83 BB16 BC06 BC12 BC20 BF02 BF09 BF11 BF14 BF24 BF25 BF27 BF34 EB05 FA01 FA41 FA48 5C080 AA05 AA06 AA10 BB05 DD24 DD25 DD26 EE17 EE29 FF11 JJ02 JJ03 JJ04 KK07 5C094 AA07 AA15 AA22 AA24 AA53 AA56 BA03 BA09 BA43 CA19 DA09 DA13 DB01 DB02 DB04 EA04 FA01 FB12 FB14 FB15 GA10
Claims (5)
- 【請求項１】 デジタル映像信号を出力する画像メモリ
と、表示パネル内の複数の表示画素毎に設けられたスタ
ティック型メモリ回路と、該スタティック型メモリ回路
にデジタル映像信号を書き込む際のタイミングを制御す
るパネル駆動信号を供給するパネル駆動回路と、備え、
前記スタティック型メモリ回路に保持されたデジタル映
像信号に応じて表示を行う表示装置であって、 前記パネル駆動信号の周波数を低減することにより、前
記画像メモリからスタティック型メモリ回路にデジタル
映像信号をレベルシフトすることなく書き込むようにし
たことを特徴とする表示装置。 - 【請求項２】 デジタル映像信号を出力する画像メモリ
と、該画像メモリから出力されるデジタル映像信号をア
ナログ映像信号に変換するＤＡ変換器と、該ＤＡ変換器
からのアナログ映像信号と前記画像メモリから出力され
るデジタル映像信号とを択一的に表示パネルに供給する
信号選択部と、前記表示パネルにパネル駆動信号を供給
するタイミング制御回路と、表示パネル内の複数の表示
画素毎に設けられ、前記パネル駆動信号に基づいて入力
されるアナログ映像信号に応じて表示を行う第１の表示
回路と、該表示画素毎に設けられ、前記パネル駆動信号
に基づいてデジタル映像信号が書き込まれるスタティッ
ク型メモリ回路を有し、該デジタル映像信号に応じて表
示を行う第２の表示回路と、備え、前記第１の表示回路
と第２の表示回路とが選択可能な表示回路であって、 前記パネル駆動信号の周波数を低減することにより、前
記画像メモリからスタティック型メモリ回路にデジタル
映像信号をレベルシフトすることなく書き込むようにし
たことを特徴とする表示装置。 - 【請求項３】 前記タイミング制御回路により、前記第
２の表示回路が選択された時のパネル駆動信号の周波数
を、前記第１の表示回路が選択された時のパネル駆動信
号の周波数より低くすることを特徴とする請求項２に記
載の表示装置。 - 【請求項４】 前記スタティック型メモリ回路は、正帰
還された第１及び第２のインバータ回路から成ることを
特徴とする請求項１または３に記載の表示装置。 - 【請求項５】 前記第１及び第２のインバータ回路は、
薄膜トランジスタで構成されていることを特徴とする請
求項４に記載の表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112724A JP4845281B2 (ja) | 2001-04-11 | 2001-04-11 | 表示装置 |
| TW091101944A TW548466B (en) | 2001-04-11 | 2002-02-05 | Display device |
| KR10-2002-0018911A KR100522060B1 (ko) | 2001-04-11 | 2002-04-08 | 표시 장치 |
| CNB021059497A CN100559445C (zh) | 2001-04-11 | 2002-04-11 | 显示装置 |
| EP02008318A EP1249819A3 (en) | 2001-04-11 | 2002-04-11 | Display device |
| US10/120,141 US7038650B2 (en) | 2001-04-11 | 2002-04-11 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112724A JP4845281B2 (ja) | 2001-04-11 | 2001-04-11 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002311903A true JP2002311903A (ja) | 2002-10-25 |
| JP4845281B2 JP4845281B2 (ja) | 2011-12-28 |
Family
ID=18964081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001112724A Expired - Lifetime JP4845281B2 (ja) | 2001-04-11 | 2001-04-11 | 表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7038650B2 (ja) |
| EP (1) | EP1249819A3 (ja) |
| JP (1) | JP4845281B2 (ja) |
| KR (1) | KR100522060B1 (ja) |
| CN (1) | CN100559445C (ja) |
| TW (1) | TW548466B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808470B2 (en) | 2005-09-07 | 2010-10-05 | Epson Imaging Device Corporation | Electro-optical device having a memory circuit for each pixel and that can display with low power consumption |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100522060B1 (ko) | 2005-10-18 |
| US7038650B2 (en) | 2006-05-02 |
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| EP1249819A3 (en) | 2006-06-21 |
| KR20020081061A (ko) | 2002-10-26 |
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| JP2003108088A (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110415 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110613 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110830 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110914 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111011 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4845281 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| EXPY | Cancellation because of completion of term |