JPH11282006A - 液晶表示装置 - Google Patents
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- JPH11282006A JPH11282006A JP10080617A JP8061798A JPH11282006A JP H11282006 A JPH11282006 A JP H11282006A JP 10080617 A JP10080617 A JP 10080617A JP 8061798 A JP8061798 A JP 8061798A JP H11282006 A JPH11282006 A JP H11282006A
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Abstract
(57)【要約】
【課題】 画像表示機能の他に演算機能を有し、かつ生
産性の向上と製造コストの低減と小型軽量化を図れる液
晶表示装置を提供すること。 【解決手段】 液晶表示装置1は、対向配置された第1
基板と第2基板との間に液晶層が設けられた表示エリア
を備え、この表示エリアが多数の画素2で構成され、各
画素2における第1基板の液晶層側の面に、それぞれの
画素の液晶層を駆動して表示させる素子が設けられてな
るものにおいて、各画素2における第1基板の液晶層側
の面に、上記の素子とともに、画素2に入力されたデー
タを基に所定の演算を行って演算処理されたデータを出
力する演算手段23が設けられている構成となってい
る。また、各画素2には、入力レジスタ回路21、メモ
リ22および出力レジスタ回路24等が設けられていて
もよい。
産性の向上と製造コストの低減と小型軽量化を図れる液
晶表示装置を提供すること。 【解決手段】 液晶表示装置1は、対向配置された第1
基板と第2基板との間に液晶層が設けられた表示エリア
を備え、この表示エリアが多数の画素2で構成され、各
画素2における第1基板の液晶層側の面に、それぞれの
画素の液晶層を駆動して表示させる素子が設けられてな
るものにおいて、各画素2における第1基板の液晶層側
の面に、上記の素子とともに、画素2に入力されたデー
タを基に所定の演算を行って演算処理されたデータを出
力する演算手段23が設けられている構成となってい
る。また、各画素2には、入力レジスタ回路21、メモ
リ22および出力レジスタ回路24等が設けられていて
もよい。
Description
【0001】
【発明の属する技術分野】この発明は、液晶表示装置に
関し、特に演算処理機能を備えた液晶表示装置に関す
る。
関し、特に演算処理機能を備えた液晶表示装置に関す
る。
【0002】
【従来の技術】従来の液晶表示装置(LCD)は、一対
のガラス基板間に液晶層が設けられて構成されている。
一対のガラス基板のうちの一方には、画素毎に画素電極
とスイッチング素子と蓄積容量とが設けられており、画
素を表示させるデータ(以下、表示データと記す)がス
イッチング素子を介して画素電極に入力されることによ
り、必要な画素の液晶層が駆動されて画像が形成される
ようになっている。また蓄積容量によって、最初に画素
電極に入力された信号電荷が次の信号が入力されるまで
保持されるようになっている。
のガラス基板間に液晶層が設けられて構成されている。
一対のガラス基板のうちの一方には、画素毎に画素電極
とスイッチング素子と蓄積容量とが設けられており、画
素を表示させるデータ(以下、表示データと記す)がス
イッチング素子を介して画素電極に入力されることによ
り、必要な画素の液晶層が駆動されて画像が形成される
ようになっている。また蓄積容量によって、最初に画素
電極に入力された信号電荷が次の信号が入力されるまで
保持されるようになっている。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
液晶表示装置は、上記したように各画素の液晶層を実際
に駆動する素子として、スイッチング素子および蓄積容
量しか集積されていないため、単純にその画像フォーマ
ットに対応した表示データを表示する機能しか保持して
いない。
液晶表示装置は、上記したように各画素の液晶層を実際
に駆動する素子として、スイッチング素子および蓄積容
量しか集積されていないため、単純にその画像フォーマ
ットに対応した表示データを表示する機能しか保持して
いない。
【0004】したがって、画像フォーマット変換や画質
改善、圧縮信号等の画像処理を行うためには、そのよう
な画像処理機能を有した外部LSIを用意して液晶表示
装置に取り付けなければならない。その結果、実装工程
数が多くなって生産性良く製造できず、加えて外部LS
Iの作製には外付け用として多数の構成材料が必要であ
るため、製造コストが非常に高くなるという不具合が発
生している。
改善、圧縮信号等の画像処理を行うためには、そのよう
な画像処理機能を有した外部LSIを用意して液晶表示
装置に取り付けなければならない。その結果、実装工程
数が多くなって生産性良く製造できず、加えて外部LS
Iの作製には外付け用として多数の構成材料が必要であ
るため、製造コストが非常に高くなるという不具合が発
生している。
【0005】また、外部LSIを液晶表示装置に外付け
する形となっているため、小型化および軽量化にも限界
が生じている。さらに、液晶表示装置の表示データの信
号が外部LSIで処理された後に、再び液晶表示装置に
送られるため、画像処理の高速化には限界があるという
難点を有している。
する形となっているため、小型化および軽量化にも限界
が生じている。さらに、液晶表示装置の表示データの信
号が外部LSIで処理された後に、再び液晶表示装置に
送られるため、画像処理の高速化には限界があるという
難点を有している。
【0006】
【課題を解決するための手段】そこで上記課題を解決す
るための本発明に係る液晶表示装置は、対向配置された
第1基板と第2基板との間に液晶層が設けられた表示エ
リアを備え、この表示エリアが多数の画素で構成され、
各画素における第1基板の液晶層側の面に、それぞれの
画素の液晶層を駆動して表示させる素子が設けられてな
るものにおいて、各画素における第1基板の液晶層側の
面に、上記の素子とともに、画素に入力されたデータを
基に所定の演算を行って、演算処理されたデータを出力
する演算手段が設けられている構成となっている。
るための本発明に係る液晶表示装置は、対向配置された
第1基板と第2基板との間に液晶層が設けられた表示エ
リアを備え、この表示エリアが多数の画素で構成され、
各画素における第1基板の液晶層側の面に、それぞれの
画素の液晶層を駆動して表示させる素子が設けられてな
るものにおいて、各画素における第1基板の液晶層側の
面に、上記の素子とともに、画素に入力されたデータを
基に所定の演算を行って、演算処理されたデータを出力
する演算手段が設けられている構成となっている。
【0007】本発明では、各画素における第1基板の液
晶層側の面に、画素を表示させる素子とともに、画素に
入力されたデータに所定の演算処理を施し、演算処理さ
れたデータを出力する演算手段が設けられていることか
ら、各画素が演算機能を有したものとなる。よって、従
来の外部LSIが不要であり、また外部LSIを液晶表
示装置に実装する必要もない。また各画素において、演
算処理されたデータを基にこの画素を表示させるデータ
(表示データ)を出力する出力手段が、演算手段ととも
に設けられていれば、外部や隣接画素から画素に入力さ
れたデータに即座に演算処理を施して当該画素を表示さ
せることが可能になる。
晶層側の面に、画素を表示させる素子とともに、画素に
入力されたデータに所定の演算処理を施し、演算処理さ
れたデータを出力する演算手段が設けられていることか
ら、各画素が演算機能を有したものとなる。よって、従
来の外部LSIが不要であり、また外部LSIを液晶表
示装置に実装する必要もない。また各画素において、演
算処理されたデータを基にこの画素を表示させるデータ
(表示データ)を出力する出力手段が、演算手段ととも
に設けられていれば、外部や隣接画素から画素に入力さ
れたデータに即座に演算処理を施して当該画素を表示さ
せることが可能になる。
【0008】
【発明の実施の形態】以下に本発明に係る液晶表示装置
の実施形態を図面に基づいて説明する。図1は実施形態
に係る液晶表示装置の要部の構成図であり、表示エリア
における一画素の要部を示している。また図2は実施形
態に係る液晶表示装置を示す斜視図であり、図3は実施
形態に係る液晶表示装置の断面図である。
の実施形態を図面に基づいて説明する。図1は実施形態
に係る液晶表示装置の要部の構成図であり、表示エリア
における一画素の要部を示している。また図2は実施形
態に係る液晶表示装置を示す斜視図であり、図3は実施
形態に係る液晶表示装置の断面図である。
【0009】図2に示すようにこの液晶表示装置1は、
反射光を用いて画像表示する反射型のもので、多数の画
素2で構成された表示エリア3とその周辺部の周辺エリ
ア4とからなる。表示エリア3は例えば平面視略矩形状
をなし、図3に示すように、対向配置されたガラス等か
らなる第1基板5と第2基板6との間に液晶層7が設け
られて構成されている。
反射光を用いて画像表示する反射型のもので、多数の画
素2で構成された表示エリア3とその周辺部の周辺エリ
ア4とからなる。表示エリア3は例えば平面視略矩形状
をなし、図3に示すように、対向配置されたガラス等か
らなる第1基板5と第2基板6との間に液晶層7が設け
られて構成されている。
【0010】この第1基板5の液晶層7側の面には、従
来と同様に、各画素2の液晶層7を駆動して表示させる
駆動素子や蓄積容量、ソース電極線およびゲート電極線
を備えた素子形成層8が設けられている。駆動素子およ
び蓄積容量は画素2毎に設けられており、またソース電
極線およびゲート電極線は、従来と同様、各画素2を仕
切るようにマトリクス状に設けられている。なお、本実
施形態において駆動素子は、活性層がポリシリコンで形
成されたポリシリコン薄膜トランジスタ(以下、ポリシ
リコンTFTと記す)で構成されている。
来と同様に、各画素2の液晶層7を駆動して表示させる
駆動素子や蓄積容量、ソース電極線およびゲート電極線
を備えた素子形成層8が設けられている。駆動素子およ
び蓄積容量は画素2毎に設けられており、またソース電
極線およびゲート電極線は、従来と同様、各画素2を仕
切るようにマトリクス状に設けられている。なお、本実
施形態において駆動素子は、活性層がポリシリコンで形
成されたポリシリコン薄膜トランジスタ(以下、ポリシ
リコンTFTと記す)で構成されている。
【0011】各画素2における素子形成層8には、各画
素2に演算機能を持たせるべく、駆動素子や蓄積容量等
の他に、図1に示すように入力レジスタ回路21、メモ
リ22、演算回路23、出力レジスタ回路24およびデ
ィジタル−アナログ変換回路(以下、DAC回路と記
す)25が集積されている。本実施形態において、これ
ら各種の機能回路は、駆動素子と同様のポリシリコンT
FTを用いて形成されている。なお、図1〜図3では、
駆動素子、蓄積積容量、ソース電極線およびゲート電極
線の図示を省略してある。
素2に演算機能を持たせるべく、駆動素子や蓄積容量等
の他に、図1に示すように入力レジスタ回路21、メモ
リ22、演算回路23、出力レジスタ回路24およびデ
ィジタル−アナログ変換回路(以下、DAC回路と記
す)25が集積されている。本実施形態において、これ
ら各種の機能回路は、駆動素子と同様のポリシリコンT
FTを用いて形成されている。なお、図1〜図3では、
駆動素子、蓄積積容量、ソース電極線およびゲート電極
線の図示を省略してある。
【0012】また素子形成層8には、ソース電極線およ
びゲート電極線と同様、各画素2を仕切るように第1デ
ータ入力線31、第1データ出力線32、入力制御線3
3、出力制御線34、演算器制御線35、第2データ入
力線36、第2データ出力線37が設けられている。図
1では、例えば、表示エリア3の水平方向、つまりゲー
ト電極線と略平行に入力制御線33、出力制御線34、
演算器制御線35が設けられ、表示エリア3の垂直方
向、つまりソース電極線と略平行に第1データ入力線3
1、第1データ出力線32、第2データ入力線36、第
2データ出力線37が設けられている例を示している。
びゲート電極線と同様、各画素2を仕切るように第1デ
ータ入力線31、第1データ出力線32、入力制御線3
3、出力制御線34、演算器制御線35、第2データ入
力線36、第2データ出力線37が設けられている。図
1では、例えば、表示エリア3の水平方向、つまりゲー
ト電極線と略平行に入力制御線33、出力制御線34、
演算器制御線35が設けられ、表示エリア3の垂直方
向、つまりソース電極線と略平行に第1データ入力線3
1、第1データ出力線32、第2データ入力線36、第
2データ出力線37が設けられている例を示している。
【0013】上記の入力レジスタ回路21は、本発明に
おける入力手段となるもので、第1データ入力線31
と、第2データ入力線36とにそれぞれ接続されている
とともに入力制御線33に接続されている。そして、入
力制御線33からの制御信号によって、上記の第1デー
タ入力線31、第2データ入力線36のいずれか一方か
ら、もしくは第1データ入力線31と第2データ入力線
36の双方からデータが入力されるように入力が制御さ
れるものとなっている。
おける入力手段となるもので、第1データ入力線31
と、第2データ入力線36とにそれぞれ接続されている
とともに入力制御線33に接続されている。そして、入
力制御線33からの制御信号によって、上記の第1デー
タ入力線31、第2データ入力線36のいずれか一方か
ら、もしくは第1データ入力線31と第2データ入力線
36の双方からデータが入力されるように入力が制御さ
れるものとなっている。
【0014】なお入力レジスタ回路21には、第1デー
タ入力線31、第2データ入力線36のいずれかからの
データ入力を選択可能とする選択スイッチ(図示略)が
設けられている。また、入力レジスタ回路21は、入力
されたデータをメモリ22に出力する機能も有してい
る。
タ入力線31、第2データ入力線36のいずれかからの
データ入力を選択可能とする選択スイッチ(図示略)が
設けられている。また、入力レジスタ回路21は、入力
されたデータをメモリ22に出力する機能も有してい
る。
【0015】メモリ22は、本発明における記憶手段と
なるもので、入力されたデータを記憶するRAM等で構
成されている。また演算回路23は、本発明における演
算手段となるもので、外部から入力された画素を表示さ
せるデータ(以下、表示データを記す)を基に所定の演
算を行って、得られたデータを出力レジスタ回路24に
出力する機能を有している。
なるもので、入力されたデータを記憶するRAM等で構
成されている。また演算回路23は、本発明における演
算手段となるもので、外部から入力された画素を表示さ
せるデータ(以下、表示データを記す)を基に所定の演
算を行って、得られたデータを出力レジスタ回路24に
出力する機能を有している。
【0016】ここでは、演算回路23は、例えば演算器
23aと演算器用レジスタ回路23bとから構成されて
おり、演算器23aがメモリ22に記憶されている検知
データ等のデータを読み出し、読み出したデータを基に
所定の演算を行う機能を有している。また演算器用レジ
スタ回路23bが演算器制御線35に接続されており、
演算器制御線35からの制御信号が演算器用レジスタ回
路23bを介して演算器23aに送られるようになって
いる。そして演算器23aは、制御信号にしたがって、
所定の演算を行って得られたデータを出力レジスタ回路
24に出力し、あるいは演算を行わずにデータを出力レ
ジスタ回路24に出力するようになっている。
23aと演算器用レジスタ回路23bとから構成されて
おり、演算器23aがメモリ22に記憶されている検知
データ等のデータを読み出し、読み出したデータを基に
所定の演算を行う機能を有している。また演算器用レジ
スタ回路23bが演算器制御線35に接続されており、
演算器制御線35からの制御信号が演算器用レジスタ回
路23bを介して演算器23aに送られるようになって
いる。そして演算器23aは、制御信号にしたがって、
所定の演算を行って得られたデータを出力レジスタ回路
24に出力し、あるいは演算を行わずにデータを出力レ
ジスタ回路24に出力するようになっている。
【0017】出力レジスタ回路24は、本発明の出力手
段となるもので、演算器23aにて演算処理されたデー
タを基に表示データ等を出力する機能を有している。こ
こでは、出力レジスタ回路24は、第1データ出力線3
2、第2データ出力線37、DAC回路25に接続され
ているとともに出力制御線34に接続されている。よっ
て、出力制御線34からの制御信号によって、上記の第
1データ出力線32、第2データ出力線37、DAC回
路25のいずれかに、演算器23aからのデータを出力
するよう出力が制御されるものとなっている。また、D
AC回路25は、出力レジスタ回路24からのディジタ
ルなデータをアナログ変換し、後述する画素電極へと出
力する機能を有している。
段となるもので、演算器23aにて演算処理されたデー
タを基に表示データ等を出力する機能を有している。こ
こでは、出力レジスタ回路24は、第1データ出力線3
2、第2データ出力線37、DAC回路25に接続され
ているとともに出力制御線34に接続されている。よっ
て、出力制御線34からの制御信号によって、上記の第
1データ出力線32、第2データ出力線37、DAC回
路25のいずれかに、演算器23aからのデータを出力
するよう出力が制御されるものとなっている。また、D
AC回路25は、出力レジスタ回路24からのディジタ
ルなデータをアナログ変換し、後述する画素電極へと出
力する機能を有している。
【0018】第1データ入力線31は後述の入力回路に
接続されており、第2データ入力線36は隣接する他の
画素2の出力レジスタ回路24に接続されている。ま
た、第1データ出力線32は後述の最終出力回路に接続
されており、第2データ出力線37は隣接する他の画素
2の入力レジスタ回路21に接続されている。また入力
制御線33、出力制御線34、演算器制御線35はそれ
ぞれ、本発明における第3制御部、第2制御部、第1制
御部の一構成要素となるもので、後述のコントロールレ
ジスタ回路、制御回路に接続されている。
接続されており、第2データ入力線36は隣接する他の
画素2の出力レジスタ回路24に接続されている。ま
た、第1データ出力線32は後述の最終出力回路に接続
されており、第2データ出力線37は隣接する他の画素
2の入力レジスタ回路21に接続されている。また入力
制御線33、出力制御線34、演算器制御線35はそれ
ぞれ、本発明における第3制御部、第2制御部、第1制
御部の一構成要素となるもので、後述のコントロールレ
ジスタ回路、制御回路に接続されている。
【0019】このような各種の機能回路等が設けられた
素子形成層8の液晶層7側には、図1および図3に示す
ように、画像を表示するための画素電極10が絶縁膜9
を介して設けられている。この画素電極10は、表示エ
リア3に入射した光を反射する反射板を兼ねた例えばア
ルミニウム等の金属層で形成されており、従来と同様に
画素2毎にパターン形成されている。また第2電極6
も、従来と同様に、その液晶層7側の面にカラーフィル
タ層(図示略)や共通電極11等が設けられている。
素子形成層8の液晶層7側には、図1および図3に示す
ように、画像を表示するための画素電極10が絶縁膜9
を介して設けられている。この画素電極10は、表示エ
リア3に入射した光を反射する反射板を兼ねた例えばア
ルミニウム等の金属層で形成されており、従来と同様に
画素2毎にパターン形成されている。また第2電極6
も、従来と同様に、その液晶層7側の面にカラーフィル
タ層(図示略)や共通電極11等が設けられている。
【0020】上記のように表示エリア3では、反射板を
兼ねた画素電極10が素子形成層8よりも液晶層7側に
配置されているため、素子形成層8を、光を透過する構
造とする必要がなく、素子形成層8に演算回路23等の
種々の素子や第1データ入力線31等の信号線が設けら
れていても画像表示に影響がない。
兼ねた画素電極10が素子形成層8よりも液晶層7側に
配置されているため、素子形成層8を、光を透過する構
造とする必要がなく、素子形成層8に演算回路23等の
種々の素子や第1データ入力線31等の信号線が設けら
れていても画像表示に影響がない。
【0021】一方、周辺エリア4には、従来と同様に、
ソース電極線、ゲート電極線それぞれの走査回路(図示
略)が設けられているとともに、図2に示すごとく、入
力回路38、最終出力回路39、コントロールレジスタ
回路40および制御回路41が設けられている。入力回
路38は、外部から入力されたディジタル信号からなる
表示データを一時保管し、第1データ入力線32に出力
する機能を有している。また最終出力回路39は、演算
回路23にて演算されて得られたデータをまとめて外部
に出力する機能を有している。
ソース電極線、ゲート電極線それぞれの走査回路(図示
略)が設けられているとともに、図2に示すごとく、入
力回路38、最終出力回路39、コントロールレジスタ
回路40および制御回路41が設けられている。入力回
路38は、外部から入力されたディジタル信号からなる
表示データを一時保管し、第1データ入力線32に出力
する機能を有している。また最終出力回路39は、演算
回路23にて演算されて得られたデータをまとめて外部
に出力する機能を有している。
【0022】コントロールレジスタ回路40および制御
回路41は、各画素2の入力レジスタ回路21、出力レ
ジスタ回路24および演算回路23をそれぞれ制御する
ためのもので、前述した入力制御線33、出力制御線3
4、演算器制御線35とともに本発明の第3制御部、第
2制御部、第1制御部を構成するものである。
回路41は、各画素2の入力レジスタ回路21、出力レ
ジスタ回路24および演算回路23をそれぞれ制御する
ためのもので、前述した入力制御線33、出力制御線3
4、演算器制御線35とともに本発明の第3制御部、第
2制御部、第1制御部を構成するものである。
【0023】つまり、コントロールレジスタ回路40お
よび制御回路41は、入力制御線33を介して各画素2
の入力レジスタ回路21へのデータ入力を制御し、また
出力制御線34を介して各画素の出力レジスタ回路24
からのデータ出力を制御し、さらに演算器制御線35を
介して演算回路23における演算処理を制御するものと
なっている。また、制御回路41はコントロールレジス
タ回路40を制御するものであるとともに、前述した入
力レジスタ回路21の選択スイッチを制御するスイッチ
制御機能を有している。
よび制御回路41は、入力制御線33を介して各画素2
の入力レジスタ回路21へのデータ入力を制御し、また
出力制御線34を介して各画素の出力レジスタ回路24
からのデータ出力を制御し、さらに演算器制御線35を
介して演算回路23における演算処理を制御するものと
なっている。また、制御回路41はコントロールレジス
タ回路40を制御するものであるとともに、前述した入
力レジスタ回路21の選択スイッチを制御するスイッチ
制御機能を有している。
【0024】なお図2では、表示エリア3の上側周辺部
の周辺エリア4に、入力回路38および最終出力回路3
9が設けられ、表示エリア3の左側周辺部の周辺エリア
4に、コントロールレジスタ回路40および制御回路4
1が設けられている例が図示されているが、これらは周
辺エリア4のどの位置に配置されていてもよく、図2の
例に限定されない。
の周辺エリア4に、入力回路38および最終出力回路3
9が設けられ、表示エリア3の左側周辺部の周辺エリア
4に、コントロールレジスタ回路40および制御回路4
1が設けられている例が図示されているが、これらは周
辺エリア4のどの位置に配置されていてもよく、図2の
例に限定されない。
【0025】このように構成された液晶表示装置1で
は、入力レジスタ回路21が、入力制御線33からの制
御信号にしたがって、第1データ入力線31より外部か
らの表示データを入力し、または第2データ入力線36
より隣接画素2からのデータを入力する。または、第1
データ入力線31と第2データ入力線36とからそれぞ
れデータを入力する。この入力されたデータはディジタ
ル信号からなる。そして、入力したデータをメモリ22
に出力する。
は、入力レジスタ回路21が、入力制御線33からの制
御信号にしたがって、第1データ入力線31より外部か
らの表示データを入力し、または第2データ入力線36
より隣接画素2からのデータを入力する。または、第1
データ入力線31と第2データ入力線36とからそれぞ
れデータを入力する。この入力されたデータはディジタ
ル信号からなる。そして、入力したデータをメモリ22
に出力する。
【0026】次いで、演算器23aはメモリ22に記憶
されているデータを読み出す。そして演算器23aは、
演算器制御線35から演算器用レジスタ回路23bを介
して送られてきた制御信号にしたがって、読み出したデ
ータを基に所定の演算を行い、得られたデータを出力レ
ジスタ回路24に出力する。あるいは演算を行わずにデ
ータを出力レジスタ回路24に出力する。
されているデータを読み出す。そして演算器23aは、
演算器制御線35から演算器用レジスタ回路23bを介
して送られてきた制御信号にしたがって、読み出したデ
ータを基に所定の演算を行い、得られたデータを出力レ
ジスタ回路24に出力する。あるいは演算を行わずにデ
ータを出力レジスタ回路24に出力する。
【0027】出力レジスタ回路24は、出力制御線34
からの制御信号にしたがって、例えば演算器23aから
のデータを基に表示データをDAC回路25に出力す
る。DAC回路25は、出力レジスタ回路24からのデ
ィジタルな表示データをアナログ変換し、これを画素電
極10側に出力して、この画素2を表示させる。または
出力レジスタ回路24は、出力制御線34からの制御信
号にしたがって、演算器23aからのデータを第1デー
タ出力線32あるいは第2データ出力線37に出力す
る。
からの制御信号にしたがって、例えば演算器23aから
のデータを基に表示データをDAC回路25に出力す
る。DAC回路25は、出力レジスタ回路24からのデ
ィジタルな表示データをアナログ変換し、これを画素電
極10側に出力して、この画素2を表示させる。または
出力レジスタ回路24は、出力制御線34からの制御信
号にしたがって、演算器23aからのデータを第1デー
タ出力線32あるいは第2データ出力線37に出力す
る。
【0028】以上のように本実施形態の液晶表示装置1
では、各画素2に演算回路23が設けられて各画素2が
演算機能を有しているため、外部LSIを用意しなくて
も、画素2に入力されたデータに様々な演算処理を施す
ことができる。この結果、従来必要であった外部LSI
の用意とその取り付けを不要とすることができる。
では、各画素2に演算回路23が設けられて各画素2が
演算機能を有しているため、外部LSIを用意しなくて
も、画素2に入力されたデータに様々な演算処理を施す
ことができる。この結果、従来必要であった外部LSI
の用意とその取り付けを不要とすることができる。
【0029】また各画素2では、様々な演算処理を施せ
る演算機能によって、画素数の変換や、圧縮信号のデコ
ード、画質改善等の画像処理も行うことができる。ま
た、同じ画素2内に入力レジスタ回路21、メモリ2
2、演算回路23、出力レジスタ回路24、DAC回路
25等を備えているため、画素2に入力されたデータを
即座に演算処理し、ディジタル信号からアナログ信号に
変換して画素2に表示させることができる。
る演算機能によって、画素数の変換や、圧縮信号のデコ
ード、画質改善等の画像処理も行うことができる。ま
た、同じ画素2内に入力レジスタ回路21、メモリ2
2、演算回路23、出力レジスタ回路24、DAC回路
25等を備えているため、画素2に入力されたデータを
即座に演算処理し、ディジタル信号からアナログ信号に
変換して画素2に表示させることができる。
【0030】また素子形成層8に駆動素子等とともに演
算手段23等を形成でき、しかも駆動素子と同じポリシ
リコンTFTを用いて演算手段23等を形成するため、
素子形成層8の工程数が多少増加しても、素子形成層8
の形成を効率良く行える。したがって、実装工程数およ
び構成材料を削減することができ、かつ素子形成層8を
効率良く形成できることから、液晶表示装置1の生産性
の向上と製造コストの大幅な低減とを図ることができ
る。さらに、外部LSIの外付けが不要であるため、小
型化および軽量化も図ることができる。
算手段23等を形成でき、しかも駆動素子と同じポリシ
リコンTFTを用いて演算手段23等を形成するため、
素子形成層8の工程数が多少増加しても、素子形成層8
の形成を効率良く行える。したがって、実装工程数およ
び構成材料を削減することができ、かつ素子形成層8を
効率良く形成できることから、液晶表示装置1の生産性
の向上と製造コストの大幅な低減とを図ることができ
る。さらに、外部LSIの外付けが不要であるため、小
型化および軽量化も図ることができる。
【0031】よって、画像表示機能の他に演算機能を有
し、かつ動作が非常に高速化され、低コストで製造でき
るとともに小型軽量な優れた液晶表示装置1を実現する
ことができる。また、各画素2内に演算機能を付与する
素子が形成されて、1画素2当たりの面積の増大を抑制
しつつ画質の改善等の画像処理を行えることから、本実
施携帯の液晶表示装置1は、得られる画像が小さくても
高品位であることが要求されるような装置、例えば卓上
モニタや携帯可能な小型液晶テレビ、ナビゲーション・
システム、ビューファインダ等に非常に有効なものとな
る。
し、かつ動作が非常に高速化され、低コストで製造でき
るとともに小型軽量な優れた液晶表示装置1を実現する
ことができる。また、各画素2内に演算機能を付与する
素子が形成されて、1画素2当たりの面積の増大を抑制
しつつ画質の改善等の画像処理を行えることから、本実
施携帯の液晶表示装置1は、得られる画像が小さくても
高品位であることが要求されるような装置、例えば卓上
モニタや携帯可能な小型液晶テレビ、ナビゲーション・
システム、ビューファインダ等に非常に有効なものとな
る。
【0032】なお、本実施形態では、各画素に演算手
段、出力手段、記憶手段、入力手段のいずれも備えてい
る例を述べたが本発明はこの例に限定されない。液晶表
示装置に付与する機能に応じて、例えば演算手段のみ、
演算手段と出力手段、演算手段と出力手段と記憶手段、
のいずれかの組み合わせ(手段の組み合わせ)を各画素
に備えた液晶表示装置としてもよい。
段、出力手段、記憶手段、入力手段のいずれも備えてい
る例を述べたが本発明はこの例に限定されない。液晶表
示装置に付与する機能に応じて、例えば演算手段のみ、
演算手段と出力手段、演算手段と出力手段と記憶手段、
のいずれかの組み合わせ(手段の組み合わせ)を各画素
に備えた液晶表示装置としてもよい。
【0033】また上記の手段の組み合わせにそれぞれ入
力回路、入力回路と最終出力回路、最終出力回路のいず
れかを組み合わせたり、入力回路や最終出力回路を組み
合わせずに手段の組み合わせに第1制御部、第2制御
部、第3制御部等を組み合わせる、あるいは上記手段の
組み合わせに、入力回路や最終出力回路と第1制御部、
第2制御部、第3制御部等とを組み合わせてもよい。こ
のように液晶表示装置に付与する機能に応じて種々変更
可能である。
力回路、入力回路と最終出力回路、最終出力回路のいず
れかを組み合わせたり、入力回路や最終出力回路を組み
合わせずに手段の組み合わせに第1制御部、第2制御
部、第3制御部等を組み合わせる、あるいは上記手段の
組み合わせに、入力回路や最終出力回路と第1制御部、
第2制御部、第3制御部等とを組み合わせてもよい。こ
のように液晶表示装置に付与する機能に応じて種々変更
可能である。
【0034】
【発明の効果】以上説明したように本発明に係る液晶表
示装置によれば、各画素における第1基板の液晶層側の
面に設けられた演算手段によって、演算機能を有したも
のとなっているので、外部LSIの用意およびその取り
付けを不要とすることができる。よって、実装工程数お
よび構成材料を削減することができることから、液晶表
示装置の生産性の向上と製造コストの大幅な低減、およ
び小型軽量化を図ることができる。また各画素の演算機
能によって、画素の入力されたデータに対して様々な演
算処理を施せるため、画質の改善等の画像処理を行うこ
とができる。さらに演算手段からのデータを基に、画像
を表示させるデータを出力する出力手段とが演算手段と
ともに各画素に設けられていれば、画素に入力されたデ
ータに対して即座に演算処理を施して画素を表示させる
ことができるので、高品位な画像が得られかつ動作が高
速な液晶表示装置を実現できる。
示装置によれば、各画素における第1基板の液晶層側の
面に設けられた演算手段によって、演算機能を有したも
のとなっているので、外部LSIの用意およびその取り
付けを不要とすることができる。よって、実装工程数お
よび構成材料を削減することができることから、液晶表
示装置の生産性の向上と製造コストの大幅な低減、およ
び小型軽量化を図ることができる。また各画素の演算機
能によって、画素の入力されたデータに対して様々な演
算処理を施せるため、画質の改善等の画像処理を行うこ
とができる。さらに演算手段からのデータを基に、画像
を表示させるデータを出力する出力手段とが演算手段と
ともに各画素に設けられていれば、画素に入力されたデ
ータに対して即座に演算処理を施して画素を表示させる
ことができるので、高品位な画像が得られかつ動作が高
速な液晶表示装置を実現できる。
【図1】本発明に係る液晶表示装置の一実施形態の要部
を示す構成図であり、表示エリアにおける一画素の要部
を示す図である。
を示す構成図であり、表示エリアにおける一画素の要部
を示す図である。
【図2】本発明に係る液晶表示装置の一実施形態を示す
斜視図である。
斜視図である。
【図3】本発明に係る液晶表示装置の一実施形態を示す
断面図である。
断面図である。
1…液晶表示装置、2…画素、3…表示エリア、4…周
辺エリア、5…第1基板、6…第2基板、7…液晶層、
8…素子形成層、10…画素電極、21…入力レジスタ
回路、22…メモリ、23…演算回路、24…出力レジ
スタ回路、33…入力制御線、34…出力制御線、35
…演算器制御線、38…入力回路、39…最終出力回
路、40…コントロールレジスタ回路、41…制御回路
辺エリア、5…第1基板、6…第2基板、7…液晶層、
8…素子形成層、10…画素電極、21…入力レジスタ
回路、22…メモリ、23…演算回路、24…出力レジ
スタ回路、33…入力制御線、34…出力制御線、35
…演算器制御線、38…入力回路、39…最終出力回
路、40…コントロールレジスタ回路、41…制御回路
Claims (12)
- 【請求項1】 対向配置された第1基板と第2基板との
間に液晶層が設けられた表示エリアを備え、該表示エリ
アが多数の画素で構成され、各画素における第1基板の
液晶層側の面に、それぞれの画素の液晶層を駆動して表
示させる素子が設けられてなる液晶表示装置において、 前記各画素における第1基板の液晶層側の面には、前記
素子とともに、画素に入力されたデータを基に所定の演
算を行って演算処理されたデータを出力する演算手段が
設けられていることを特徴とする液晶表示装置。 - 【請求項2】 前記各画素における第1基板の液晶層側
の面には、前記演算処理されたデータを基に、この演算
処理を行った画素を表示させるデータを出力する出力手
段が設けられていることを特徴とする請求項1記載の液
晶表示装置。 - 【請求項3】 前記各画素における第1基板の液晶層側
の面には、前記画素に入力されたデータを記憶する記憶
手段が設けられ、 前記演算手段は、前記記憶手段で記憶されたデータを基
に所定の演算を行うものからなることを特徴とする請求
項1記載の液晶表示装置。 - 【請求項4】 前記各画素における第1基板の液晶層側
の面には、外部から画素を表示させるデータと隣接画素
からのデータとが入力されてこのデータを前記記憶手段
に出力する入力手段が設けられていることを特徴とする
請求項3記載の液晶表示装置。 - 【請求項5】 前記表示エリアの周辺部には、外部から
画素を表示させるデータが入力されてこれを前記入力手
段に出力する入力回路が設けられていることを特徴とす
る請求項4記載の液晶表示装置。 - 【請求項6】 前記表示エリアの周辺部には、各画素か
ら出力されたデータをまとめて外部に出力する最終出力
回路が設けられていることを特徴とする請求項1記載の
液晶表示装置。 - 【請求項7】 各画素の前記演算手段を制御する第1制
御部を備えていることを特徴とする請求項1記載の液晶
表示装置。 - 【請求項8】 各画素の前記出力手段を制御する第2制
御部を備えていることを特徴とする請求項2記載の液晶
表示装置。 - 【請求項9】 各画素の前記入力手段を制御する第3制
御部を備えていることを特徴とする請求項4記載の液晶
表示装置。 - 【請求項10】 前記入力手段は、該入力手段に入力さ
れるデータとして、外部から画素を表示させるデータも
しくは隣接画素からのデータのいずれかを選択可能とす
る選択スイッチを備え、 前記第3制御部は、前記選択スイッチを制御するスイッ
チ制御機能を有していることを特徴とする請求項9記載
の液晶表示装置。 - 【請求項11】 前記第1基板には、前記素子および前
記演算手段と、前記液晶層との間に、前記表示エリアに
入射した光を反射する反射板が設けられていることを特
徴とする請求項1記載の液晶表示装置。 - 【請求項12】 前記素子は、活性層がポリシリコンで
形成されたポリシリコン薄膜トランジスタからなり、 前記演算手段は、前記ポリシリコン薄膜トランジスタを
用いて形成されてなることを特徴とする請求項1記載の
液晶表示装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10080617A JPH11282006A (ja) | 1998-03-27 | 1998-03-27 | 液晶表示装置 |
US09/271,210 US6333737B1 (en) | 1998-03-27 | 1999-03-17 | Liquid crystal display device having integrated operating means |
KR1019990010086A KR100613745B1 (ko) | 1998-03-27 | 1999-03-24 | 액정표시장치 및 표시장치 |
US09/714,654 US6445368B1 (en) | 1998-03-27 | 2000-11-17 | Display device having intergrated operating means |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10080617A JPH11282006A (ja) | 1998-03-27 | 1998-03-27 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11282006A true JPH11282006A (ja) | 1999-10-15 |
Family
ID=13723313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10080617A Pending JPH11282006A (ja) | 1998-03-27 | 1998-03-27 | 液晶表示装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6333737B1 (ja) |
JP (1) | JPH11282006A (ja) |
KR (1) | KR100613745B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2011504238A (ja) * | 2007-05-16 | 2011-02-03 | シーリアル テクノロジーズ ソシエテ アノニム | 高解像度ディスプレイ |
JP2013530415A (ja) * | 2010-04-22 | 2013-07-25 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | 一体型プロセッサおよびメモリユニットを有するアクティブマトリクス画素 |
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US7257545B1 (en) * | 2000-07-26 | 2007-08-14 | Hung Patrick Siu-Ying | Configurable electronic redeemable coupon |
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TW518552B (en) | 2000-08-18 | 2003-01-21 | Semiconductor Energy Lab | Liquid crystal display device, method of driving the same, and method of driving a portable information device having the liquid crystal display device |
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