JP3858486B2 - シフトレジスタ回路、電気光学装置および電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数段縦続接続構成のシフトレジスタ回路、複数の画素を有してなる電気光学装置の駆動回路、および、その駆動回路を用いた電気光学装置、ならびに、この電気光学装置を表示手段に適用した電子機器に関する。
【0002】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、主に、マトリクス状に配列した画素電極の各々にスイッチング素子が設けられた素子基板と、カラーフィルタなどが形成された対向基板と、これら両基板との間に充填された液晶とから構成される。このような構成において、走査線を介してスイッチング素子に走査信号(選択電圧)を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に画像信号を印加すると、当該画素電極および対向電極(共通電極)の間の液晶層に任意の電荷が蓄積される。電荷蓄積後、非選択電圧を印加して、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このように、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、任意の情報を表示することが可能となる。
【0003】
この際、各画素の液晶層に電荷を蓄積させるのは、一部の期間で良いため、第1に、走査線側駆動回路によって、各走査線を順次選択するとともに、第2に、走査線の選択期間において、データ線側駆動回路によって、1本または複数本のデータ線を選択し、第3に、選択されたデータ線に画像信号をサンプリングして供給する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【0004】
さて、走査線側駆動回路やデータ線側駆動回路は、一般に、同様な構成である。例えば、従来のデータ線側駆動回路は、図19に示されるように、単位回路を複数段縦続接続して構成されたシフトレジスタ回路1560からなり、水平走査期間の最初に供給される転送開始パルスDXを、クロック信号CLXおよびその反転クロック信号CLXINVによって順次転送して、各段の単位回路からデータ信号のサンプリングパルスS1〜Snを順次出力する構成となっている。また、走査線側駆動回路にあっては、転送開始パルスDXの替わりに、垂直走査期間の最初に転送開始パルスDYが供給されるとともに、クロック信号CLXおよびその反転クロック信号DLXINVの替わりに、水平走査期間毎に、クロック信号CLYおよびその反転クロック信号DLYINVが供給される構成となる。
【0005】
ここで、アクティブマトリクス方式の液晶表示装置のスイッチング素子として薄膜トランジスタ(Thin Film Transistor:以下、TFTと称する)を用い、画素のTFTと同一基板上にこれらのTFTを駆動する駆動回路を、同じくTFTにより構成するドライバ内蔵のアクティブマトリクス方式の液晶表示パネルにおいては、12V程度の比較的高い動作電圧が要求されるため、クロック信号に同期して論理動作を実行する走査線側駆動回路やデータ線側駆動回路にも同程度の動作電圧が必要となる。これに対し、液晶表示パネルにクロック信号を供給するタイミングジェネレータ(図19においては図示省略)は、一般にCMOS回路で構成されるため、その出力電圧は3〜5V程度である。このため、データ線側駆動回路158には、図19に示されるように、その入力段において、0〜3V程度の低論理振幅の信号を0〜12V程度の高論理振幅の信号に変換するレベルシフタ(レベル変換回路)1512、1522がクロックインターフェイスとして設けられていた。すなわち、従来の走査線側駆動回路やデータ線側駆動回路は、タイミングジェネレータで生成された低論理振幅の信号をレベルシフタによって高論理振幅の信号に変換して、シフトレジスタ回路1560の各単位回路に供給する構成となっていた。
【0006】
ところで、近年、上記電気光学装置にあっては、特に、携帯型電子機器として広く用いられているアクティブマトリクス方式の液晶表示装置にあっては、低消費電力化の要求が強い。ここで、電気光学装置において消費電力の最も大きい回路は、最も高い周波数のクロック信号にしたがって動作するデータ線側駆動回路158である。したがって、電気光学装置における低消費電力の鍵は、データ線側駆動回路158で消費される電力をいかに低く抑えるか、という点にある。
【0007】
【発明が解決しようとする課題】
しかしながら、上述した従来のデータ線側駆動回路158では、レベルシフタ1512、1522によって変換した高論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVを、シフトレジスタ回路1560における各段の単位回路にそれぞれ供給する構成となっているため、高論理振幅のクロック信号を供給するラインA、Bの配線長が長大化する。このため、当該ラインA、Bが有する容量は必然的に大きくなる傾向にある。
【0008】
ここで、一般に、容量負荷により消費される電力は、容量Cの大きさに比例し、その容量に供給される信号の周波数fに比例し、その信号の電圧Vの二乗に比例するが、上記ラインA、Bは、ともに高論理振幅のクロック信号を供給するものであるから、電圧Vが高く、さらに、その配線が長いために容量Cが大きい。このため、高論理振幅のクロック信号を供給するラインA、Bが有する容量に起因して消費される電力が無視できない、という問題があった。
【0009】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、特に、データ線側駆動回路に適用して、消費される電力を低く抑えることが可能なシフトレジスタ回路、そのシフトレジスタ回路を用いた電気光学装置の駆動回路、および、電気光学装置、ならびに、この電気光学装置を表示手段に適用した電子機器を提供することにある。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明にあっては、入力信号を高振幅のクロック信号に応じて順次転送する複数段構成のシフトレジスタ回路において、当該シフトレジスタ回路の1段または任意の複数段毎に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または複数段にそれぞれ供給するレベル変換手段を具備することを特徴とする。
【0011】
このような構成によれば、シフトレジスタ回路の1段または任意の複数段毎に対応して設けられた各レベル変換手段は、変換した高振幅のクロック信号を、対応する当該1段または任意の複数段に供給するので、1つのレベル変換手段により高振幅のクロック信号をすべての段に供給する従来の構成と比べると、高振幅のクロック信号を供給するラインの配線長が少なくて済む。したがって、その高振幅ラインの容量が減少するので、その容量に起因して消費される電力を低く抑えることが可能となる。
【0012】
一方、低振幅のクロック信号を各レベル変換手段に供給するラインの配線長が長くなるが、このようなラインは本来的に低振幅なので、そのライン容量によって消費される電力は、高振幅ラインの容量に起因して消費される電力よりもはるかに低い。
【0013】
ところで、本発明にあっては、前記シフトレジスタ回路の各段は、前記入力信号を双方向に転送可能に構成されることが望ましい。これにより、用途に応じて選択方向を変更可能でき、このシフトレジスタ回路を表示装置の水平方向や垂直方向の走査回路に用いれば、上下・左右の反転像の表示が容易となる。
【0014】
また、本発明においては、前記レベル変換手段毎に設けられ、各レベル変換手段に対応する当該シフトレジスタ回路の1段または任意の複数段が前記入力信号の転送を開始する前または開始すると同時に当該レベル変換手段の動作を許可し、当該レベル変換手段に対応する当該シフトレジスタ回路の1段または任意の複数段が前記入力信号の転送を終了した後または終了すると同時に当該レベル変換手段の動作を禁止する許可手段を備えることが望ましい。この構成によれば、必要なレベル変換手段だけが動作を許可される一方、他のレベル変換手段については、動作が許可されないので、無駄な動作の実行が省略化されて、その分、レベル変換手段によって消費される電力を抑えることが可能となる。
【0015】
ここで、前記許可手段は、当該許可手段のレベル変換手段に対応する当該シフトレジスタ回路の1段または任意の複数段よりも前段に位置する段に供給される高振幅のクロック信号により第1信号が保持され、当該レベル変換手段に対応する当該シフトレジスタ回路の1段または任意の複数段よりも後段に位置する段に供給される高振幅のクロック信号により第2信号が保持されるラッチ回路であり、その保持した信号により当該レベル変換手段の動作を許可および禁止することや、当該許可手段のレベル変換手段に対応する当該1段または任意の複数段よりも前段に位置する段から、当該レベル変換手段に対応する当該1段または任意の複数段よりも後段に位置する段までの出力信号の論理和を求める論理回路であり、その出力信号により、当該レベル変換手段の動作を許可および禁止することが望ましい。
【0016】
また、このような許可手段が設けられる場合において、レベル変換手段は、当該許可手段によって動作が禁止された場合に、自己への電源供給を遮断したり、自己への低振幅のクロック信号入力を遮断するなどの遮断手段を備えることが望ましい。これにより、無駄な電力の消費を、さらに抑えることが可能となる。
【0017】
さらに、本発明において、前記シフトレジスタ回路および前記レベル変換手段は、同一基板上に形成されたことが望ましい。また、前記シフトレジスタ回路および前記レベル変換手段は、同一基板上に同一プロセスにより形成された薄膜トランジスタにより構成することが望ましい。このような各部の集積化により、駆動回路全体の低コスト化や省スペース化等が図られることとなる。特に、シフトレジスタ回路のトランジスタが薄膜トランジスタである場合には、レベル変換手段も同一基板上に同一プロセスで形成された薄膜トランジスタで構成すると、両回路の電気的特性が合って論理閾値レベルを両回路間で合わせることができ、回路動作が安定する。
【0018】
また、本発明の電気光学装置の駆動回路にあっては、上記目的を達成するために、入力信号を高振幅のクロック信号に応じて順次転送する複数段構成の転送回路と、前記転送回路の1段または任意の複数段毎に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または任意の複数段に供給するレベル変換回路とを具備することを特徴とする。
【0019】
さらに、本発明の電気光学装置の駆動回路にあっては、上記目的を達成するために、複数の走査線と複数のデータ線との各交点に対応して設けられる画素を駆動する電気光学装置の駆動回路であって、前記走査線を順次選択する走査線側駆動手段と、入力信号を高振幅のクロック信号に応じて順次転送する複数段構成の転送手段を有し、当該転送手段による前記入力信号の転送に応じて前記データ線を1本または複数本毎に順次選択するデータ線側駆動手段と、前記転送手段の1段または任意の複数段毎に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または任意の複数段に供給するレベル変換手段と、前記データ線側駆動手段によって選択された前記データ線の1本または複数本に対して、前記画像信号を供給する画像信号供給手段とを具備することを特徴とする。
【0020】
このような構成によれば、複数段構成の転送手段(回路)の1段または任意の複数段毎に対応して設けられた各レベル変換手段(回路)は、変換した高振幅のクロック信号を、対応する当該1段または任意の複数段に供給するので、1つのレベル変換手段により高振幅のクロック信号をすべての段に供給する従来の構成と比べると、高振幅のクロック信号を供給するラインの配線長が少なくて済む。したがって、その高振幅ラインの容量が減少するので、その容量に起因して消費される電力を低く抑えることが可能となる。
【0021】
一方、低振幅のクロック信号を各レベル変換手段に供給するラインの配線長が長くなるが、このようなラインは本来的に低振幅なので、そのライン容量によって消費される電力は、高振幅ラインの容量に起因して消費される電力よりもはるかに低い。
【0022】
この発明において、前記走査線側駆動手段は、少なくとも、入力信号を順次転送し、前記入力信号の転送に応じて各走査線を順次選択する複数段構成の転送手段と、前記転送手段の1段または任意の複数段毎に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または任意の複数段に供給するレベル変換手段とから構成されることが望ましい。この構成によれば、走査線側駆動手段においても低消費電力化が図られることとなる。そうすれば、データ線側駆動回路だけでなく、走査線側駆動回路においても、同様な効果を奏することができる。
【0023】
また、この発明において、前記データ線側駆動回路及び/又は前記走査線側駆動回路における前記レベル変換手段毎に設けられて、対応するレベル変換手段の動作を許可する許可手段を有し、前記許可手段は、当該レベル変換手段に対応する当該1段または任意の複数段が前記入力信号の転送を開始する前または開始すると同時に、当該レベル変換手段の動作を許可し、当該レベル変換手段に対応する当該1段または任意の複数段が前記入力信号の転送を終了した後または終了すると同時に、当該レベル変換手段の動作を禁止することが望ましい。
【0024】
これにより、必要なレベル変換手段だけが動作を許可される一方、他のレベル変換手段については、動作が許可されないので、無駄な動作の実行が省略化されて、その分、レベル変換手段によって消費される電力を抑えることが可能となる。
【0025】
また、本発明の電気光学装置にあっては、上記目的を達成するために、複数の走査線と複数のデータ線との各交点に対応して設けられた画素を有する電気光学装置であって、前記走査線を順次選択する走査線側駆動手段と、入力信号を高振幅のクロック信号に応じて順次転送する複数段構成の転送手段を有し、当該転送手段による前記入力信号の転送に応じて前記データ線を1本または複数本毎に順次選択するデータ線側駆動手段と、前記転送手段の1段または任意の複数段毎に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または任意の複数段に供給するレベル変換手段と、前記データ線側駆動手段によって選択された前記データ線の1本または複数本に対して、前記画像信号を供給する画像信号供給手段とを具備することを特徴とする。
【0026】
この発明にあっては、前記走査線側駆動手段は、少なくとも、入力信号を順次転送し、前記入力信号の転送に応じて各走査線を順次選択する複数段構成の転送手段と、前記転送手段の1段または任意の複数段毎に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または任意の複数段に供給するレベル変換手段とから構成されることが望ましい。
【0027】
また、この発明にあっては、前記データ線側駆動回路及び/又は前記走査線側駆動回路における前記レベル変換手段毎に設けられて、対応するレベル変換手段の動作を許可する許可手段を有し、前記許可手段は、当該レベル変換手段に対応する当該1段または任意の複数段が前記入力信号の転送を開始する前または開始すると同時に、当該レベル変換手段の動作を許可し、当該レベル変換手段に対応する当該1段または任意の複数段が前記入力信号の転送を終了した後または終了すると同時に、当該レベル変換手段の動作を禁止することが望ましい。
【0028】
以上の電気光学装置の発明にあっては、電気光学装置の駆動回路の発明と同様な効果を奏することができる。
【0029】
また、この発明にあっては、前記電気光学装置は、一対の基板間に液晶を挟持し、前記一対の基板の一方の基板に、前記データ線に供給された前記画像信号を各画素に印加させるトランジスタを各画素毎に有し、前記データ線側駆動手段及び/又は前記走査線側駆動手段における前記転送手段と前記レベル変換手段は、少なくとも前記一方の基板に互いに同一プロセスで形成されたトランジスタから構成されることが望ましい。このような各部の集積化により、駆動回路全体の低コスト化や省スペース化等が図られることとなる。特に、シフトレジスタ回路のトランジスタが薄膜トランジスタである場合には、レベル変換手段も同一基板上に同一プロセスで形成された薄膜トランジスタで構成すると、両回路の電気的特性が合って論理閾値レベルを両回路間で合わせることができ、回路動作が安定する。
【0030】
この場合、画素のトランジスタとも同一プロセスで形成すれば、より一層、同一基板に形成された各回路間の動作安定性が図られる。
【0031】
加えて、本発明における電子機器は、この電気光学装置を表示手段に用いたことを特徴としている。
【0032】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【0033】
<電気光学装置の構成>
まず、第1実施形態にかかる駆動回路が適用される電気光学装置の一例として、液晶表示装置を例示して説明する。図1は、その液晶表示装置の電気的構成を示すブロック図である。この図に示されるように、液晶表示装置は、液晶パネル100と、タイミングジェネレータ200と、画像信号処理回路300と、プリチャージ信号供給回路400とから構成される。このうち、タイミングジェネレータ200は、各部で使用されるタイミング信号(必要に応じて後述する)を出力するものである。また、画像信号処理回路300内部における相展開回路302は、一系統の画像信号VIDを入力すると、これをN相(図においてはN=6)の画像信号に展開して並列に出力するものであって、画像信号をN個並列の信号に変換する直並列変換回路に相当する。ここで、画像信号をN相に展開する理由は、後述するサンプリング回路によって、スイッチング素子として機能する各TFTのソース電極における画像信号の印加時間を長くして、サンプル&ホールド時間および充放電時間を十分に確保するためである。
【0034】
一方、増幅・反転回路304は、相展開された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号VID1〜VID6として液晶表示パネル100に並列的に供給するものである。なお、反転するか否かについては、一般には、データ信号の印加方式が▲1▼走査線単位の極性反転であるか、▲2▼データ信号線単位の極性反転であるか、▲3▼画素単位の極性反転であるかに応じて定められ、その反転周期は、1水平走査期間またはドットクロック周期に設定される。ただし、この実施形態にあっては説明の便宜上、▲1▼走査線単位の極性反転である場合を例にとって説明するが、本発明をこれに限定する趣旨ではない。また、相展開された画像信号VID1〜VID6の液晶表示パネル100への供給タイミングは、図1に示される液晶表示装置では同時とするが、ドットクロックに同期して順次ずらしてもよく、この場合は後述するサンプリング回路にてN相の画像信号を順次サンプリングする構成となる。
【0035】
また、プリチャージ信号供給回路400は、タイミングジェネレータ200により指示されるタイミングにおいて、プリチャージ信号NRSを極性反転して液晶表示パネル100に供給するものである。なお、プリチャージ信号NRSの極性は、プリチャージ信号供給回路400によって、データ線に印加される画像信号の極性と同一極性に、後述するプリチャージ駆動信号NRGが「H」レベルとなる直前に設定される。なお、本実施形態における極性反転とは、任意の直流電位(画像信号の振幅中心電位)を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【0036】
<液晶表示パネルの構成>
次に、液晶表示パネル100の概略構成について図2および図3を参照して説明する。ここで、図2は、液晶表示パネル100の構造を説明するための斜視図であり、図3は、液晶表示パネル100の構造を説明するための一部断面図である。これらの図に示されるように、液晶表示パネル100は、画素電極118等が形成されたガラスや半導体等の素子基板101と、共通電極108等が形成されたガラス等の透明な対向基板102とが、スペーサSが混入されたシール材105によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられ、この間隙に液晶106が封入された構造となっている。
【0037】
また、素子基板101の対向面であってシール材105の外側には、後述する駆動回路群120とともに、外部接続電極(図示省略)が形成されて、タイミングジェネレータ200、画像信号処理回路300およびプリチャージ信号供給回路400からの各種信号を入力する構成となっている。なお、対向基板102の共通電極108は、素子基板101との貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材によって、素子基板101の外部接続電極から延在する配線と電気的に導通が図られている。
【0038】
ほかに、対向基板102には、液晶表示パネル100の用途に応じて、例えば、第1に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第2に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第3に、液晶表示パネル100に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板102に設けられる。くわえて、素子基板101および対向基板102の対向面には、それぞれ任意の方向にラビング処理された配向膜などが設けられる一方、その各背面側には貼付け又は間隙をもって配向方向に応じた偏光板103、104がそれぞれ設けられる。ただし、液晶108として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【0039】
さて、説明を再び図1に戻して、液晶表示パネル100の電気的構成について説明する。液晶表示パネル100の素子基板101にあっては、図においてX方向に沿って平行に複数本の走査線112が配列して形成され、また、これと直交するY方向に沿って平行に複数本のデータ線114が形成されている。そして、これらの走査線112とデータ線114との各交点においては、TFT116のゲート電極が走査線112に接続される一方、TFT116のソース電極がデータ線114に接続されるとともに、TFT116のドレイン電極が画素電極118に接続されている。そして、各画素は、画素電極118と、対向基板102に形成された共通電極106と、これら両電極間に挟持された液晶108とによって構成される結果、走査線112とデータ線114との各交点に対応して、マトリクス状に配列することとなる。なお、このほかに、各画素毎に、蓄積容量(図示省略)が設けられて、電気的にみて画素電極118と共通電極108とに挟持された液晶層に対して並列となっている。
【0040】
次に、駆動回路群120は、走査線側駆動回路130、サンプリング回路140、データ線側駆動回路150およびプリチャージ回路170からなり、上述のように素子基板101上に形成されるものである。これらの回路は、望ましくは、画素のTFTと共通の製造プロセス(例えば、高温ポリシリコンプロセス)を用いてTFTで形成すれば、集積化や製造コストの面などにおいて有利となる。
【0041】
さて、駆動回路群120のうち、走査線側駆動回路130は、シフトレジスタを有し、タイミングジェネレータ200からのクロック信号CLYや、その反転クロック信号CLYINV、転送開始パルスDY等に基づいて、走査信号を各走査線112に対して順次出力するものであり、シフトレジスタにおいてクロック信号に応じてパルスDYをシフトするタイミングで走査信号を出力する。
【0042】
一方、サンプリング回路140は、6本のデータ線114を1群とし、これらの群に属するデータ線114に対し、サンプリング信号S1〜Snにしたがって画像信号VID1〜VID6をぞれぞれサンプリングして供給するものである。詳細には、サンプリング回路140には、TFTからなるスイッチ141が各データ線114の一端に設けられるとともに、各スイッチ141のソース電極は、画像信号VID1〜VID6のいずれかが供給される信号線に接続され、また、各スイッチ141のドレイン電極は1本のデータ線114に接続されている。さらに、各群に属するデータ線114に接続された各スイッチ141のゲート電極は、その群に対応してサンプリング信号S1〜Snが供給される信号線のいずれかに接続されている。前述したように画像信号VID1〜VID6は同時に供給されるので、サンプリング信号S1により同時にサンプリングされることとなる。なお、画像信号VID1〜VID6が順次ずれたタイミングで供給される場合には、サンプリング信号S1、S1…により順次サンプリングされることとなる。
【0043】
また、データ線側駆動回路150は、タイミングジェネレータ200からのクロック信号CLXや、その反転クロック信号CLXINV、転送開始パルスDX等に基づいて、サンプリング信号S1〜Snを順次出力するものである。なお、データ線側駆動回路150の詳細については後述する。
【0044】
一方、各データ線114は容量成分を有するので、各TFT116が、各スイッチ141によってサンプリングされた画像信号VID1〜VID6を、対応するデータ線114を介して画素に書き込むのに要する時間が長期化する傾向がある。これを解消するために、スイッチ171を各データ線114の他端において各データ線114毎に備えるプリチャージ回路170が設けられる。このスイッチ171は、他と同じく素子基板101上に形成されたTFTからなり、そのドレイン電極(またはソース電極)はデータ線114に接続され、そのソース電極(またはドレイン電極)はプリチャージ信号NRSが供給される信号線に接続されている。また、各スイッチ171のゲート電極は、プリチャージ駆動信号NRGが供給される信号線に接続されている。
【0045】
このプリチャージ駆動信号NRGは、タイミングジェネレータ200から供給されるものであり、ある走査線の選択が終了してから次の走査線が選択されて画像信号がデータ線に印加されるまでの水平帰線期間において、「H」レベルとなるパルス的な信号である。したがって、各データ線114は、水平帰線期間において、一括してプリチャージ信号NRSの電位にプリチャージされることとなる。なお、プリチャージ駆動信号NRGの電圧は、直後にそのデータ線114に印加される画像信号の電圧極性と同一にされることが好ましいが、極性反転の基準電位と同一であっても構わない。
【0046】
<データ線側駆動回路の構成>
次に、本実施形態にかかるデータ線側駆動回路150について説明する。図4は、このデータ線側駆動回路150の構成を示すブロック図である。この図において、クロック信号CLX、その反転信号CLXINV、転送開始パルスDXおよび信号ENB1、ENB2は、いずれも図1におけるタイミングジェネレータ200によって、画像信号VID1〜VID6と同期して供給されるものであり、このうち、転送開始パルスDXおよび信号ENB1、ENB2は、図示しないレベルシフタによって高論理振幅の信号に変換されたものである。
【0047】
まず、図4において、シフトレジスタ回路1560は、単位回路をn(n=1、2、……、であって奇数)段縦続接続して構成されてなり、水平走査期間の最初に供給される転送開始パルスDXを、高論理振幅に変換されたクロック信号CLXおよびその反転クロック信号CLXINVの一部である信号C0〜Cnにしたがって各段の単位回路間を順次シフトして、信号S1’〜Sn’として出力する構成となっている。すなわち、各単位回路は、フリップフロップ回路、ラッチ回路あるいは容量回路からなり、クロック信号に応じて前段から転送されたパルスDXを取り込むとともに、次のクロック信号のタイミングに応じて次段に転送する回路である。
【0048】
次に、クロック信号の論理振幅電圧レベルを変換するレベル変換手段たるレベルレベルシフタ1510、1520は、シフトレジスタ回路1560における各段の単位回路に対応して設けられる。このうち、レベルシフタ1510は、偶数段目の単位回路と、それに続く奇数段目の単位回路とに対し、図1におけるタイミングジェネレータ200から供給された低論理振幅のクロック信号CLXを高論理振幅の信号に変換してそれぞれ供給する一方、レベルシフタ1520は、奇数段目の単位回路と、それに続く偶数段目の単位回路とに対し、タイミングジェネレータ200から供給された低論理振幅の反転クロック信号CLXINVを高論理振幅の信号に変換してそれぞれ供給するものである。ただし、図において最左端に位置するレベルシフタ1510は、第1段目の単位回路のみに低論理振幅のクロック信号CLXを高論理振幅の信号C0に変換して供給し、図において最右端に位置するレベルシフタ1520は、第n段目の単位回路のみに低論理振幅の反転クロック信号CLXINVを高論理振幅の信号Cnに変換して供給している。したがって、本実施形態におけるレベルシフタ1510、1520の総数は、シフトレジスタ回路1560における単位回路の段数nよりも1個だけ多いことになる。そこで、説明の便宜上、図において最左端に位置するレベルシフタ1510から最右端に位置するレベルシフタ1520までによってそれぞれ出力される高論理振幅の信号を、順番にC0、C1、……、Cn−1、Cnとする。
【0049】
また、レベルシフタ1510、1520には、例えば図6に示されるRSフリップフロップからなるラッチ回路1530の出力信号が、レベルシフト動作を許可するイネーブル信号として供給されている。ここで、あるレベルシフタにイネーブル信号を出力するラッチ回路1530のセット入力端Sには、当該レベルシフタの1段前(左)に位置するレベルシフタの出力信号が供給される一方、そのリセット入力端Rには、当該レベルシフタの3段後(右)に位置するレベルシフタの出力信号が供給されている。したがって、あるレベルシフタでは、それよりも1段前のレベルシフタが高論理振幅の信号を出力すると、そのレベルシフト動作が許可される一方、それよりも3段後のレベルシフタが高論理振幅の信号を出力すると、そのレベルシフト動作が禁止される構成となっている。
【0050】
ただし、信号C1を出力するレベルシフタ1520にイネーブル信号を供給するラッチ回路1530は、転送開始パルスDXによってセットされる構成となっている。また、信号C0を出力するレベルシフタ1510には、それよりも1段前のレベルシフタが存在しないので、また、信号Cn−2、Cn−1、Cnを出力するレベルシフタ1510、1520には、それよりも3段後のレベルシフタが存在しないので、それぞれラッチ回路1530が備えられない。このため、本実施形態におけるラッチ回路1530の総数は、シフトレジスタ回路1560におけるレベルシフタの総数よりも4個だけ、すなわち、シフトレジスタ回路1560における単位回路の段数nよりも3個だけ少ないことになる。そこで、説明の便宜上、信号C1を出力するレベルシフタ1510から、信号Cn−3を出力するレベルシフタ1510までのイネーブル信号を、それぞれ順番にE1、E2、……、En−4、En−3とする。また、ラッチ回路1530が備えられない4つのレベルシフタは、本実施形態にあっては、常にレベルシフト動作が許可される構成となっている。
【0051】
一方、NAND回路1580およびインバータ1590は、シフトレジスタ回路1560における各段の単位回路の出力に対応して設けられるものであり、両者ともPチャネルまたはNチャネル型TFTを組み合わせて構成される。このうち、奇数段のNAND回路1580にあっては、その奇数段目の単位回路による出力信号と信号ENB1との論理積を反転する一方、偶数段のNAND回路1580にあっては、その偶数段目の単位回路による出力信号と信号ENB2の論理積を反転する。そして、各段のNAND回路1580の出力信号は、それぞれインバータ1590によって反転されて、これがサンプリング信号S1、S2、……、Snとして出力される構成となっている。
【0052】
<レベルシフタ>
次に、上述したレベルシフタ1510、1520の構成について、低論理振幅のクロック信号CLXを高論理振幅の信号にレベルシフトするレベルシフタ1510を例にとって説明する。図5は、レベルシフタ1510の一例を示す回路図である。なお、低論理振幅の反転クロック信号CLXINVをレベルシフトするレベルシフタ1520については、入力されるクロック信号CLXが反転クロック信号CLXINVに置き換わる点以外、レベルシフタ1510と同一である。
【0053】
さて、図5に示されるように、レベルシフタ1510にあっては、端子Eに供給されるイネーブル信号が「H」レベルの場合、信号線▲1▼、▲2▼の電位が、低論理振幅のクロック信号CLXとこれをインバータINV1によって反転した信号とにしたがって、高論理振幅の高位側電圧VGGまたは低位側電圧VSSのいずれかで安定する構成となっており、このうち、信号線▲2▼の電位が出力端Outからレベルシフタ1510の出力として取り出されるようになっている。
【0054】
詳細には、イネーブル信号が「H」レベルの場合、まず、Pチャネル型トランジスタP11がオンするが、ここで、入力信号たる低論理振幅のクロック信号CLXが「H」レベルであれば、Pチャネル型トランジスタP1もオンするので、信号線▲1▼の電位が高論理振幅の低位側電圧VSSとなるとともに、これにより、Nチャネル型トランジスタN4がオンし、また、クロック信号CLXがインバータINV1で反転される結果、Nチャネル型トランジスタN2のゲートが「L」レベルとなるため、当該トランジスタN2もオンするので、信号線▲2▼の電位が高論理振幅の高位側電圧VGGとなる。この結果、Nチャネル型トランジスタN3がオフし、また、クロック信号CLXが「H」レベルであるため、Nチャネル型トランジスタN1もオフするので、信号線▲1▼の電位は、高論理振幅の高位側電圧VGGから完全に切り離されて、高論理振幅の低位側電圧VSSで安定する一方、クロック信号CLXがインバータINV2で反転される結果、Pチャネル型トランジスタP2のゲートが「L」レベルとなるため、当該トランジスタP2がオフするので、信号線▲2▼の電位は、高論理振幅の低位側電圧VSSから完全に切り離されて、高論理振幅の高位側電圧VGGで安定することとなる。
【0055】
反対に、入力信号たる低論理振幅のクロック信号CLXが「L」レベルであれば、各トランジスタP1、P2、N1〜N4のオンオフがすべて逆になるので、信号線▲1▼の電位は高論理振幅の高位側電圧VGGで安定する一方、信号線▲2▼の電位は高論理振幅の低位側電圧VSSで安定することとなる。
【0056】
ここで、イネーブル信号が「H」レベルの場合には、Nチャネル型トランジスタN11がオフするので、信号線▲2▼の電位がそのまま出力端Outの電位となる結果、出力端Outからの出力信号は、低論理振幅のクロック信号CLXを高論理振幅の信号に同位相でレベルシフトしたものとなる。
【0057】
一方、イネーブル信号が「L」レベルの場合、トランジスタP11がオフするとともに、トランジスタN11がオンするので、出力端Outの電位は、信号線▲2▼の電位とは無関係に低位側電圧VSSとなる。すなわち、レベルシフト動作が禁止されることになる。
【0058】
このようなレベルシフタ1510(1520)にあっては、イネーブル信号が「H」レベルの場合に、上述のように低論理振幅のクロック信号CLX(CLXINV)のレベルが「H」または「L」レベルであれば、信号線▲1▼、▲2▼の電位が、そのクロックレベルに応じて高論理振幅の高位側電圧VGGまたは低位側電圧VSSで安定するので、レベルシフタ1510(1520)ではほとんど電力が消費されない。換言すれば、レベルシフタ1510(1520)にあって、イネーブル信号が「H」レベルの場合に電力が消費されるのは、クロック信号CLX(CLXINV)のレベルが遷移する場合であるから、レベルシフタ1510(1520)の消費電力は、入力される低論理振幅のクロック信号CLX(CLXINV)の周波数が高くなるにつれて増大することになる。しかし、イネーブル信号が「L」レベルの場合には、トランジスタP11がオフし、トランジスタN11がオンして、レベルシフト動作が禁止されるので、レベルシフタ1510(1520)では、電力がほとんど消費されない構成となっている。
【0059】
なお、前述したように、これらの各回路素子を構成するトランジスタもTFTからなる。
【0060】
<シフトレジスタ回路>
さらに、上述したシフトレジスタ回路1560について図7を参照して説明する。
【0061】
この図に示されるように、シフトレジスタ回路1560は、n段の単位回路を縦続して接続した構成となっている。このうち、各段の単位回路は、制御信号が「H」レベルの場合に入力信号を反転するクロックドインバータ1562と、クロックドインバータ1562による反転信号を反転するインバータ1564と、制御信号が「H」レベルの場合に、インバータ1564による反転信号を反転するクロックドインバータ1566とからなる。これらのクロックドインバータ1562、1566およびインバータ1564は、PチャネルおよびNチャネル型のTFTを組み合わせて構成される。
【0062】
そして、インバータ1564の出力がクロックドインバータ1566の入力に帰還される一方、クロックドインバータ1566の出力がインバータ1564の入力に帰還される構成となっており、各段のインバータ1564の出力がシフトレジスタ回路1560の出力信号S1’、S2’、……、Sn’として出力される。
【0063】
ここで、レベルシフタ1510によって変換された信号C2、C4、……、Cn−3、Cn−1は、偶数段目の単位回路におけるクロックドインバータ1566、および、奇数段目の単位回路におけるクロックドインバータ1562の各制御信号としてそれぞれ供給され、また、レベルシフタ1520によって変換された信号C1、C3、……、Cn−4、Cn−2は、奇数段目の単位回路におけるクロックドインバータ1562、および、偶数段目の単位回路におけるクロックドインバータ1566の各制御信号としてそれぞれ供給されている。すなわち、偶数段目の単位回路におけるクロックドインバータ1562、1566の各制御信号は、奇数段目の単位回路におけるクロックドインバータ1562、1566の各制御信号を入れ替えた関係にある。ただし、信号C0は、第1段目の単位回路におけるクロックドインバータ1562のみの制御信号として、また、信号Cnは、第n段目の単位回路におけるクロックドインバータ1566のみの制御信号として、それぞれ供給されている。
【0064】
<データ線側駆動回路の動作>
次に、上述した構成によるデータ線側駆動回路150の動作について、図8に示されるタイミングチャートを参照して説明する。なお、図8においては、クロック信号CLXおよびその反転クロック信号CLXINVは、説明の便宜上、他の高論理振幅の信号と同振幅としているが、実際には、低論理振幅の信号である。
【0065】
まず、図4において最左端に位置するレベルシフタ1510は、常に動作が許可されるので、その出力信号C0は、低論理振幅のクロック信号CLXを同位相で高論理振幅に変換したものとなる。
【0066】
ここで、タイミングt11において、転送開始パルスDXが入力されるとともに、低論理振幅のクロック信号CLXが立ち上がると(低論理振幅の反転クロック信号CLXINVが立ち下がると)、同位相である信号C0も立ち上がる。このため、シフトレジスタ回路1560にあって、第1段目の単位回路におけるクロックドインバータ1562は、転送開始パルスDXの「H」レベルを反転し、同じく第1段目の単位回路におけるインバータ1564が、同クロックドインバータ1562の反転結果を反転するので、第1段目の単位回路による出力信号S1’は「H」レベルとなる。また、転送開始パルスDXのセットにより、イネーブル信号E1も「H」レベルとなるので、図4において左から2番目に位置するレベルシフタ1520の動作が許可される。このため、当該レベルシフタ1520の出力信号C1は、イネーブル信号E1が「H」レベルの期間において、低論理振幅の反転クロック信号CLXINVを同位相で高論理振幅に変換したものとなる。
【0067】
次に、タイミングt12において、転送開始パルスDXが入力されている期間に、低論理振幅の反転クロック信号CLXINVが立ち上がると(低論理振幅のクロック信号CLXが立ち下がると)、同位相である信号C1も立ち上がる。このため、第1段目の単位回路におけるクロックドインバータ1566は、「H」レベルとなった信号C1にしたがって、「H」レベルの出力信号S1’をインバータ1564に反転帰還するので、出力信号S1’は「H」レベルを維持することとなる。また、第2段目の単位回路におけるクロックドインバータ1562は、「H」レベルとなった信号C1にしたがって、第1段目の単位回路による出力信号S1’の「H」レベルを反転し、同じく第2段目の単位回路におけるインバータ1564が、同クロックドインバータ1562の反転結果を反転するので、第2段目の単位回路の出力信号S2’は「H」レベルとなる。また、信号C1のセットにより、イネーブル信号E2も「H」レベルとなるので、図4において左から3番目に位置するレベルシフタ1510の動作が許可される。このため、当該レベルシフタ1510の出力信号C2は、イネーブル信号E2が「H」レベルの期間において、低論理振幅のクロック信号CLXを同位相で高論理振幅に変換したものとなる
そして、タイミングt13において、転送開始パルスDXの入力が終了して、再び、低論理振幅のクロック信号CLXが立ち上がると(低論理振幅の反転クロック信号CLXINVが立ち下がると)、第1段目の単位回路におけるクロックドインバータ1562は、転送開始パルスDXの「L」レベルを取り込むので、その単位回路の出力信号S1’は「L」レベルとなる。一方、第2段目の単位回路におけるクロックドインバータ1566は、「H」レベルとなった信号C2にしたがって、「H」レベルの出力信号S2’をインバータ1564に反転帰還するので、出力信号S2’は「H」レベルを維持することとなる。また、第3段目の単位回路におけるクロックドインバータ1562は、「H」レベルとなった信号C2にしたがって、第2段目の単位回路による出力信号S2’の「H」レベルを反転し、同じく第2段目の単位回路のインバータ1564が、同クロックドインバータ1562の反転結果を反転するので、第3段目の単位回路の出力信号S3’(図8において図示省略)は「H」レベルとなる。
【0068】
以下、同様な動作が繰り返される結果、最初に入力された転送開始パルスDXが低論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVの半周期だけ順次シフトされて、各段の単位回路から出力信号S1’〜Sn’として出力されることとなる。
【0069】
そして、このような出力信号S1’〜Sn’のうち、奇数段目の単位回路からの出力信号は信号ENB1のパルス幅に、また、偶数段目の単位回路からの出力信号は信号ENB2のパルス幅に、それぞれNAND回路1580によって制限されて、互い隣接する信号が同時に「H」レベルとならないように出力されることとなる。
【0070】
なお、このように出力するのは、隣接するサンプリング信号が同時に出力されて、相隣接する群のスイッチ141が同時にオンするのを防止して、画像信号VID1〜VID6が、隣接する群のデータ線114同士においてオーバラップしたタイミングでサンプリングされないようにするためである。したがって、クロック信号CLXおよびその反転クロック信号CLXINVの周波数を低く設定することにより、相隣接するサンプリング信号S1〜Snが実質的に重ならないように出力されれば、データ線側駆動回路150において、パルス幅を狭めるNAND回路1580およびインバータ1590を省略することができる。
【0071】
ところで、イネーブル信号E1〜En−3については、転送開始パルスDXの入力から、低論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVの半周期だけシフトされたタイミングで順次「H」レベルとなって、これにしたがって各レベルシフタ1510、1520のレベルシフト動作が許可される。ただし、前述のように、レベルシフタのレベルシフト動作は、それよりも3段後のレベルシフタの出力信号が「H」レベルとなると禁止される。例えば、図4において左から2番目に位置するレベルシフタ1520は、それよりも3段後のレベルシフタ1510の動作が許可され、その出力信号C4が図8に示されるタイミングt14において「H」レベルとなると、その出力信号C4のリセットにより、イネーブル信号E1が「L」レベルとなるので、以降、次回の水平走査期間まで当該レベルシフタ1520のレベルシフタ動作が禁止されることになる。
【0072】
<走査線側駆動回路>
次に、走査線側駆動回路130について説明するが、走査線側駆動回路130の構成は、入力される信号が異なる以外、基本的にデータ線側駆動回路150の構成と同様である。すなわち、図4において、水平走査期間の最初に供給される転送開始パルスDXの替わりに、垂直走査期間の最初に転送開始パルスDYが供給されるとともに、クロック信号CLXおよびその反転クロック信号CLXINVの替わりに、水平走査期間毎に、低論理振幅のクロック信号CLYおよびその反転クロック信号CLTINVが供給される。これらのクロック信号CLY、その反転信号CLYINVおよび転送開始パルスDYは、いずれも図1におけるタイミングジェネレータ200によって、画像信号VID1〜VID6と同期して供給されるものであり、このうち、転送開始パルスDYは、図示しないレベルシフタによって高論理振幅の信号に変換されたものである。また、これらのクロック信号の周波数を低く設定することにより、相隣接した走査線に供給される走査信号が実質的に重ならないようにできれば、走査線側駆動回路130において、パルス幅を狭めるNAND回路1580およびインバータ1590を省略することができる点もデータ線側駆動回路150と同様である。
【0073】
<液晶表示パネルの全体動作>
次に、上述した構成にかかる液晶表示パネルの動作について説明する。まず、走査線側駆動回路130において、垂直走査期間の最初に転送開始パルスDYが供給される。この転送開始パルスDYは、走査線側駆動回路130において、クロック信号CLYおよびその反転クロック信号CLYINVによって順次シフトされて、各走査線112に出力される。これにより、複数の走査線112が1本ずつ線順次に選択されることとなる。
【0074】
ここで、ある走査線の選択が終了してから次の走査線が選択されて画像信号がデータ線に印加されるまでの水平帰線期間において、プリチャージ駆動信号NRGが「H」レベルとなるので、各データ線114は、各スイッチ171を介してプリチャージ信号線NRSの電位にプリチャージされる。
【0075】
この後、データ線線側駆動回路150において、転送開始パルスDXが供給されると、上述のように、転送開始パルスDXは、データ線側駆動回路150において、クロック信号CLXおよびその反転クロック信号CLXINVの半周期毎に順次シフトされて、サンプリング信号S1〜Snとして出力される。
【0076】
ここで、サンプリング信号S1が出力されると、この群に属する6本のデータ線114に、それぞれ画像信号VID1〜VID6がサンプリングされて、これらの画像信号VID1〜VID6が現時点で選択された走査線と交差する6個の画素に、当該TFT116によってそれぞれ書き込まれることとなる。この後、サンプリング信号S2が出力されると、今度は、次の6本のデータ線114にそれぞれ画像信号VID1〜VID6がサンプリングされ、これらの画像信号VID1〜VID6がその時点で選択された走査線と交差する6個の画素に、当該TFT116によってそれぞれ書き込まれることとなる。
【0077】
以下同様にして、サンプリング信号S3、S4、……、Snが順次出力されると、各サンプリング信号に属する6本のデータ線114にそれぞれ画像信号VID1〜VID6がサンプリングされ、これらの画像信号VID1〜VID6がその時点で選択された走査線と交差する6個の画素にそれぞれ書き込まれることとなる。そして、この後、次の走査線が選択され、再び、データ線114がプリチャージされ、サンプリング信号S1〜Snが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
【0078】
このような駆動方式では、サンプリング回路140におけるスイッチ141を駆動制御するデータ線側駆動回路150、詳細には、図4におけるシフトレジスタ回路1560の段数が、各データ線114を点順次で駆動する方式と比較して1/6に低減される。さらに、データ線側駆動回路150に供給すべきクロック信号CLXおよびその反転クロック信号CLXINVの周波数も各データ線114を点順次で駆動する方式と比較すると1/6で済むので、段数の低減化と併せて低消費電力化も図られることとなる。
【0079】
また、各データ線114は、各スイッチ171を介してプリチャージ信号線NRSの電位にプリチャージされた後、各スイッチ141によってサンプリングされた画像信号VID1〜VID6の電位に遷移することとなる。この際、プリチャージによる電位と画像信号の電位とは同一極性であるので、画像信号VID1〜VID6自体によるデータ線114の充放電量は小さくなる結果、書き込みに要する時間が短縮化されることとなる。
【0080】
さらに、液晶表示パネル100において最も高い周波数のクロック信号CLXおよびその反転クロック信号CLXINVが供給されるデータ線側駆動回路150にあっては、図4に示されるように、レベルシフタ1510、1520がシフトレジスタ回路1560における各段の単位回路に対応して設けられるので、高論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVをシフトレジスタ回路1560における全段の単位回路にそれぞれ供給する従来の構成と比べると、それらのラインの配線長は十分に短くて済む。このため、高論理振幅の信号を供給するラインの容量が減少するので、その容量に起因して消費される電力を低く抑えることが可能となる。一方、タイミングジェネレータ200から供給される低論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVを、各レベルシフタ1510、1520に供給する必要があるため、低論理振幅の信号を供給するラインの容量は増加するが、このようなラインの電圧は本来的に低いので、これらのライン容量に起因して消費される電力は、高論理振幅の信号を供給するラインで消費される電力と比べてはるかに低い。
【0081】
また、レベルシフタ1510、1520は、シフトレジスタ回路1560における単位回路の段数分に応じて設けられるが、常に全部動作しているわけでない。すなわち、各レベルシフタ1510、1520は、イネーブル信号により、そのレベルシフタの信号が供給される単位回路において転送動作が開始する前(または開始すると同時)に、そのレベルシフト動作が許可される一方、そのレベルシフタの信号が供給される単位回路において転送動作が終了した後(または終了すると同時)にそのレベルシフト動作が禁止される構成となっているため、必要な一部しか動作していない。しかも、動作しているレベルシフタは、本実施形態にあってはシフトレジスタ回路1560における2段の単位回路にしか高論理振幅の信号を供給しないので、レベルシフタで消費される電力を極めて低く抑えることができる。
【0082】
また、水平走査期間毎に供給されるクロック信号CLYおよびその反転クロック信号CLYINVの周波数は、クロック信号CLXおよびその反転クロック信号CLXINVの周波数よりも低いので、走査線側駆動回路130の消費電力が問題となることが少ないが、本実施形態にあっては、走査線側駆動回路130の構成についてもデータ線側駆動回路150と同様であるので、走査線側駆動回路130の消費電力についても極めて低く抑えることが可能となる。
【0083】
なお、本実施形態にあって、信号Cn−2、Cn−1、Cnを出力するレベルシフタ1510、1520には、常時レベルシフト動作を許可する構成としたが、他のレベルシフタと同様にラッチ回路を設けて、そのレベルシフト動作の制限期間を設定する構成としても良い。この場合、ラッチ回路のセット入力端Sには、他のラッチ回路と同様に、対応するレベルシフタの1段前(左)に位置するレベルシフタの出力信号を供給する。ただし、リセット入力端Rには、対応するレベルシフタの3段後(右)のレベルシフタは存在しないので、信号C1〜C3や、転送開始パルスDX、プリチャージ駆動信号NRGなどを供給すれば良い。このような構成によれば、次回の走査線選択時においてリセットされてからセットされるまでの期間に、レベルシフト動作が禁止されるので、さらにその分、電力消費が抑えられることとなる。
【0084】
<第2実施形態>
第1実施形態にかかるデータ線側駆動回路150は、図4において左から右への一方向に転送開始パルスDXを順次シフトするとともに、走査線側駆動回路130においても一方向に走査線112を選択する構成となっていた。しかし、液晶表示装置等の電気光学装置においては、必要に応じて画像の上下あるいは左右を反転して表示させるモードを有する場合もある。このような場合には、上記第1実施形態をそのまま適用することはできない。そこで、画像の上下あるいは左右を反転して表示する場合にも適用可能な第2実施形態にかかる駆動回路について説明する。
【0085】
本実施形態にあっては、図4に示されたデータ線側駆動回路150を、図9に示されるデータ線側駆動回路152に置換したものである。なお、図9において、図4の各部と同一部分には同一符号を付与するとともに、その説明を省略することとする。また、この図にあっては、シフトレジスタ回路における各段の単位回路に対応したNAND回路1580およびインバータ1590を省略している。
【0086】
まず、データ線側駆動回路152において、出力信号をS1’、S2’、……、Sn−1’、Sn’という順番で出力する場合、転送開始パルスDX(R)を右(R)方向に転送する一方、出力信号をSn’、Sn−1’、……、S2’、S1’という順番で出力する場合、転送開始パルスDX(L)を左(L)方向に転送する。この場合、いずれの方向への転送についても、はじめにクロック信号CLXを高論理振幅の信号による歩調にしたがって実行されるように、第1実施形態にかかるデータ線側駆動回路150よりも、シフトレジスタ回路の段数が1段だけ多くなる。これに伴ってレベルシフタの個数も1個だけ多くなっている。
【0087】
次に、本実施形態にかかるデータ線側駆動回路152に適用されるシフトレジスタ回路1570における各段の単位回路も図10に示される構成となる。図10に示されるように、シフトレジスタ回路1570は、(n+1)段の単位回路を縦続して接続した構成となっている。このうち、各段の単位回路は、制御信号が「H」レベルの場合に入力信号を反転するクロックドインバータ1562と、制御信号Rがアクティブの場合に入力信号を反転するインバータ1567と、制御信号が「H」レベルの場合にインバータ1567による反転信号を反転するクロックドインバータ1566と、制御信号Lがアクティブの場合に入力信号を反転するインバータ1568とからなる。これらのクロックドインバータ1562、1566およびインバータ1567、1568は、PチャネルおよびNチャネル型のTFTを組み合わせて構成される。
【0088】
ここで、制御信号Rは、転送開始パルスDX(R)をR方向に転送する場合にアクティブとなる信号であり、また、制御信号Lは、転送開始パルスDX(L)をL方向に転送する場合にアクティブとなる信号である。すなわち、制御信号L、Rは互いに排他的にアクティブとなる信号である。また、レベルシフタ1510によって変換された信号C2、C4、……、Cn−3、Cn−1は、左から右方向にみた場合における偶数段目の単位回路におけるクロックドインバータ1566、および、同場合における奇数段目の単位回路におけるクロックドインバータ1562の各制御信号としてそれぞれ供給され、また、レベルシフタ1520によって変換された信号C1、C3、……、Cn−2、Cnは、同場合における奇数段目の単位回路におけるクロックドインバータ1562、および、偶数段目の単位回路におけるクロックドインバータ1566の各制御信号としてそれぞれ供給されている。すなわち、偶数段目の単位回路におけるクロックドインバータ1562、1566の各制御信号は、奇数段目の単位回路におけるクロックドインバータ1562、1566の各制御信号を入れ替えた関係にある点は第1実施形態と同様である。ただし、信号C0は、左からみた第1段目の単位回路におけるクロックドインバータ1562のみの制御信号として、また、信号Cn+1は、右からみた第1段目の単位回路におけるクロックドインバータ1566のみの制御信号として、それぞれ供給されている。
【0089】
このような構成において、転送開始パルスDX(R)をR方向に転送する場合には、インバータ1567の出力がクロックドインバータ1566の入力に帰還される一方、クロックドインバータ1566の出力がインバータ1567の入力に帰還される構成となっており、各段のインバータ1567の出力信号がシフトレジスタ回路1570の出力信号S1’、S2’、……、Sn−1’、Sn’として出力される。一方、転送開始パルスDX(L)をL方向に転送する場合には、インバータ1568の出力がクロックドインバータ1562の入力に帰還される一方、クロックドインバータ1562の出力がインバータ1568の入力に帰還される構成となっており、各段のインバータ1568の出力信号がシフトレジスタ回路1570の出力信号Sn’、Sn−1’、……、S2’、S1’として出力される。
【0090】
説明を再び図9に戻す。上述のように、本実施形態にかかるデータ線側駆動回路152にあっては、シフトレジスタ回路1570の段数、および、レベルシフタの個数が、第1実施形態にかかるデータ線側駆動回路150のそれよりもそれぞれ1個だけ多い。このため、ラッチ回路1530は、信号C1〜Cn−2を出力するレベルシフタ1510、1520にそれぞれ対応して設けられる。
【0091】
一方、ラッチ回路1540は、右から左方向にみて、信号Cn〜C3を出力するレベルシフタ1510、1520に対応してそれぞれ設けられる。
【0092】
ここで、転送開始パルスDX(L)をL方向へ転送する場合において、あるレベルシフタにイネーブル信号を出力するラッチ回路1540のセット入力端Sには、当該レベルシフタの1段前(右)に位置するレベルシフタの出力信号が供給される一方、そのリセット入力端Rには、当該レベルシフタの3段後(左)に位置するレベルシフタの出力信号が供給されている。したがって、転送開始パルスDX(L)をL方向へ転送する場合、あるレベルシフタでは、それよりも1段前のレベルシフタが高論理振幅の信号を出力すると、そのレベルシフト動作が許可される一方、それよりも3段後のレベルシフタが高論理振幅の信号を出力すると、そのレベルシフト動作が禁止される構成となっている。
【0093】
ただし、転送開始パルスDX(L)をL方向へ転送する場合に、信号Cnを出力するレベルシフタ1520にイネーブル信号Enを供給するラッチ回路1540は、転送開始パルスDX(L)によってセットされる構成となっている。また、転送開始パルスDX(L)をL方向へ転送する場合、信号Cn+1を出力するレベルシフタ1510には、それよりも1段前(右)のレベルシフタが存在しないので、また、信号C2、C1、C0を出力するレベルシフタ1510、1520には、それよりも3段後(左)のレベルシフタが存在しないので、それぞれラッチ回路1540が備えられない。
【0094】
また、本実施形態にあって、各レベルシフタ1510、1520へのイネーブル信号は、OR回路1556の出力信号、すなわち、AND回路1552、1554の出力信号同士の論理和である。ここで、AND回路1552の一方の入力端には、ラッチ回路1530の出力信号が供給され、他方の入力端には、制御信号Rが供給されている。また、AND回路1554の一方の入力端には、ラッチ回路1540の出力信号が供給され、他方の入力端には、制御信号Lが供給されている。
【0095】
したがって、転送開始パルスDX(R)をR方向に転送する場合には、AND回路1552が開き、AND回路1554が閉じるので、ラッチ回路1530の出力信号がイネーブル信号として出力される一方、転送開始パルスDX(L)をL方向に転送する場合には、AND回路1552が閉じ、AND回路1554が開くので、ラッチ回路1540の出力信号がイネーブル信号として出力されることとなる。
【0096】
ただし、転送開始パルスDX(R)をR方向に転送する場合において、ラッチ回路1530が設けられないレベルシフタ、および、両端に位置するレベルシフタ、すなわち、信号C0および信号Cn−1、Cn、Cn+1を出力するレベルシフタ1510、1520は、本実施形態にあっては、常にレベルシフト動作が許可される構成となっている。また、転送開始パルスDX(L)をL方向に転送する場合において、ラッチ回路1540が設けられないレベルシフタ、および、両端に位置するレベルシフタ、すなわち、信号Cn+1および信号C2、C1、C0を出力するレベルシフタ1510、1520は、本実施形態にあっては、常にレベルシフト動作が許可される構成となっている。
【0097】
<第2実施形態の動作>
次に、上記構成にかかるデータ線側駆動回路152の動作について説明する。
【0098】
まず、図9において、転送開始パルスDX(R)をR方向に順次シフト転送して、信号S1’、S2’、……、Sn−1’、Sn’という順番で出力する場合について説明する。この場合、制御信号Rがアクティブとなるので、シフトレジスタ回路1570における各段の単位回路にあっては、インバータ1556の動作が許可される一方、インバータ1568の動作は許可されない。また、イネーブル信号E1〜En−2にあっては、ラッチ回路1530の出力信号とされるとともに、イネーブル信号En−1、Enは常時アクティブとなる。
【0099】
したがって、この場合、回路的にみて第1実施形態と同等になるので、その転送動作も図11に示されるように、全く同様となる。すなわち、転送開始パルスDX(R)が低論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVの半周期毎に順次シフトされて、シフトレジスタ回路1570の各段から出力信号S1’〜Sn’として出力されることとなる。
【0100】
一方、転送開始パルスDX(L)をL方向に順次シフト転送して、信号Sn’、Sn−1’、……、Sn2’、S1’という順番で出力する場合について説明する。この場合、制御信号Lがアクティブとなるので、シフトレジスタ回路1570における各段の単位回路にあっては、インバータ1557の動作が許可される一方、インバータ1567の動作は許可されない。また、L方向から見て、イネーブル信号En〜En3にあっては、ラッチ回路1540の出力信号とされるとともに、イネーブル信号E2、E1は常時アクティブとなる。
【0101】
したがって、この場合の回路は、転送開始パルスDX(R)をR方向に転送する場合の回路を左右にミラー反転したものとなるため、その転送動作も図11の括弧書で示されるように、全く同様となる。すなわち、転送開始パルスDX(L)が低論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVの半周期毎に順次シフトされて、シフトレジスタ回路1570の各段から出力信号Sn’〜S1’として出力されることとなる。
【0102】
このようなデータ線側駆動回路152によれば、第1実施形態と同様な理由から消費電力を極めて低く抑えることが可能となる上に、転送開始パルスDX(R)をR方向に転送すれば、出力信号をS1’、S2’、……、Sn−1’、Sn’という順番で出力することが可能となり、また、転送開始パルスDX(L)をL方向に転送すれば、出力信号をSn’、Sn−1’、……、S2’、S1’という順番で出力することが可能となる。
【0103】
また、第2実施形態にかかる走査線側駆動回路は、図9に示されるデータ線側駆動回路152の構成と、入力信号が異なる以外、基本的に同様である。すなわち、図9において、水平走査期間の最初に供給される転送開始パルスDX(R)または(L)の替わりに、垂直走査期間の最初に、上から下へ、または、下から上への走査方向に対応して転送開始パルスDY(U)または(D)が供給されるとともに、クロック信号CLXおよびその反転クロック信号CLXINVの替わりに、水平走査期間毎に、低論理振幅のクロック信号CLYおよびその反転クロック信号CLTINVが供給される。
【0104】
したがって、このような走査線側駆動回路によれば、上方向から下方向に転送開始パルスDY(D)を転送すれば、走査線112を上から下へ順次選択することが可能となり、また、下方向から上方向に転送開始パルスDY(U)を転送すれば、走査線112を下から上へ順次選択することが可能となる。
【0105】
よって、例えば、第2実施形態にかかる駆動回路では、データ線側駆動回路152において、水平走査期間の最初に転送開始パルスDX(L)を右方向から左方向に転送すると、左右反転像を表示させることができる。また、走査線側駆動回路において、垂直走査期間の最初に転送開始パルスDY(U)を下方向から上方向に転送するとともに、水平走査期間の最初に転送開始パルスDX(L)を右方向から左方向に転送すると、上下左右の反転像が表示させることができるので、例えば、液晶表示パネル100がX軸を中心に回動可能な構造である場合に便利である。
【0106】
なお、本実施形態にあって、転送開始パルスDX(R)をR方向に転送する場合に、信号Cn−1、Cn、Cn+1を出力するレベルシフタ1510、1520には、常時レベルシフト動作を許可する構成とする一方、転送開始パルスDX(L)をL方向に転送する場合に、信号C2、C1、C0を出力するレベルシフタ1510、1520には、常時レベルシフト動作を許可する構成としたが、他のレベルシフタと同様にラッチ回路を設けて、そのレベルシフト動作の制限期間を設定する構成としても良い。
【0107】
この場合、ラッチ回路のセット入力端Sには、他のラッチ回路と同様に、対応するレベルシフタの1段前に位置するレベルシフタの出力信号を供給する。ただし、リセット入力端Rには、対応するレベルシフタの3段後のレベルシフタが存在しないので、R方向に転送する場合には、信号C1、C2、C3や、転送開始パルスDX、プリチャージ駆動信号NRGなどを、L方向に転送する場合には、信号Cn−1、Cn、Cn+1や、転送開始パルスDX、プリチャージ駆動信号NRGなどを、それぞれ供給すれば良い。このような構成によれば、次回の走査線選択時においてリセットされてからセットされるまでの期間に、レベルシフト動作が禁止されるので、さらにその分、電力消費が抑えられることとなる。
【0108】
<第3実施形態>
第2実施形態にかかるデータ線側駆動回路152にあっては、レベルシフタ1510、1520のレベルシフト動作が、転送開始パルスDX(R)をR方向に転送する場合にはラッチ回路1530によって、転送開始パルスDX(L)をL方向に転送する場合にはラッチ回路1540によって、それぞれイネーブルされる構成となっていた。このため、1個のレベルシフタをイネーブルするためには、2個のラッチ回路と、1個のAND回路(負論理でいえばNAND回路)と、2個の(負論理でいえばNOR回路)とが必要となり、これらを単一基板で形成するためにTFTで構成しようとすると、最低でも20個のTFTが必要となる。
【0109】
したがって、シフトレジスタの段数が多くなって、レベルシフタの個数が多くなると、1個のレベルシフタをイネーブルするために必要な素子も多数必要となる結果、製造歩留まりが悪化するとともに、回路面積の増大などの問題が顕著になる、と考えられる。そこで、1個のレベルシフタをイネーブルするために必要な素子を低減化した第3実施形態について説明する。
【0110】
本実施形態にあっては、図9に示されたデータ線側駆動回路152を、図12に示されるデータ線側駆動回路154に置換したものである。なお、図9において、図4および図9の各部と同一部分には同一符号を付与するとともに、その説明を省略することとする。
【0111】
図12に示されるように、本実施形態にかかるデータ線側駆動回路154は、信号C1〜Cnを出力するレベルシフタ1510、1520へのイネーブル信号E1〜Enを、OR回路1590の出力信号として簡略化したものであり、各OR回路1590は、シフトレジスタ回路1570における出力信号S1’〜Sn’を適宜組み合わせた論理積をそれぞれ出力する構成となっている。
【0112】
ここで、各OR回路1590よって求められるイネーブル信号のうち、イネーブル信号E3〜En−2は、シフトレジスタ回路1570における出力信号Sm−2、Sm、Sm+2(mは、3、4、……、n−3、n−2)の論理和である。ただし、イネーブル信号E1は、出力信号S1’、S2’、S3’との論理和である。さらに、イネーブル信号E2は、出力信号S1’、S2’、S4’との論理和である。また、イネーブル信号En−1は、出力信号Sn−3’、Sn−1’、Sn’との論理和である。そして、イネーブル信号Enは、出力信号Sn−2’、Sn−1’、Sn’との論理和である。
【0113】
次に、上記構成にかかるデータ線側駆動回路154の動作について、図13に示されるタイミングチャートを参照して説明する。
【0114】
まず、転送開始パルスDX(R)をR方向に転送する場合について説明する。この場合、タイミングt11において、転送開始パルスDX(R)が入力されるとともに、低論理振幅のクロック信号CLXが立ち上がると(低論理振幅の反転クロック信号CLXINVが立ち下がると)、同位相である信号C0も立ち上がる。このため、第1段目の単位回路におけるクロックドインバータ1562は、転送開始パルスDX(R)の「H」レベルを反転し、同じく第1段目の単位回路におけるインバータ1567が、同クロックドインバータ1562の反転結果を反転するので、第1段目の単位回路の出力信号S1’は「H」レベルとなる。このため、イネーブル信号E1、E2、E3(図示せず)も「H」レベルとなる。
【0115】
次に、タイミングt12において、転送開始パルスDXが入力されている期間に、低論理振幅のクロック信号CLXが立ち下がると、信号S1’のレベルを確定させるものが存在しないため、その直前のレベルたる「H」レベルが保持される。このため、イネーブル信号E1も「H」レベルに維持されるので、このイネーブル信号E1によりレベルシフト動作を行うレベルシフタ1520の出力信号C1は、反転クロック信号CLXINVと同位相で「H」レベルに立ち上がる。したがって、第1段目の単位回路におけるクロックドインバータ1566は、「H」レベルとなった信号C1にしたがって、「H」レベルに保持された出力信号S1’をインバータ1567に反転帰還するので、出力信号S1’は「H」レベルを維持することとなる。
【0116】
一方、第2段目の単位回路におけるクロックドインバータ1562は、「H」レベルとなった信号C1にしたがって、第1段目の単位回路による出力信号S1’の「H」レベルを反転し、同じく第2段目の単位回路のインバータ1567が、同クロックドインバータ1562の反転結果を反転するので、第2段目の単位回路の出力信号S2’は「H」レベルとなる。このため、イネーブル信号E4(図示せず)も「H」レベルとなる。
【0117】
そして、タイミングt13において、転送開始パルスDXの入力が終了して、再び、低論理振幅のクロック信号CLXが立ち上がると(低論理振幅の反転クロック信号CLXINVが立ち下がると)、第1段目の単位回路におけるクロックドインバータ1562は、転送開始パルスDXの「L」レベルを取り込むので、その単位回路の出力信号S1’は「L」レベルとなる。一方、第2段目の単位回路におけるクロックドインバータ1566は、「H」レベルとなった信号C2にしたがって、容量により「H」レベルに保持された出力信号S2’をインバータ1567に反転帰還するので、出力信号S2’は「H」レベルを維持することとなる。また、第3段目の単位回路におけるクロックドインバータ1562は、「H」レベルとなった信号C2にしたがって、第2段目の単位回路による出力信号S2’の「H」レベルを反転し、同じく第2段目の単位回路のインバータ1567が、同クロックドインバータ1562の反転結果を反転するので、第3段目の単位回路の出力信号S3’は「H」レベルとなる。
【0118】
以下、同様な動作が繰り返される結果、最初に入力された転送開始パルスDXが低論理振幅のクロック信号CLXおよびその反転クロック信号CLXINVの半周期だけ順次シフトされて、シフトレジスタ回路1570の各段から出力信号S1’〜Sn’として出力されることとなる。
【0119】
さて、イネーブル信号E1は、出力信号S3’が「L」レベルに立ち下がるタイミングt14において「L」レベルとなる。このため、信号C1を出力するレベルシフタ1520は、タイミングt11〜t14の期間のみ、レベルシフタ動作が許可される。さらに、イネーブル信号E2は、出力信号S4’が「L」レベルに立ち下がるタイミングt15において「L」レベルとなる。このため、信号C2を出力するレベルシフタ1510は、タイミングt11〜t15の期間のみ、レベルシフタ動作が許可される。
【0120】
また、同様な理由から、信号Cm(mは、上述のように、3、4、……、n−3、n−2)を出力するレベルシフタは、出力信号Sm−2、Sm、Sm+2が「H」レベル期間のみにおいて、また、信号Cn−1を出力するレベルシフタ1510は、出力信号Sn−3、Sn−1、Snが「H」レベル期間のみにおいて、さらに、信号Cnを出力するレベルシフタ1520は、出力信号Sn−2、Sn−1、Snが「H」レベル期間のみにおいて、それぞれレベルシフタ動作が許可されることとなる。
【0121】
次に、転送開始パルスDX(L)をL方向に転送する場合について説明するが、図12に示されるデータ線側駆動回路154は、図9に示されるデータ線側駆動回路152と同様に、回路的に見て左右対称であるから、L方向への転送動作も図13の括弧書で示されるように、R方向への転送動作と全く同様となる。
【0122】
したがって、このようなデータ線側駆動回路154によれば、第1実施形態にかかるデータ線側回路150と同様な理由から消費電力を極めて低く抑えることが可能であり、さらに、第2実施形態にかかるデータ線側回路152と同様に双方向に転送開始パルスを転送可能である上に、各レベルシフタ1510、1520のイネーブルをOR回路1590で行うので、その回路面積を大幅に縮小することが可能となる。すなわち、本実施形態において、1個のレベルシフタをイネーブルするために必要な素子は、1個の3入力型OR回路1590だけであるので、これらを単一基板で形成する場合でも8個のTFTで済み、第2実施形態に比べると、1個のレベルシフタに対してTFTを12個分削減することができる。
【0123】
<レベルシフタの他例>
なお、上述した第1、第2および第3実施形態にかかるデータ線側駆動回路に適用可能なレベルシフタ1510(1520)としては、図5に示される構成に限定されるものではなく、種々のタイプが適用可能である。例えば、図14に示される構成でも良い。図14は、低論理振幅の反転クロック信号CLXを高論理振幅の信号に変換するレベルシフタ1510の他の例を示す回路図であるが、反転クロック信号CLXINVを変換するレベルシフタ1520についても、入力されるクロック信号CLXが反転クロック信号CLXINVに置き換わる点以外、図示されるレベルシフタ1510と同一である。
【0124】
さて、図14に示されるレベルシフタ1510は、閾値生成回路1511と、増幅器1512と、出力回路1514とから構成される。このうち、閾値生成回路1511は、出力回路1514と実質的同等に形成されたPチャネル型トランジスタP21とNチャネル型トランジスタN21とを直列ダイオード接続することによって、その共通ドレインに、出力回路1514の閾値電圧VthLを生成するものである。ただし、トランジスタN21のソースは、端子Eに供給されるイネーブル信号によってオンオフ制御されるNチャネル型トランジスタN31を介して、高論理振幅の低位側電圧VSSに接続されているため、イネーブル信号が「L」レベルである場合には、閾値電圧VthLの生成が禁止されることとなる。
【0125】
次に、増幅器1512は、閾値生成回路1511とともにカレントミラー回路を構成するミラー電流用のPチャネル型トランジスタP22と、このミラー電流を被増幅信号Vinで制御するNチャネル型トランジスタN22と、電流源トランジスタP23に流れる源電流を被増幅信号Vinで制御するNチャネル型トランジスタN23と、トランジスタN22のソースと高論理振幅の低位側電圧VSSとの間に介挿されたNチャネル型トランジスタN32と、トランジスタN23のソースと高論理振幅の低位側電圧VSSとの間に介挿されたNチャネル型トランジスタN33とを備える。ここで、説明の便宜上、トランジスタN23(P23)のドレインに接続される信号線を▲3▼とし、トランジスタN22(P22)のドレインに接続される信号線を▲4▼とする。
【0126】
さらに、増幅器1512は、閾値シフト回路1513を有する。この閾値シフト回路1513は、Nチャネル型トランジスタN35を介して入力されるクロック信号CLXの電圧を、そのレベルに応じてオフセット電圧を加算あるいは減算して、被増幅信号Vinとして出力するものであり、閾値生成回路1511とともにカレントミラー回路を構成するミラー電流用のPチャネル型トランジスタP25と、ソースにNチャンネル型トランジスタN35を介してクロック信号CLXが入力され、ドレインに被増幅信号Vinが供給されるとともに、トランジスタP25に直列接続されてダイオードとして用いられるオフセット電圧発生用のNチャネル型トランジスタN25と、ソースにNチャンネル型トランジスタN34を介してクロック信号CLXが入力されるとともに、ゲートに閾値電圧VthLが印加される直流バイアス設定用のNチャネル型トランジスタN24とを備える。
【0127】
また、出力回路1514は、ソースが高論理振幅の高位側電圧VGGに接続されるとともに、ドレインが出力端Outに接続され、ゲートが信号線▲3▼に接続されたPチャネル型トランジスタP26と、ソースがトランジスタN36を介してクロック信号CLXの入力端子に接続されるとともに、ドレインが出力端Outとし、ゲートに信号線▲4▼が接続されたNチャネル型トランジスタN26とを備える。
【0128】
次に、図14に示されるレベルシフタ1510(1520)の動作について、まず、イネーブル信号が「H」レベルである場合について説明する。この場合、閾値生成回路1511には、貫通電流Iaが源電流として流れるが、レベルシフタ1510の各トランジスタを同等に形成すると、トランジスタP25にも貫通電流Iaと同量のミラー電流が流れる。一方、トランジスタN24にも閾値電圧VthLが印加されているため、そのオン抵抗は約VthL/Iaとなる。したがって、トランジスタN25が完全にオフであると仮定すれば、被増幅信号Vinの電圧はVthLとなる。
【0129】
しかし、トランジスタN25はダイオードとして用いられるため、常に飽和状態で動作する結果、多少なりとも電流が流れる。ここで、クロック信号CLXが「L」レベルである場合、その分、トランジスタN25に電流が増加する一方、トランジスタN24に流れる電流が減少するため、被増幅信号Vinの電圧は、閾値電圧VthLよりも、トランジスタN25に流れる電流値とそのオン抵抗値との積で示される電圧分だけ下回ることになる。
【0130】
一方、クロック信号CLXが「H」レベルである場合にも、その分、トランジスタN24に流れる電流が減少するものの、クロック信号CLXの「H」レベルによりソース電圧が底上げされるので、被増幅信号Vinの電圧は、閾値電圧VthLよりも、トランジスタN25に流れる電流値とそのオン抵抗値との積で示される電圧分だけ減じた値に、クロック信号CLXの「H」レベルに相当する低論理振幅の高位電圧を加えた値となる。したがって、低論理振幅のクロック信号CLXの「H」レベルに相当する電圧が、その場合にトランジスタN25に流れる電流値とそのオン抵抗値との積よりも大きいという条件の下に、被増幅信号Vinの電圧が閾値電圧VthLを越えることになる。すなわち、この条件を満たす限り、被増幅信号Vinの電圧は、クロック信号CLXが「H」レベルであれば、閾値電圧VthLを越える一方、クロック信号CLXが「L」レベルであれば、閾値電圧VthLを下回ることになる。ここで、トランジスタN25に流れる電流は、クロック信号CLXが「L」レベルの場合よりも「H」レベルの場合の方が小さいので、また、半導体のプロセス上、トランジスタのオン抵抗を低く形成するのは容易であるので、その条件は成立しやすい。
【0131】
ここで、クロック信号CLXが「H」レベルとなって、被増幅信号Vinの電圧が閾値電圧VthLを越えると、トランジスタN23に流れる源電流が急激に増加して、そのドレイン電圧が急降下する結果、信号線▲3▼の電圧は、高論理振幅の低位側電圧VSSにほとんどプルダウンされた状態になる。同様に、トランジスタN22に流れるミラー電流も急激に増加して、そのドレイン電圧が急降下する結果、信号線▲4▼の電圧は、高論理振幅の低位側電圧VSSにほとんどプルダウンされた状態になる。このため、出力回路1514において、トランジスタN26がオフし、トランジスタP26がオンするので、その出力端Outは、高論理振幅の高位側電圧VGGとなる。
【0132】
一方、クロック信号CLXの「L」レベルとなって、被増幅信号Vinの電圧が閾値電圧VthLを下回ると、トランジスタN23に流れる源電流が急激に低下するので、そのドレイン電圧が急上昇する結果、信号線▲3▼の電圧は、高論理振幅の高位側電圧VGGにほとんどプルアップされた状態になる。同様に、トランジスタN22に流れるミラー電流も急激に低下して、そのドレイン電圧が急上昇する結果、信号線▲4▼の電圧は、高論理振幅の高位側電圧VGGにほとんどプルアップされた状態になる。このため、出力回路1514において、トランジスタN26がオンし、トランジスタP26がオフするので、その出力端Outは、低論理振幅のクロック信号CLXにおける「L」レベルと同電圧となる。
【0133】
なお、信号線▲3▼、▲4▼は、高論理振幅の低位側電圧VSSに完全にはプルダウン、または、高論理振幅の高位側電圧VGGに完全にはプルアップしない。これは、増幅回路1512において、貫通電流Iaと同じ値のミラー電流を常時流す必要があるからである。ただし、この点は、出力回路1514における出力端Outの電圧は、低論理振幅の低位側電圧または高論理振幅の高位側電圧VGGのいずれかに振られるので、問題にはならない。
【0134】
このようなレベルシフタ1510(1520)にあっては、増幅回路1512における被増幅信号Vinが、クロック信号CLXが「H」レベルであれば出力回路の閾値電圧VthLを越える一方、クロック信号CLXが「L」レベルであれば閾値電圧VthLを下回るように構成されているので、信号線▲3▼、▲4▼の電圧は、閾値電圧VthLを基準にして大きく振られることになる。このため、クロック信号CLXが歪んでいても、高論理振幅の信号が歪みを抑えることができる。
【0135】
次に、イネーブル信号が「L」レベルである場合、トランジスタN31〜N36はすべてオフとなるので、閾値生成回路1511における閾値電圧VthLの生成、増幅回路1512の各部におけるミラー電流の流入、閾値シフト回路1513における低論理振幅のクロック信号CLXの入力、および、出力回路1514における動作が、すべて禁止される。このため、レベルシフタ1510(1520)における電力の消費が抑えられることとなる。
【0136】
<シフトレジスタ(単位回路)の他例>
また、上述した第1実施形態にかかる駆動回路にあっては、図7に示されるように、シフトレジスタ回路1560をクロックドインバータ1552、1556およびインバータ1554からなる単位回路を複数段縦続する構成としたが、これに限られず、例えば、図15(a)に示されるように、高論理振幅のクロック信号CLXおよびその反転クロック信号にしたがって排他的に駆動される2個のPチャンネル型トランジスタP41、P42と、トランジスタP41の出力を反転するインバータ1581と、この出力を再反転するインバータ1582と、トランジスタP22の出力と次段のインバータ1582との論理積を反転するNAND回路1587と、この出力を反転して当該段の出力信号とするインバータ1588との繰り返しパターンで、シフトレジスタ回路1560を構成することとしても良い。
【0137】
さらに、上述した第2実施形態にかかる駆動回路にあっては、図10に示されるように、シフトレジスタ回路1570をクロックドインバータ1552、1556およびインバータ1557、1558からなる単位回路を複数段縦続する構成としたが、これに限られず、例えば、図15(a)における各段のインバータ1582の替わりに、図15(b)に示されるように、転送開始パルス転送開始パルスDX(R)をR方向に転送する場合にその動作が許可されるインバータ1583を設けるとともに、転送開始パルスをL方向に転送する場合にその動作が許可されるインバータ1584を設ける構成としても良い。
【0138】
くわえて、図15(a)や同図(b)に示される構成のほか、フリップフロップや、ラッチ回路、容量回路などを適宜組み合わせて単位回路を構成するとともに、これらを複数段縦続接続しても良い。
【0139】
<イネーブル信号による低振幅論理のクロック信号の遮断等>
さらに、図5に示されたレベルシフタ1510(1520)では、イネーブル信号が「L」レベルの場合にトランジスタN11がオフして、電源電圧たる高論理振幅の高位側電圧VGGが遮断される構成したが、図5におけるレベルシフタ1510(1520)は、すでに説明したように、低論理振幅のクロック信号CLX(CLXINV)の電圧が遷移しなければ、信号線▲1▼、▲2▼の電圧が安定するために電力をほとんど消費しない。このため、イネーブル信号が「L」レベルの場合には、図14の構成と同様にして、低論理振幅のクロック信号CLX(CLXINV)の供給ラインを遮断する構成としても良い。
【0140】
このようにして、イネーブル信号が「L」レベルの場合に、そのレベルシフタ1510(1520)へのクロック信号CLX(CLXINV)の供給ラインを遮断する場合、その遮断を、単なるトランジスタではなく、トランスミッションゲートにより行う構成にすると、低論理振幅のクロック信号CLX(CLXINV)を供給する配線の容量が低下するので、その容量に起因して消費される電力も抑えることができる。
【0141】
くわえて、そのレベルシフタへのクロック信号CLX(CLXINV)の供給ラインを遮断するとともに、当該レベルシフタに対応する単位回路の出力信号が供給されるラインを遮断する構成とすれば、当該ラインの容量に起因して消費される電力を低く抑えることもできる。
【0142】
<シフトレジスタ回路の各段とレベルシフタとの関係>
また、上述した第1、第2および第3実施形態にあっては、レベルシフタ1510、1520を、シフトレジスタ回路において連続する2段の単位回路に対応させて設けたが、これは、クロック信号CLXおよびその反転クロック信号CLXINVの2相クロック信号にしたがって転送開始パルスDXを転送する構成としたことによる。したがって、仮に、単相のクロック信号で転送する構成の場合には、1つのレベルシフタを1段または複数段の単位回路に対応して設けても良い。
【0143】
すなわち、本発明にあっては、1つのレベルシフタがシフトレジスタ回路における1段の単位回路に対応している必要はなく、例えば、図16に示されるように、2相クロック信号を用いる場合であっても、レベルシフタ1510、1520がシフトレジスタにおける複数段の単位回路に対応する構成としても良い。
【0144】
なお、このようにレベルシフタ1510、1520が複数段の単位回路に対応する場合、そのレベルシフタ1510、1520へのイネーブル信号は、当該レベルシフタによって変換された高論理振幅のクロック信号CLX(CLXINV)が供給される当該複数段の単位回路の出力信号が立ち上がる前または立ち上がると同時に、「H」レベルとなって、当該レベルシフタのレベルシフト動作を許可する一方、当該複数段の単位回路による出力信号が立ち下がった後または立ち下がったと同時に、「L」レベルとなって、当該レベルシフタのレベルシフト動作を禁止する構成が必要となる。このような構成については、例えば、第3実施形態で説明したように、ある1つのレベルシフタにおいて対応する初段の単位回路よりも1段前に位置する単位回路の出力信号から、対応する終段の単位回路よりも1段後に位置する単位回路の出力信号までの論理和を、当該レベルシフタのイネーブル信号とする構成とすれば良い。
【0145】
<レベルシフタの動作タイミング>
また、1つのレベルシフタを、シフトレジスタ回路における1段または複数段の単位回路に対応させた場合、当該レベルシフタへのイネーブル信号は、必ずしも、初段の単位回路よりも1段前に位置する単位回路の出力信号から、終段の単位回路よりも1段後に位置する単位回路の出力信号までの論理和とする必要はなく、それ以前の段階からそれ以降の段階まで余裕をもって「H」レベルとするような構成でも良い。ただし、冗長的にイネーブル信号を「H」レベルとすると、それだけ不必要な電力が各レベルシフタで消費されることとなる。しかし、レベルシフト動作に遅れが伴うようであれば有効な措置といえる。
【0146】
<相展開数と1群を構成するデータ線数との関係>
また、上述の説明では、サンプリング回路140は、1群とする6本のデータ線114に対して、6相展開された画像信号VID1〜VID6を同時にサンプリングして供給するとともに、画像信号VID1〜VID6の印加をデータ線群毎に順次行うように構成したが、相展開数および同時に印加するデータ線数(すなわち、1群を構成するデータ線数)は、「6」に限られるものではない。例えば、サンプリング回路150におけるサンプリング用のスイッチ141の応答速度が高ければ、画像信号を1本の信号線にシリアル伝送して、各データ線114毎に順次サンプリングするように構成しても良いし、また、相展開数および同時に印加するデータ線の数を「3」や、「12」、「24」等として、3本や、12本、24本等のデータ線に対して、3相展開や、12相展開、24相展開等されて並列供給された画像信号を同時に供給する構成としても良い。なお、相展開数および同時に印加するデータ線数としては、カラーの画像信号が3つの原色に係る信号からなることとの関係から、3の倍数であることが制御や回路を簡易化する上で好ましい。
【0147】
<素子基板の構成>
以上説明した実施の形態においては、液晶表示パネル100の素子基板101をガラス等の透明な絶縁性基板により構成し、基板上に形成したシリコン薄膜をソース、ドレイン、チャネルとして構成されるTFTにて、画素のスイッチング素子116や駆動回路群120を構成することを前提にして説明したが、本発明はこれに限られるものではない。
【0148】
たとえば、素子基板101を半導体基板とし、画素のスイッチング素子116及び駆動回路群120を半導体基板表面にソース、ドレイン、チャネルを形成した絶縁ゲート型電界効果トランジスタとしても構わない。この場合、画素電極118はアルミニウムなどの金属からなる反射電極から構成したり、誘電体多層膜などの反射層を積層したりして、反射型に構成することになる。また、素子基板101を透明な基板としても、画素電極を反射型にしてもよい。
【0149】
さらに、以上の構成では、画素のスイッチング素子116を3端子素子のトランジスタとして説明したが、画素のスイッチング素子についてはダイオード等の2端子素子で構成してもよい。その場合、走査線112又はデータ線114の一方は、対向基板102側に、各画素電極と液晶層を挟んで対向するようにストライプ状に形成される。
【0150】
<電子機器>
次に、上述した液晶表示パネル100を電子機器に用いた例のいくつかについて説明する。
【0151】
<その1:プロジェクタ>
まず、この液晶表示パネルをライトバルブとして用いたプロジェクタについて説明する。図17は、プロジェクタの構成例を示す平面図である。
【0152】
この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。
【0153】
液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶表示パネル100と同等であり、画像信号処理回路(図示省略)から供給されるR、G、Bの原色信号でそれぞれ駆動される。さて、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。
【0154】
ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。
【0155】
なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、対向基板にカラーフィルタを設ける必要はない。
【0156】
<その2:モバイル型コンピュータ>
次に、この液晶表示パネルを、モバイル型のコンピュータに適用した例について説明する。図18は、このコンピュータの構成を示す正面図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶ディスプレイ1206とから構成されている。この液晶ディスプレイ1206は、先に述べた液晶表示パネル100の背面にバックライトを付加することにより構成されている。
【0157】
なお、図17および図18を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、本発明にかかるこれらの各種電子機器に適用可能なのは言うまでもない。
【0158】
さらに、本発明は、アクティブマトリクス型液晶表示装置としてTFTを用いたをもの例にとって説明したが、これに限られず、STN液晶を用いたパッシブ型液晶などにも適用可能であり、さらに、液晶表示装置に限られず、EL素子など、各種の電気光学効果を用いて表示を行う表示装置に適用可能である。
【0159】
なお、本発明における各実施の形態においては、シフトレジスタ(転送回路)を単位回路の複数段縦続接続構成として説明してきたが、この各段を構成する単位回路は、シフトレジスタ内において同一回路構成である必要はなく、特定段の単位回路を変形させても、各段毎に異ならせても構わず、いずれにしてもシフト機能を有する構成を維持できればいかなる構成でも構わない。また、可複数のレベルシフタ(レベル変換回路)が対応するシフトレジスタの段の数は、レベルシフタ毎に一定である必要はなく、特定のレベルシフタを他とは異なるシフトレジスタ段数に対応させてもよいし、各レベルシフタを互いに異なる数のシフトレジスタ段に対応させても構わない。
【0160】
【発明の効果】
以上説明したように本発明によれば、転送手段の1段または複数段毎に対応して設けられた各レベル変換手段が、変換した高振幅のクロック信号を、対応する当該1段または複数段の転送手段に供給するので、1つのレベル変換手段により高振幅のクロック信号をすべての転送手段に供給する従来の構成と比べると、高振幅のクロック信号を供給するラインの配線長が少なくて済む。したがって、その高振幅ライン容量が減少するので、その容量に起因して消費される電力を低く抑えることが可能となる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態にかかる駆動回路を適用した液晶表示装置の全体構成を示すブロック図である。
【図2】 同装置における液晶表示パネルの構造を説明するための斜視図である。
【図3】 同液晶表示パネルの構造を説明するための一部断面図である。
【図4】 同液晶表示パネルにおけるデータ線側駆動回路の構成を示すブロック図である。
【図5】 同駆動回路において適用されるレベルシフタの構成例を示す回路図である。
【図6】 同駆動回路において適用されるラッチ回路の構成例を示す回路図である。
【図7】 同駆動回路において適用されるシフトレジスタ回路の構成例を示す回路図である。
【図8】 同データ線側駆動回路の動作を説明するためのタイミングチャートである。
【図9】 本発明の第2実施形態にかかる駆動回路のうち、データ線側駆動回路の構成を示すブロック図である。
【図10】 同駆動回路において適用されるシフトレジスタ回路の構成例を示す回路図である。
【図11】 同データ線側駆動回路の動作を説明するためのタイミングチャートである。
【図12】 本発明の第3実施形態にかかる駆動回路のうち、データ線側駆動回路の構成を示すブロック図である。
【図13】 同データ線側駆動回路の動作を説明するためのタイミングチャートである。
【図14】 本発明の駆動回路に適用可能なレベルシフタの他の構成を示す回路図である。
【図15】 (a)および(b)は、それぞれ本発明の駆動回路において適用可能なシフトレジスタ回路の他の構成を示す回路図である。
【図16】 本発明の応用形態形態にかかる駆動回路の一部構成を示すブロックである。
【図17】 同液晶表示装置を適用した電子機器の一例たる液晶プロジェクタの構成を示す断面図である。
【図18】 同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す正面図である。
【図19】 従来の駆動回路のうち、データ線側駆動回路の構成を示すブロック図である。
【符号の説明】
100……液晶表示パネル
101……素子基板
102……対向基板
116……TFT
120……駆動回路群
130……走査線側駆動回路
140……サンプリング回路
150、152、154……データ線側駆動回路
170……プリチャージ回路
1510、1520……レベルシフタ
1530、1540……ラッチ回路
1560、1570……シフトレジスタ回路
1590……OR回路
N11、P11、N31〜N36……トランジスタ
Claims (10)
- 入力信号を高振幅のクロック信号に応じて順次転送する複数段縦続接続構成のシフトレジスタ回路において、
当該シフトレジスタ回路の1段または複数段に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または複数段にそれぞれ供給する複数のレベル変換手段と、
前記各レベル変換手段に対応する当該シフトレジスタ回路の1段または複数段が前記入力信号の転送を開始する前または開始すると同時に当該レベル変換手段の動作を許可し、当該レベル変換手段に対応する当該シフトレジスタ回路の1段または複数段が前記入力信号の転送を終了した後または終了すると同時に当該レベル変換手段の動作を禁止する許可手段と、
を具備し、
前記レベル変換手段は、当該許可手段によって動作が禁止された場合に、自己への電源供給を遮断する遮断手段を備える
ことを特徴とするシフトレジスタ回路。 - 入力信号を高振幅のクロック信号に応じて順次転送する複数段縦続接続構成のシフトレジスタ回路において、
当該シフトレジスタ回路の1段または複数段に対応して設けられ、低振幅のクロック信号を高振幅のクロック信号に変換して、対応する当該1段または複数段にそれぞれ供給する複数のレベル変換手段と、
前記各レベル変換手段に対応する当該シフトレジスタ回路の1段または複数段が前記入力信号の転送を開始する前または開始すると同時に当該レベル変換手段の動作を許可し、当該レベル変換手段に対応する当該シフトレジスタ回路の1段または複数段が前記入力信号の転送を終了した後または終了すると同時に当該レベル変換手段の動作を禁止する許可手段と、
を具備し、
前記許可手段は、当該許可手段のレベル変換手段に対応する当該1段または複数段よりも前段に位置する段から、当該レベル変換手段に対応する当該1段または複数段よりも後段に位置する段までの出力信号の論理和を求める論理回路であり、その出力信号により、当該レベル変換手段の動作を許可および禁止する
ことを特徴とするシフトレジスタ回路。 - 前記シフトレジスタ回路の各段は、前記入力信号を双方向に転送可能に構成されることを特徴とする請求項1または2に記載のシフトレジスタ回路。
- 前記レベル変換手段は、当該許可手段によって動作が禁止された場合に、自己への電源供給を遮断する遮断手段を備える
ことを特徴とする請求項2に記載のシフトレジスタ回路。 - 前記レベル変換手段は、当該許可手段によって動作が禁止された場合に、自己への低振幅のクロック信号入力を遮断する遮断手段を備える
ことを特徴とする請求項1乃至4のいずれかに記載のシフトレジスタ回路。 - 前記シフトレジスタ回路および前記レベル変換手段は、同一基板に形成されることを特徴とする請求項1または2に記載のシフトレジスタ回路。
- 前記シフトレジスタ回路および前記レベル変換手段は、同一基板上に同一プロセスで形成された薄膜トランジスタにより構成されてなることを特徴とする請求項6に記載のシフトレジスタ回路。
- 複数の走査線と複数のデータ線との各交点に対応して設けられた画素を有する電気光学装置であって、
前記走査線を順次選択する走査線側駆動手段と、
前記データ線を1本または複数本毎に順次選択するデータ線側駆動手段と、
前記データ線側駆動手段によって選択された前記データ線の1本または複数本に対して、画像信号を供給する画像信号供給手段と、
を具備し、
前記走査線側駆動手段及び/または前記データ線側駆動手段は、請求項1乃至7のいずれかに記載のシフトレジスタ回路を含む
ことを特徴とする電気光学装置。 - 前記電気光学装置は、一対の基板間に液晶を挟持し、前記一対の基板の一方の基板に、前記データ線に供給された前記画像信号を各画素に印加させるトランジスタを各画素毎に有し、
前記走査線側駆動手段及び/または前記データ線側駆動手段は、少なくとも前記一方の基板に互いに同一プロセスで形成されたトランジスタから構成される
ことを特徴とする請求項8に記載の電気光学装置。 - 請求項8または9に記載の電気光学装置を表示手段に用いたことを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33633998A JP3858486B2 (ja) | 1998-11-26 | 1998-11-26 | シフトレジスタ回路、電気光学装置および電子機器 |
US09/449,757 US6670944B1 (en) | 1998-11-26 | 1999-11-26 | Shift register circuit, driving circuit for an electrooptical device, electrooptical device, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33633998A JP3858486B2 (ja) | 1998-11-26 | 1998-11-26 | シフトレジスタ回路、電気光学装置および電子機器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003209435A Division JP2004134053A (ja) | 2003-08-28 | 2003-08-28 | シフトレジスタ回路、電気光学装置の駆動回路、電気光学装置および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000163003A JP2000163003A (ja) | 2000-06-16 |
JP3858486B2 true JP3858486B2 (ja) | 2006-12-13 |
Family
ID=18298107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33633998A Expired - Fee Related JP3858486B2 (ja) | 1998-11-26 | 1998-11-26 | シフトレジスタ回路、電気光学装置および電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6670944B1 (ja) |
JP (1) | JP3858486B2 (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3588007B2 (ja) * | 1999-05-14 | 2004-11-10 | シャープ株式会社 | 双方向シフトレジスタ、および、それを用いた画像表示装置 |
TW538400B (en) * | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
KR100698239B1 (ko) * | 2000-08-30 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 쉬프트 레지스터 회로 |
GB2367414A (en) * | 2000-09-28 | 2002-04-03 | Seiko Epson Corp | Display device using TFT's |
JP2002203397A (ja) * | 2000-10-24 | 2002-07-19 | Alps Electric Co Ltd | シフトレジスタ回路、表示装置およびイメージセンサ |
JP2002175036A (ja) * | 2000-12-07 | 2002-06-21 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
TW591268B (en) * | 2001-03-27 | 2004-06-11 | Sanyo Electric Co | Active matrix type display device |
JP4845281B2 (ja) * | 2001-04-11 | 2011-12-28 | 三洋電機株式会社 | 表示装置 |
JP4439761B2 (ja) * | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
JP3916986B2 (ja) * | 2001-05-18 | 2007-05-23 | シャープ株式会社 | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
US6967639B2 (en) * | 2001-09-26 | 2005-11-22 | International Business Machines Corporation | Image display device, scan line drive circuit and driver circuit for display device |
JP4421208B2 (ja) * | 2002-05-17 | 2010-02-24 | シャープ株式会社 | レベルシフタ回路およびそれを備えた表示装置 |
JP2004021096A (ja) * | 2002-06-19 | 2004-01-22 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
JP4679812B2 (ja) * | 2002-11-07 | 2011-05-11 | シャープ株式会社 | 走査方向制御回路および表示装置 |
JP3797337B2 (ja) * | 2003-02-25 | 2006-07-19 | ソニー株式会社 | シフトレジスタおよび表示装置 |
KR100555528B1 (ko) * | 2003-11-13 | 2006-03-03 | 삼성전자주식회사 | Asg 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법 |
JP4149430B2 (ja) | 2003-12-04 | 2008-09-10 | シャープ株式会社 | パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法 |
KR100583318B1 (ko) * | 2003-12-17 | 2006-05-25 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 게이트 구동장치 및 방법 |
JP2005266178A (ja) * | 2004-03-17 | 2005-09-29 | Sharp Corp | 表示装置の駆動装置、表示装置、及び表示装置の駆動方法 |
JP4127232B2 (ja) * | 2004-04-01 | 2008-07-30 | セイコーエプソン株式会社 | レベルシフタ、レベルシフト回路、電気光学装置、及び電子機器 |
JP2005321457A (ja) * | 2004-05-06 | 2005-11-17 | Seiko Epson Corp | 走査線駆動回路、表示装置及び電子機器 |
JP4732709B2 (ja) * | 2004-05-20 | 2011-07-27 | 株式会社半導体エネルギー研究所 | シフトレジスタ及びそれを用いた電子機器 |
KR100624306B1 (ko) * | 2004-05-28 | 2006-09-18 | 삼성에스디아이 주식회사 | 주사 구동장치와 이를 가지는 평판 표시장치 및 그의구동방법 |
KR101075599B1 (ko) * | 2004-06-23 | 2011-10-20 | 삼성전자주식회사 | 표시장치 |
KR101019416B1 (ko) * | 2004-06-29 | 2011-03-07 | 엘지디스플레이 주식회사 | 쉬프트레지스터 및 이를 포함하는 평판표시장치 |
JP4757915B2 (ja) * | 2006-05-24 | 2011-08-24 | シャープ株式会社 | 表示装置 |
US7512856B2 (en) * | 2006-11-22 | 2009-03-31 | Faraday Technology Corp. | Register circuit, scanning register circuit utilizing register circuits and scanning method thereof |
JP4232819B2 (ja) * | 2006-11-30 | 2009-03-04 | セイコーエプソン株式会社 | 電気光学装置、駆動方法および電子機器 |
JP4968681B2 (ja) * | 2007-07-17 | 2012-07-04 | Nltテクノロジー株式会社 | 半導体回路とそれを用いた表示装置並びにその駆動方法 |
JP4998142B2 (ja) * | 2007-08-23 | 2012-08-15 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
US20090091367A1 (en) * | 2007-10-05 | 2009-04-09 | Himax Technologies Limited | Level shifter concept for fast level transient design |
JP4816686B2 (ja) | 2008-06-06 | 2011-11-16 | ソニー株式会社 | 走査駆動回路 |
KR101322957B1 (ko) * | 2008-10-10 | 2013-10-29 | 엘지디스플레이 주식회사 | 터치 감지장치와 그 출력 보정방법 |
JP5185155B2 (ja) * | 2009-02-24 | 2013-04-17 | 株式会社ジャパンディスプレイセントラル | 液晶表示装置 |
US8947337B2 (en) | 2010-02-11 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
KR102147375B1 (ko) | 2013-12-31 | 2020-08-24 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
CN103996371B (zh) * | 2014-05-30 | 2016-04-13 | 京东方科技集团股份有限公司 | 显示驱动电路、阵列基板及触摸显示装置 |
JP7423990B2 (ja) * | 2019-11-11 | 2024-01-30 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
CN115762387A (zh) * | 2019-12-27 | 2023-03-07 | 厦门天马微电子有限公司 | 一种显示面板、其驱动方法及显示装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3851187A (en) * | 1971-03-05 | 1974-11-26 | H Pao | High speed shift register with t-t-l compatibility |
JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
JP3329008B2 (ja) * | 1993-06-25 | 2002-09-30 | ソニー株式会社 | 双方向信号伝送回路網及び双方向信号転送シフトレジスタ |
JP3516323B2 (ja) * | 1996-05-23 | 2004-04-05 | シャープ株式会社 | シフトレジスタ回路および画像表示装置 |
JP3483714B2 (ja) * | 1996-09-20 | 2004-01-06 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型液晶表示装置 |
JP2000039170A (ja) * | 1998-07-27 | 2000-02-08 | Fujitsu General Ltd | 天井埋込型空気調和機 |
-
1998
- 1998-11-26 JP JP33633998A patent/JP3858486B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-26 US US09/449,757 patent/US6670944B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6670944B1 (en) | 2003-12-30 |
JP2000163003A (ja) | 2000-06-16 |
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Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050318 |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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