JP2002236468A - プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 - Google Patents
プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置Info
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Abstract
(57)【要約】
【課題】 高画質及び低コストを図ることが出来るプラ
ズマディスプレイパネルの駆動方法及びプラズマディス
プレイ装置を提供することを目的とする。 【解決手段】 パルス電圧が緩やかに推移する区間と、
急峻に推移する区間とからなるパルスを、プラズマディ
スプレイパネルの放電セルをリセット放電せしめるべく
印加するリセットパルスとして生成する。この際、上記
パルス電圧値が緩やかに推移する区間内において、放電
セルに印加される電圧値を、最小のリセット放電開始電
圧値に到達させる。
ズマディスプレイパネルの駆動方法及びプラズマディス
プレイ装置を提供することを目的とする。 【解決手段】 パルス電圧が緩やかに推移する区間と、
急峻に推移する区間とからなるパルスを、プラズマディ
スプレイパネルの放電セルをリセット放電せしめるべく
印加するリセットパルスとして生成する。この際、上記
パルス電圧値が緩やかに推移する区間内において、放電
セルに印加される電圧値を、最小のリセット放電開始電
圧値に到達させる。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネルを搭載したプラズマディスプレイ装置に関す
る。
レイパネルを搭載したプラズマディスプレイ装置に関す
る。
【０００２】
【従来の技術】近年、表示装置の大画面化にともなって
薄型のものが要求され、各種の薄型表示デバイスが実用
化されている。交流放電型のプラズマディスプレイパネ
ルは、この薄型表示デバイスの１つとして着目されてい
る。図１は、かかるプラズマディスプレイパネルを搭載
したプラズマディスプレイ装置の概略構成を示す図であ
る。
薄型のものが要求され、各種の薄型表示デバイスが実用
化されている。交流放電型のプラズマディスプレイパネ
ルは、この薄型表示デバイスの１つとして着目されてい
る。図１は、かかるプラズマディスプレイパネルを搭載
したプラズマディスプレイ装置の概略構成を示す図であ
る。
【０００３】図１において、プラズマディスプレイパネ
ルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、こ
れら列電極各々と交叉して配列された夫々ｎ個の行電極
Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電
極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘ
i(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰ１０における第
１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄ
と、行電極Ｘ及びＹとの間には、放電ガスが封入されて
いる放電空間が形成されており、この放電空間を含む各
行電極対と列電極との交差部に、画素を担う放電セルが
形成される構造となっている。
ルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、こ
れら列電極各々と交叉して配列された夫々ｎ個の行電極
Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電
極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘ
i(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰ１０における第
１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄ
と、行電極Ｘ及びＹとの間には、放電ガスが封入されて
いる放電空間が形成されており、この放電空間を含む各
行電極対と列電極との交差部に、画素を担う放電セルが
形成される構造となっている。
【０００４】この際、各放電セルは、放電現象を利用し
て発光を行うものである為、"発光"及び"非発光"の２つ
の状態しかもたない。つまり、最低輝度(非発光状態)
と、最高輝度(発光状態)の２階調分の輝度しか表現出来
ないのである。そこで、駆動装置１００は、このような
ＰＤＰ１０に対して、入力された映像信号に対応した中
間調の輝度表示を実現させるべく、サブフィールド法を
用いた階調駆動を実施する。サブフィールド法には、選
択消去アドレス法と、選択書込アドレス法とがある。選
択消去アドレス法は、予め全放電セル内に壁電荷を形成
しておき(一斉リセット行程Ｒc)、各放電セル内の壁電
荷を入力映像信号に応じて選択的に消去する(画素デー
タ書込行程Ｗc)ものであり、一方、選択書込アドレス法
は、予め全放電セル内の壁電荷を消滅させ(一斉リセッ
ト行程Ｒc)、入力映像信号に応じて各放電セル内に選択
的に壁電荷を形成する(画素データ書込行程Ｗc)もので
ある。
て発光を行うものである為、"発光"及び"非発光"の２つ
の状態しかもたない。つまり、最低輝度(非発光状態)
と、最高輝度(発光状態)の２階調分の輝度しか表現出来
ないのである。そこで、駆動装置１００は、このような
ＰＤＰ１０に対して、入力された映像信号に対応した中
間調の輝度表示を実現させるべく、サブフィールド法を
用いた階調駆動を実施する。サブフィールド法には、選
択消去アドレス法と、選択書込アドレス法とがある。選
択消去アドレス法は、予め全放電セル内に壁電荷を形成
しておき(一斉リセット行程Ｒc)、各放電セル内の壁電
荷を入力映像信号に応じて選択的に消去する(画素デー
タ書込行程Ｗc)ものであり、一方、選択書込アドレス法
は、予め全放電セル内の壁電荷を消滅させ(一斉リセッ
ト行程Ｒc)、入力映像信号に応じて各放電セル内に選択
的に壁電荷を形成する(画素データ書込行程Ｗc)もので
ある。
【０００５】また、サブフィールド法では、入力された
映像信号を各画素毎に対応した例えば４ビットの画素デ
ータに変換し、この４ビットのビット桁各々に対応させ
て１フィールドを図２に示す如く４個のサブフィールド
ＳＦ１〜ＳＦ４に分割する。この際、図２に示す如く、
サブフィールドＳＦ１〜ＳＦ４各々に、上記画素データ
ビットの重み付けに対応した発光実施回数を割り当て
る。そして、各サブフィールド毎に、そのサブフィール
ドに対応している画素データビットの論理レベルに応じ
て発光を実施させる。
映像信号を各画素毎に対応した例えば４ビットの画素デ
ータに変換し、この４ビットのビット桁各々に対応させ
て１フィールドを図２に示す如く４個のサブフィールド
ＳＦ１〜ＳＦ４に分割する。この際、図２に示す如く、
サブフィールドＳＦ１〜ＳＦ４各々に、上記画素データ
ビットの重み付けに対応した発光実施回数を割り当て
る。そして、各サブフィールド毎に、そのサブフィール
ドに対応している画素データビットの論理レベルに応じ
て発光を実施させる。
【０００６】図３は、駆動装置１００が、例えば選択消
去アドレス法にて駆動を実現すべく、１サブフィールド
内において上記ＰＤＰ１０の行電極対及び列電極に印加
する各種駆動パルスと、その印加タイミングとを示す図
である。先ず、一斉リセット行程Ｒcにおいて、駆動装
置１００は、図３に示す如き立ち下がり変化の緩やかな
負極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn各々に
一斉に印加する。更に、かかるリセットパルスＲＰXの
印加と同時に、駆動装置１００は、図３に示す如き立ち
上がり変化の緩やかな正極性のリセットパルスＲＰYを
行電極Ｙ1〜Ｙn各々に一斉に印加する。これらリセット
パルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全
ての放電セルがリセット放電する。そのリセット放電終
息後、各放電セル内には一様に所定量の壁電荷が形成さ
れ、これが保持される。
去アドレス法にて駆動を実現すべく、１サブフィールド
内において上記ＰＤＰ１０の行電極対及び列電極に印加
する各種駆動パルスと、その印加タイミングとを示す図
である。先ず、一斉リセット行程Ｒcにおいて、駆動装
置１００は、図３に示す如き立ち下がり変化の緩やかな
負極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn各々に
一斉に印加する。更に、かかるリセットパルスＲＰXの
印加と同時に、駆動装置１００は、図３に示す如き立ち
上がり変化の緩やかな正極性のリセットパルスＲＰYを
行電極Ｙ1〜Ｙn各々に一斉に印加する。これらリセット
パルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全
ての放電セルがリセット放電する。そのリセット放電終
息後、各放電セル内には一様に所定量の壁電荷が形成さ
れ、これが保持される。
【０００７】かかる一斉リセット行程Ｒcの実行によ
り、ＰＤＰ１０における全放電セルは、後述する発光維
持行程Ｉcにおいて発光(維持放電)可能な状態(以下、"
発光セル"状態と称する)に初期化される。次に、画素デ
ータ書込行程Ｗcにおいて、駆動装置１００は、４ビッ
トの上記画素データの各ビットをサブフィールドＳＦ１
〜ＳＦ４各々に対応させて分離し、そのビットの論理レ
ベルに応じたパルス電圧を有する画素データパルスを生
成する。例えば、サブフィールドＳＦ１の画素データ書
込行程Ｗcでは、駆動装置１００は、上記画素データの
第１ビットの論理レベルに応じたパルス電圧を有する画
素データパルスを生成する。この際、駆動装置１００
は、この第１ビット目の論理レベルが"１"である場合に
は高電圧、"０"である場合には低電圧(０ボルト)のパル
ス電圧を有する画素データパルスを生成する。そして、
駆動装置１００は、かかる画素データパルスを、第１〜
第ｎ表示ライン各々に対応した１表示ライン分毎の画素
データパルス群ＤＰ1〜ＤＰnとして、図３に示す如く順
次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１
００は、各画素データパルス群ＤＰ各々の印加タイミン
グに同期して図３に示す如き負極性の走査パルスＳＰを
発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。
この際、上記走査パルスＳＰが印加された表示ライン
と、高電圧の画素データパルスが印加された"列"との交
差部の放電セルのみに放電(選択消去放電)が生じる。か
かる選択消去放電により、この放電セル内に保持されて
いた壁電荷は消滅し、この放電セルは、後述する発光維
持行程Ｉcにおいて発光(維持放電)することができない
状態(以下、"非発光セル"状態と称する)に推移する。一
方、走査パルスＳＰが印加されながらも低電圧の画素デ
ータパルスが印加された放電セルには上記選択消去放電
は生起されず、この放電セルは、上記一斉リセット行程
Ｒcにて初期化された状態、つまり"発光セル"の状態を
維持する。
り、ＰＤＰ１０における全放電セルは、後述する発光維
持行程Ｉcにおいて発光(維持放電)可能な状態(以下、"
発光セル"状態と称する)に初期化される。次に、画素デ
ータ書込行程Ｗcにおいて、駆動装置１００は、４ビッ
トの上記画素データの各ビットをサブフィールドＳＦ１
〜ＳＦ４各々に対応させて分離し、そのビットの論理レ
ベルに応じたパルス電圧を有する画素データパルスを生
成する。例えば、サブフィールドＳＦ１の画素データ書
込行程Ｗcでは、駆動装置１００は、上記画素データの
第１ビットの論理レベルに応じたパルス電圧を有する画
素データパルスを生成する。この際、駆動装置１００
は、この第１ビット目の論理レベルが"１"である場合に
は高電圧、"０"である場合には低電圧(０ボルト)のパル
ス電圧を有する画素データパルスを生成する。そして、
駆動装置１００は、かかる画素データパルスを、第１〜
第ｎ表示ライン各々に対応した１表示ライン分毎の画素
データパルス群ＤＰ1〜ＤＰnとして、図３に示す如く順
次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１
００は、各画素データパルス群ＤＰ各々の印加タイミン
グに同期して図３に示す如き負極性の走査パルスＳＰを
発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。
この際、上記走査パルスＳＰが印加された表示ライン
と、高電圧の画素データパルスが印加された"列"との交
差部の放電セルのみに放電(選択消去放電)が生じる。か
かる選択消去放電により、この放電セル内に保持されて
いた壁電荷は消滅し、この放電セルは、後述する発光維
持行程Ｉcにおいて発光(維持放電)することができない
状態(以下、"非発光セル"状態と称する)に推移する。一
方、走査パルスＳＰが印加されながらも低電圧の画素デ
ータパルスが印加された放電セルには上記選択消去放電
は生起されず、この放電セルは、上記一斉リセット行程
Ｒcにて初期化された状態、つまり"発光セル"の状態を
維持する。
【０００８】すなわち、かかる画素データ書込行程Ｗc
によれば、ＰＤＰ１０の各放電セルは、入力映像信号に
基づく画素データに応じて"発光セル"状態又は"非発光
セル"状態のいずれか一方の状態に設定されるのであ
る。次に、発光維持行程Ｉcにおいて駆動装置１００
は、図３に示されるように、正極性の維持パルスＩＰX
及び正極性の維持パルスＩＰYを交互に繰り返し行電極
Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに夫々印加する。尚、１サ
ブフィールド内においてこれら維持パルスＩＰX及びＩ
ＰYを印加する回数(期間)は、図２に示されるが如く、
各サブフィールドの重み付けに応じて設定されている。
ここで、壁電荷が存在している放電セル、すなわち"発
光セル"状態にある放電セルのみが、維持パルスＩＰX及
びＩＰYが印加される度に維持放電する。つまり、上記
画素データ書込行程Ｗcにおいて"発光セル"状態に設定
された放電セルのみが、図２に示す如き、各サブフィー
ルドの重み付けに対応して設定された回数分だけ維持放
電に伴う発光を繰り返し、その発光状態を維持するので
ある。
によれば、ＰＤＰ１０の各放電セルは、入力映像信号に
基づく画素データに応じて"発光セル"状態又は"非発光
セル"状態のいずれか一方の状態に設定されるのであ
る。次に、発光維持行程Ｉcにおいて駆動装置１００
は、図３に示されるように、正極性の維持パルスＩＰX
及び正極性の維持パルスＩＰYを交互に繰り返し行電極
Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに夫々印加する。尚、１サ
ブフィールド内においてこれら維持パルスＩＰX及びＩ
ＰYを印加する回数(期間)は、図２に示されるが如く、
各サブフィールドの重み付けに応じて設定されている。
ここで、壁電荷が存在している放電セル、すなわち"発
光セル"状態にある放電セルのみが、維持パルスＩＰX及
びＩＰYが印加される度に維持放電する。つまり、上記
画素データ書込行程Ｗcにおいて"発光セル"状態に設定
された放電セルのみが、図２に示す如き、各サブフィー
ルドの重み付けに対応して設定された回数分だけ維持放
電に伴う発光を繰り返し、その発光状態を維持するので
ある。
【０００９】駆動装置１００は、以上の如き動作を各サ
ブフィールド毎に実施する。この際、各サブフィールド
で生起された上記維持放電に伴う発光の総数(１フィー
ルド内での)により、映像信号に対応した中間調の輝度
が表現される。つまり、上記維持放電に伴う発光によ
り、映像信号に対応した画像表示が為されるのである。
ところが、上述した如き放電現象を利用して画像表示を
行うには、表示画像には関与しない発光を生じさせる放
電をも生起させなければならない。特に、上記一斉リセ
ット行程Ｒcで生起されるリセット放電によると、全て
の放電セルが一斉に発光してしまうので、低輝度な画像
を表示する際にコントラストの低下が顕著に表れてしま
うという問題が生じる。そこで、図３に示す如く、上記
リセット放電を生起させるべく印加するリセットパルス
ＲＰXの立ち下がり変化、及びリセットパルスＲＰYの立
ち上がり変化を夫々緩やかにしている。これにより、リ
セット放電に伴う発光量は減少するが、それに伴い、壁
電荷及びプライミング粒子の形成量も減少してしまう。
この際、所望量の壁電荷及びプライミング粒子を形成さ
せる為には、リセットパルス(ＲＰY、ＲＰX)のパルス電
圧値(ＶR、−ＶR)を高め、更にそのパルス幅(ＴR)を広
くする必要がある。従って、リセットパルスを発生する
ドライバとしては高耐圧のものを用いることになり、コ
スト高となる。更に、リセットパルスのパルス幅を広げ
ると一斉リセット行程Ｒcに費やされる時間が長くなる
ので、その分だけ上記画素データ書込行程Ｗc及び発光
維持行程Ｉcに費やす時間を短縮しなければならない。
ところが、画素データ書込行程Ｗcに費やす時間を短く
すべく上記画素データパルス及び走査パルスＳＰのパル
ス幅を短くすると誤放電が生じ、発光維持行程Ｉcに費
やす時間を短縮すべく維持放電の実施回数を減らすと画
面全体の輝度が低下する。すなわち、画質が低下すると
いう問題が生じるのである。
ブフィールド毎に実施する。この際、各サブフィールド
で生起された上記維持放電に伴う発光の総数(１フィー
ルド内での)により、映像信号に対応した中間調の輝度
が表現される。つまり、上記維持放電に伴う発光によ
り、映像信号に対応した画像表示が為されるのである。
ところが、上述した如き放電現象を利用して画像表示を
行うには、表示画像には関与しない発光を生じさせる放
電をも生起させなければならない。特に、上記一斉リセ
ット行程Ｒcで生起されるリセット放電によると、全て
の放電セルが一斉に発光してしまうので、低輝度な画像
を表示する際にコントラストの低下が顕著に表れてしま
うという問題が生じる。そこで、図３に示す如く、上記
リセット放電を生起させるべく印加するリセットパルス
ＲＰXの立ち下がり変化、及びリセットパルスＲＰYの立
ち上がり変化を夫々緩やかにしている。これにより、リ
セット放電に伴う発光量は減少するが、それに伴い、壁
電荷及びプライミング粒子の形成量も減少してしまう。
この際、所望量の壁電荷及びプライミング粒子を形成さ
せる為には、リセットパルス(ＲＰY、ＲＰX)のパルス電
圧値(ＶR、−ＶR)を高め、更にそのパルス幅(ＴR)を広
くする必要がある。従って、リセットパルスを発生する
ドライバとしては高耐圧のものを用いることになり、コ
スト高となる。更に、リセットパルスのパルス幅を広げ
ると一斉リセット行程Ｒcに費やされる時間が長くなる
ので、その分だけ上記画素データ書込行程Ｗc及び発光
維持行程Ｉcに費やす時間を短縮しなければならない。
ところが、画素データ書込行程Ｗcに費やす時間を短く
すべく上記画素データパルス及び走査パルスＳＰのパル
ス幅を短くすると誤放電が生じ、発光維持行程Ｉcに費
やす時間を短縮すべく維持放電の実施回数を減らすと画
面全体の輝度が低下する。すなわち、画質が低下すると
いう問題が生じるのである。
【００１０】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みて為されたものであり、高画質及び低コスト化を
図ることが出来るプラズマディスプレイパネルの駆動方
法、及びプラズマディスプレイ装置を提供することであ
る。
に鑑みて為されたものであり、高画質及び低コスト化を
図ることが出来るプラズマディスプレイパネルの駆動方
法、及びプラズマディスプレイ装置を提供することであ
る。
【００１１】
【課題を解決するための手段】本発明の第１の特徴によ
るプラズマディスプレイパネルの駆動方法は、マトリク
ス状に配列されて表示画素を担う複数の放電セルがなる
プラズマディスプレイパネルを映像信号に応じて駆動す
るプラズマディスプレイパネルの駆動方法であって、前
記放電セル各々にリセット放電を生起させるべくリセッ
トパルスを前記放電セル各々に印加する一斉リセット行
程と、前記映像信号に対応した画素データに応じて前記
放電セルの発光及び非発光を設定する選択放電を生起さ
せるべき走査パルスを前記放電セル各々に印加する画素
データ書込行程と、発光に設定された放電セルのみを繰
り返し発光させる維持放電を生起させるべき維持パルス
を前記放電セル各々に印加する発光維持行程と、を含
み、前記リセットパルスは、パルス電圧値が緩やかに推
移して最小のリセット放電開始電圧値に到達しこれを越
える第１パルス電圧推移区間と、前記パルス電圧値が急
峻に推移する第２パルス電圧推移区間とからなるもので
ある。
るプラズマディスプレイパネルの駆動方法は、マトリク
ス状に配列されて表示画素を担う複数の放電セルがなる
プラズマディスプレイパネルを映像信号に応じて駆動す
るプラズマディスプレイパネルの駆動方法であって、前
記放電セル各々にリセット放電を生起させるべくリセッ
トパルスを前記放電セル各々に印加する一斉リセット行
程と、前記映像信号に対応した画素データに応じて前記
放電セルの発光及び非発光を設定する選択放電を生起さ
せるべき走査パルスを前記放電セル各々に印加する画素
データ書込行程と、発光に設定された放電セルのみを繰
り返し発光させる維持放電を生起させるべき維持パルス
を前記放電セル各々に印加する発光維持行程と、を含
み、前記リセットパルスは、パルス電圧値が緩やかに推
移して最小のリセット放電開始電圧値に到達しこれを越
える第１パルス電圧推移区間と、前記パルス電圧値が急
峻に推移する第２パルス電圧推移区間とからなるもので
ある。
【００１２】又、本発明の第２の特徴によるプラズマデ
ィスプレイパネルの駆動方法は、マトリクス状に配列さ
れて表示画素を担う複数の放電セルを含むプラズマディ
スプレイパネルを映像信号に応じて駆動するプラズマデ
ィスプレイパネルの駆動方法であって、前記放電セル各
々にリセット放電を生起させるべくリセットパルスを前
記放電セル各々に印加する一斉リセット行程と、前記映
像信号に対応した画素データに応じて前記放電セルの発
光及び非発光の一方を設定する選択放電を生起させるべ
き走査パルスを前記放電セル各々に印加する画素データ
書込行程と、発光に設定された放電セルのみを繰り返し
発光させる維持放電を生起させるべき維持パルスを前記
放電セル各々に印加する発光維持行程と、を含み、前記
リセットパルスは、パルス電圧値が急峻に推移する第１
パルス電圧推移区間と、前記パルス電圧値が緩やかに推
移して最小のリセット放電開始電圧値に到達しこれを越
える第２パルス電圧推移区間とからなるものである。
ィスプレイパネルの駆動方法は、マトリクス状に配列さ
れて表示画素を担う複数の放電セルを含むプラズマディ
スプレイパネルを映像信号に応じて駆動するプラズマデ
ィスプレイパネルの駆動方法であって、前記放電セル各
々にリセット放電を生起させるべくリセットパルスを前
記放電セル各々に印加する一斉リセット行程と、前記映
像信号に対応した画素データに応じて前記放電セルの発
光及び非発光の一方を設定する選択放電を生起させるべ
き走査パルスを前記放電セル各々に印加する画素データ
書込行程と、発光に設定された放電セルのみを繰り返し
発光させる維持放電を生起させるべき維持パルスを前記
放電セル各々に印加する発光維持行程と、を含み、前記
リセットパルスは、パルス電圧値が急峻に推移する第１
パルス電圧推移区間と、前記パルス電圧値が緩やかに推
移して最小のリセット放電開始電圧値に到達しこれを越
える第２パルス電圧推移区間とからなるものである。
【００１３】又、本発明の第３の特徴によるプラズマデ
ィスプレイパネルの駆動方法は、マトリクス状に配列さ
れて表示画素を担う複数の放電セルを含むプラズマディ
スプレイパネルを映像信号に応じて駆動するプラズマデ
ィスプレイパネルの駆動方法であって、前記放電セル各
々にリセット放電を生起させるべくリセットパルスを前
記放電セル各々に印加する一斉リセット行程と、前記映
像信号に対応した画素データに応じて前記放電セルの発
光及び非発光を設定する選択放電を生起させるべき走査
パルスを前記放電セル各々に印加する画素データ書込行
程と、発光に設定された放電セルのみを繰り返し発光さ
せる維持放電を生起させるべき維持パルスを前記放電セ
ル各々に印加する発光維持行程と、を含み、前記リセッ
トパルスは、パルス電圧値が急峻に推移する第１パルス
電圧推移区間と、前記パルス電圧値が緩やかに推移して
最小のリセット放電開始電圧値に到達しこれを越える第
２パルス電圧推移区間と、前記パルス電圧値が急峻に推
移する第３パルス電圧推移区間とからなるものである。
ィスプレイパネルの駆動方法は、マトリクス状に配列さ
れて表示画素を担う複数の放電セルを含むプラズマディ
スプレイパネルを映像信号に応じて駆動するプラズマデ
ィスプレイパネルの駆動方法であって、前記放電セル各
々にリセット放電を生起させるべくリセットパルスを前
記放電セル各々に印加する一斉リセット行程と、前記映
像信号に対応した画素データに応じて前記放電セルの発
光及び非発光を設定する選択放電を生起させるべき走査
パルスを前記放電セル各々に印加する画素データ書込行
程と、発光に設定された放電セルのみを繰り返し発光さ
せる維持放電を生起させるべき維持パルスを前記放電セ
ル各々に印加する発光維持行程と、を含み、前記リセッ
トパルスは、パルス電圧値が急峻に推移する第１パルス
電圧推移区間と、前記パルス電圧値が緩やかに推移して
最小のリセット放電開始電圧値に到達しこれを越える第
２パルス電圧推移区間と、前記パルス電圧値が急峻に推
移する第３パルス電圧推移区間とからなるものである。
【００１４】又、本発明の第１の特徴によるプラズマデ
ィスプレイ装置は、マトリクス状に配列されて表示画素
を担う複数の放電セルを含むプラズマディスプレイパネ
ルを映像信号に応じて駆動するプラズマディスプレイ装
置であって、前記放電セル各々にリセット放電を生起さ
せるべきリセットパルスを生成して前記放電セル各々に
印加するリセットパルス生成手段と、前記映像信号に対
応した画素データに応じて前記放電セルの発光及び非発
光の一方を設定する選択放電を生起させるべき走査パル
スを生成して前記放電セル各々に印加する走査パルス生
成手段と、発光に設定された放電セルのみを繰り返し発
光させる維持放電を生起させるべき維持パルスを生成し
て前記放電セル各々に印加する維持パルス生成手段と、
を有し、前記リセットパルスは、パルス電圧値が緩やか
に推移して最小のリセット放電開始電圧値に到達しこれ
を越える第１パルス電圧推移区間と、前記パルス電圧値
が急峻に推移する第２パルス電圧推移区間とからなるも
のである。
ィスプレイ装置は、マトリクス状に配列されて表示画素
を担う複数の放電セルを含むプラズマディスプレイパネ
ルを映像信号に応じて駆動するプラズマディスプレイ装
置であって、前記放電セル各々にリセット放電を生起さ
せるべきリセットパルスを生成して前記放電セル各々に
印加するリセットパルス生成手段と、前記映像信号に対
応した画素データに応じて前記放電セルの発光及び非発
光の一方を設定する選択放電を生起させるべき走査パル
スを生成して前記放電セル各々に印加する走査パルス生
成手段と、発光に設定された放電セルのみを繰り返し発
光させる維持放電を生起させるべき維持パルスを生成し
て前記放電セル各々に印加する維持パルス生成手段と、
を有し、前記リセットパルスは、パルス電圧値が緩やか
に推移して最小のリセット放電開始電圧値に到達しこれ
を越える第１パルス電圧推移区間と、前記パルス電圧値
が急峻に推移する第２パルス電圧推移区間とからなるも
のである。
【００１５】又、本発明の第２の特徴によるプラズマデ
ィスプレイ装置は、マトリクス状に配列されて表示画素
を担う複数の放電セルを含むプラズマディスプレイパネ
ルを映像信号に応じて駆動するプラズマディスプレイ装
置であって、前記放電セル各々にリセット放電を生起さ
せるべきリセットパルスを生成して前記放電セル各々に
印加するリセットパルス生成手段と、前記映像信号に対
応した画素データに応じて前記放電セルの発光及び非発
光の一方を設定する選択放電を生起させるべき走査パル
スを生成して前記放電セル各々に印加する走査パルス生
成手段と、発光に設定された放電セルのみを繰り返し発
光させる維持放電を生起させるべき維持パルスを生成し
て前記放電セル各々に印加する維持パルス生成手段と、
を有し、前記リセットパルスは、パルス電圧値が急峻に
推移する第１パルス電圧推移区間と、前記パルス電圧値
が緩やかに推移して最小のリセット放電開始電圧値に到
達しこれを越える第２パルス電圧推移区間とからなるも
のである。
ィスプレイ装置は、マトリクス状に配列されて表示画素
を担う複数の放電セルを含むプラズマディスプレイパネ
ルを映像信号に応じて駆動するプラズマディスプレイ装
置であって、前記放電セル各々にリセット放電を生起さ
せるべきリセットパルスを生成して前記放電セル各々に
印加するリセットパルス生成手段と、前記映像信号に対
応した画素データに応じて前記放電セルの発光及び非発
光の一方を設定する選択放電を生起させるべき走査パル
スを生成して前記放電セル各々に印加する走査パルス生
成手段と、発光に設定された放電セルのみを繰り返し発
光させる維持放電を生起させるべき維持パルスを生成し
て前記放電セル各々に印加する維持パルス生成手段と、
を有し、前記リセットパルスは、パルス電圧値が急峻に
推移する第１パルス電圧推移区間と、前記パルス電圧値
が緩やかに推移して最小のリセット放電開始電圧値に到
達しこれを越える第２パルス電圧推移区間とからなるも
のである。
【００１６】又、本発明の第３の特徴によるプラズマデ
ィスプレイ装置は、マトリクス状に配列されて表示画素
を担う複数の放電セルを含むプラズマディスプレイパネ
ルを映像信号に応じて駆動するプラズマディスプレイ装
置であって、前記放電セル各々にリセット放電を生起さ
せるべきリセットパルスを生成して前記放電セル各々に
印加するリセットパルス生成手段と、前記映像信号に対
応した画素データに応じて前記放電セルの発光及び非発
光の一方を設定する選択放電を生起させるべき走査パル
スを生成して前記放電セル各々に印加する走査パルス生
成手段と、発光が設定された放電セルのみを繰り返し発
光させる維持放電を生起させるべき維持パルスを生成し
て前記放電セル各々に印加する維持パルス生成手段と、
を有し、前記リセットパルスは、パルス電圧値が急峻に
推移する第１パルス電圧推移区間と、前記パルス電圧値
が緩やかに推移して最小のリセット放電開始電圧値に到
達しこれを越える第２パルス電圧推移区間と、前記パル
ス電圧値が急峻に推移する第３パルス電圧推移区間とか
らなるものである。
ィスプレイ装置は、マトリクス状に配列されて表示画素
を担う複数の放電セルを含むプラズマディスプレイパネ
ルを映像信号に応じて駆動するプラズマディスプレイ装
置であって、前記放電セル各々にリセット放電を生起さ
せるべきリセットパルスを生成して前記放電セル各々に
印加するリセットパルス生成手段と、前記映像信号に対
応した画素データに応じて前記放電セルの発光及び非発
光の一方を設定する選択放電を生起させるべき走査パル
スを生成して前記放電セル各々に印加する走査パルス生
成手段と、発光が設定された放電セルのみを繰り返し発
光させる維持放電を生起させるべき維持パルスを生成し
て前記放電セル各々に印加する維持パルス生成手段と、
を有し、前記リセットパルスは、パルス電圧値が急峻に
推移する第１パルス電圧推移区間と、前記パルス電圧値
が緩やかに推移して最小のリセット放電開始電圧値に到
達しこれを越える第２パルス電圧推移区間と、前記パル
ス電圧値が急峻に推移する第３パルス電圧推移区間とか
らなるものである。
【００１７】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図４は、本発明による駆動方
法に従ってプラズマディスプレイパネルの駆動を行うプ
ラズマディスプレイ装置の構成を示す図である。図４に
おいて、プラズマディスプレイパネルとしてのＰＤＰ１
０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交
叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極
Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電
極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi
(1≦i≦n)にてＰＤＰ１０における第１表示ライン〜第
ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及び
Ｙとの間には、放電ガスが封入されている放電空間が形
成されており、この放電空間を含む各行電極対と列電極
との各交差部に、表示画素を担う放電セルがマトリクス
状に形成される構造となっている。
照しつつ詳細に説明する。図４は、本発明による駆動方
法に従ってプラズマディスプレイパネルの駆動を行うプ
ラズマディスプレイ装置の構成を示す図である。図４に
おいて、プラズマディスプレイパネルとしてのＰＤＰ１
０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交
叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極
Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電
極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi
(1≦i≦n)にてＰＤＰ１０における第１表示ライン〜第
ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及び
Ｙとの間には、放電ガスが封入されている放電空間が形
成されており、この放電空間を含む各行電極対と列電極
との各交差部に、表示画素を担う放電セルがマトリクス
状に形成される構造となっている。
【００１８】Ａ／Ｄ変換器１は、入力された映像信号を
サンプリングして、これを各画素毎の輝度レベルを表す
Ｎビットの画素データＰＤに変換する。メモリ３は、駆
動制御回路４から供給された書込信号に従って上記画素
データＰＤを順次書き込む。そして、１画面分、つまり
第１行・第１列の画素に対応した画素データＰＤ11か
ら、第ｎ行・第ｍ列の画素に対応した画素データＰＤnm
までの(ｎ×ｍ)個分の画素データＰＤの書き込みが終了
すると、メモリ３は、以下の如き読み出し動作を行う。
先ず、メモリ３は、画素データＰＤ11〜ＰＤnm各々の第
１ビット目を画素駆動データビットＤＢ１11〜ＤＢ１nm
と捉え、これらを駆動制御回路４から供給された読出ア
ドレスに従って１表示ライン分ずつ読み出してアドレス
ドライバ６に供給する。次に、メモリ３は、画素データ
ＰＤ11〜ＰＤnm各々の第２ビット目を画素駆動データビ
ットＤＢ２11〜ＤＢ２nmと捉え、これらを駆動制御回路
４から供給された読出アドレスに従って１表示ライン分
ずつ読み出してアドレスドライバ６に供給する。以下、
同様にしてメモリ３は、画素データＰＤ11〜ＰＤnm各々
の第３〜第Ｎビットを夫々画素駆動データビットＤＢ３
〜ＤＢ(Ｎ)と捉え、各ＤＢ毎に１表示ライン分ずつ読み
出してアドレスドライバ６に供給して行く。
サンプリングして、これを各画素毎の輝度レベルを表す
Ｎビットの画素データＰＤに変換する。メモリ３は、駆
動制御回路４から供給された書込信号に従って上記画素
データＰＤを順次書き込む。そして、１画面分、つまり
第１行・第１列の画素に対応した画素データＰＤ11か
ら、第ｎ行・第ｍ列の画素に対応した画素データＰＤnm
までの(ｎ×ｍ)個分の画素データＰＤの書き込みが終了
すると、メモリ３は、以下の如き読み出し動作を行う。
先ず、メモリ３は、画素データＰＤ11〜ＰＤnm各々の第
１ビット目を画素駆動データビットＤＢ１11〜ＤＢ１nm
と捉え、これらを駆動制御回路４から供給された読出ア
ドレスに従って１表示ライン分ずつ読み出してアドレス
ドライバ６に供給する。次に、メモリ３は、画素データ
ＰＤ11〜ＰＤnm各々の第２ビット目を画素駆動データビ
ットＤＢ２11〜ＤＢ２nmと捉え、これらを駆動制御回路
４から供給された読出アドレスに従って１表示ライン分
ずつ読み出してアドレスドライバ６に供給する。以下、
同様にしてメモリ３は、画素データＰＤ11〜ＰＤnm各々
の第３〜第Ｎビットを夫々画素駆動データビットＤＢ３
〜ＤＢ(Ｎ)と捉え、各ＤＢ毎に１表示ライン分ずつ読み
出してアドレスドライバ６に供給して行く。
【００１９】駆動制御回路４は、図５に示す発光駆動フ
ォーマットに従ってＰＤＰ１０を階調駆動すべき各種ス
イッチング信号を発生して、アドレスドライバ６、Ｘ行
電極ドライバ７及びＹ行電極ドライバ８各々に供給す
る。尚、図５に示す発光駆動フォーマットでは、１フィ
ールドの表示期間をＮ個のサブフィールドＳＦ１〜ＳＦ
(Ｎ)に分割し、各サブフィールド内において前述した如
き画素データ書込行程Ｗc及び発光維持行程Ｉcの各々を
実行する。更に、先頭のサブフィールドＳＦ１において
のみで一斉リセット行程Ｒcを実行し、最後尾のサブフ
ィールドＳＦ(Ｎ)においてのみで、各放電セル内に残留
している壁電荷を消滅させる消去行程Ｅを実行する。
ォーマットに従ってＰＤＰ１０を階調駆動すべき各種ス
イッチング信号を発生して、アドレスドライバ６、Ｘ行
電極ドライバ７及びＹ行電極ドライバ８各々に供給す
る。尚、図５に示す発光駆動フォーマットでは、１フィ
ールドの表示期間をＮ個のサブフィールドＳＦ１〜ＳＦ
(Ｎ)に分割し、各サブフィールド内において前述した如
き画素データ書込行程Ｗc及び発光維持行程Ｉcの各々を
実行する。更に、先頭のサブフィールドＳＦ１において
のみで一斉リセット行程Ｒcを実行し、最後尾のサブフ
ィールドＳＦ(Ｎ)においてのみで、各放電セル内に残留
している壁電荷を消滅させる消去行程Ｅを実行する。
【００２０】図６は、上記Ｘ行電極ドライバ７及びＹ行
電極ドライバ８各々の内部構成を示す図である。図６に
示すように、Ｘ行電極ドライバ７には、上記リセットパ
ルスＲＰX'を発生する為のリセットパルス発生回路Ｒ
Ｘ、及び上記維持パルスＩＰXを発生する為の維持パル
ス発生回路ＩＸが設けられている。
電極ドライバ８各々の内部構成を示す図である。図６に
示すように、Ｘ行電極ドライバ７には、上記リセットパ
ルスＲＰX'を発生する為のリセットパルス発生回路Ｒ
Ｘ、及び上記維持パルスＩＰXを発生する為の維持パル
ス発生回路ＩＸが設けられている。
【００２１】上記維持パルス発生回路ＩＸは、直流の電
圧ＶS1を発生する直流電源Ｂ１、スイッチング素子Ｓ１
〜Ｓ４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ
２、及びコンデンサＣ１から構成される。スイッチング
素子Ｓ１は、駆動制御回路４から供給されたスイッチン
グ信号ＳＷ１が論理レベル"１"である期間中に限りオン
状態となり、コンデンサＣ１の一端上の電位をコイルＬ
１、ダイオードＤ１を介して行電極Ｘに印加する。スイ
ッチング素子Ｓ２は、駆動制御回路４から供給されたス
イッチング信号ＳＷ２が論理レベル"１"である期間中に
限りオン状態となり、行電極Ｘ上の電位をコイルＬ２、
及びダイオードＤ２を介してコンデンサＣ１の一端に印
加する。スイッチング素子Ｓ３は、駆動制御回路４から
供給されたスイッチング信号ＳＷ３が論理レベル"１"で
ある期間中に限りオン状態となり、上記直流電源Ｂ１が
発生した電圧ＶS1を行電極Ｘに印加する。スイッチング
素子Ｓ４は、駆動制御回路４から供給されたスイッチン
グ信号ＳＷ４が論理レベル"１"である期間中に限りオン
状態となり、行電極Ｘを接地する。
圧ＶS1を発生する直流電源Ｂ１、スイッチング素子Ｓ１
〜Ｓ４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ
２、及びコンデンサＣ１から構成される。スイッチング
素子Ｓ１は、駆動制御回路４から供給されたスイッチン
グ信号ＳＷ１が論理レベル"１"である期間中に限りオン
状態となり、コンデンサＣ１の一端上の電位をコイルＬ
１、ダイオードＤ１を介して行電極Ｘに印加する。スイ
ッチング素子Ｓ２は、駆動制御回路４から供給されたス
イッチング信号ＳＷ２が論理レベル"１"である期間中に
限りオン状態となり、行電極Ｘ上の電位をコイルＬ２、
及びダイオードＤ２を介してコンデンサＣ１の一端に印
加する。スイッチング素子Ｓ３は、駆動制御回路４から
供給されたスイッチング信号ＳＷ３が論理レベル"１"で
ある期間中に限りオン状態となり、上記直流電源Ｂ１が
発生した電圧ＶS1を行電極Ｘに印加する。スイッチング
素子Ｓ４は、駆動制御回路４から供給されたスイッチン
グ信号ＳＷ４が論理レベル"１"である期間中に限りオン
状態となり、行電極Ｘを接地する。
【００２２】上記リセットパルス発生回路ＲＸは、直流
の電圧ＶR'を発生する直流電源Ｂ２、スイッチング素子
Ｓ７、Ｓ８、抵抗Ｒ１及びＲ２から構成される。尚、抵
抗Ｒ１の抵抗値ｒ１は抵抗Ｒ２の抵抗値ｒ２よりも高
い。直流電源Ｂ２の正側端子は接地されており、その負
側端子は上記スイッチング素子Ｓ７及びＳ８各々に接続
されている。スイッチング素子Ｓ７は、駆動制御回路４
から供給されたスイッチング信号ＳＷ７が論理レベル"
１"である期間中に限りオン状態となり、直流電源Ｂ２
の負側端子電圧である電圧−ＶR'を抵抗Ｒ１を介して行
電極Ｘに印加する。スイッチング素子Ｓ８は、駆動制御
回路４から供給されたスイッチング信号ＳＷ８が論理レ
ベル"１"である期間中に限りオン状態となり、直流電源
Ｂ２の負側端子電圧である電圧−ＶR'を抵抗Ｒ２を介し
て行電極Ｘに印加する。
の電圧ＶR'を発生する直流電源Ｂ２、スイッチング素子
Ｓ７、Ｓ８、抵抗Ｒ１及びＲ２から構成される。尚、抵
抗Ｒ１の抵抗値ｒ１は抵抗Ｒ２の抵抗値ｒ２よりも高
い。直流電源Ｂ２の正側端子は接地されており、その負
側端子は上記スイッチング素子Ｓ７及びＳ８各々に接続
されている。スイッチング素子Ｓ７は、駆動制御回路４
から供給されたスイッチング信号ＳＷ７が論理レベル"
１"である期間中に限りオン状態となり、直流電源Ｂ２
の負側端子電圧である電圧−ＶR'を抵抗Ｒ１を介して行
電極Ｘに印加する。スイッチング素子Ｓ８は、駆動制御
回路４から供給されたスイッチング信号ＳＷ８が論理レ
ベル"１"である期間中に限りオン状態となり、直流電源
Ｂ２の負側端子電圧である電圧−ＶR'を抵抗Ｒ２を介し
て行電極Ｘに印加する。
【００２３】一方、Ｙ行電極ドライバ８には、上記リセ
ットパルスＲＰY'を発生する為のリセットパルス発生回
路ＲＹ、上記走査パルスＳＰを発生する為の走査パルス
発生回路ＳＹ、及び上記維持パルスＩＰYを発生する為
の維持パルス発生回路ＩＹが設けられている。上記リセ
ットパルス発生回路ＲＹは、直流の電圧ＶR'を発生する
直流電源Ｂ４、スイッチング素子Ｓ１５〜Ｓ１７、抵抗
Ｒ３及びＲ４から構成される。尚、抵抗Ｒ３の抵抗値ｒ
１は抵抗Ｒ４の抵抗値ｒ２よりも高い。直流電源Ｂ４の
負側端子は接地されており、その正側端子は上記スイッ
チング素子Ｓ１６及びＳ１７各々に接続されている。ス
イッチング素子Ｓ１６は、駆動制御回路４から供給され
たスイッチング信号ＳＷ１６が論理レベル"１"である期
間中に限りオン状態となり、直流電源Ｂ４の正側端子電
圧である電圧ＶR'を抵抗Ｒ３を介してライン２０上に印
加する。スイッチング素子Ｓ１７は、駆動制御回路４か
ら供給されたスイッチング信号ＳＷ１７が論理レベル"
１"である期間中に限りオン状態となり、直流電源Ｂ４
の正側端子電圧である電圧ＶR'を抵抗Ｒ４を介して上記
ライン２０上に印加する。スイッチング素子Ｓ１５は、
駆動制御回路４から供給されたスイッチング信号ＳＷ１
５が論理レベル"１"である期間中に限りオン状態となっ
て、上記ライン２０と後述するライン１２を接続する。
ットパルスＲＰY'を発生する為のリセットパルス発生回
路ＲＹ、上記走査パルスＳＰを発生する為の走査パルス
発生回路ＳＹ、及び上記維持パルスＩＰYを発生する為
の維持パルス発生回路ＩＹが設けられている。上記リセ
ットパルス発生回路ＲＹは、直流の電圧ＶR'を発生する
直流電源Ｂ４、スイッチング素子Ｓ１５〜Ｓ１７、抵抗
Ｒ３及びＲ４から構成される。尚、抵抗Ｒ３の抵抗値ｒ
１は抵抗Ｒ４の抵抗値ｒ２よりも高い。直流電源Ｂ４の
負側端子は接地されており、その正側端子は上記スイッ
チング素子Ｓ１６及びＳ１７各々に接続されている。ス
イッチング素子Ｓ１６は、駆動制御回路４から供給され
たスイッチング信号ＳＷ１６が論理レベル"１"である期
間中に限りオン状態となり、直流電源Ｂ４の正側端子電
圧である電圧ＶR'を抵抗Ｒ３を介してライン２０上に印
加する。スイッチング素子Ｓ１７は、駆動制御回路４か
ら供給されたスイッチング信号ＳＷ１７が論理レベル"
１"である期間中に限りオン状態となり、直流電源Ｂ４
の正側端子電圧である電圧ＶR'を抵抗Ｒ４を介して上記
ライン２０上に印加する。スイッチング素子Ｓ１５は、
駆動制御回路４から供給されたスイッチング信号ＳＷ１
５が論理レベル"１"である期間中に限りオン状態となっ
て、上記ライン２０と後述するライン１２を接続する。
【００２４】上記維持パルス発生回路ＩＹは、直流の電
圧ＶS1を発生する直流電源Ｂ３、スイッチング素子Ｓ１
１〜Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及び
Ｄ４、及びコンデンサＣ２から構成される。スイッチン
グ素子Ｓ１１は、駆動制御回路４から供給されたスイッ
チング信号ＳＷ１１が論理レベル"１"である期間中に限
りオン状態となり、コンデンサＣ２の一端上の電位をコ
イルＬ３、ダイオードＤ３を介してライン１２上に印加
する。スイッチング素子Ｓ１２は、駆動制御回路４から
供給されたスイッチング信号ＳＷ１２が論理レベル"１"
である期間中に限りオン状態となり、上記ライン１２上
の電位をコイルＬ４、及びダイオードＤ４を介してコン
デンサＣ２の一端に印加する。スイッチング素子Ｓ１３
は、駆動制御回路４から供給されたスイッチング信号Ｓ
Ｗ１３が論理レベル"１"である期間中に限りオン状態と
なり、上記直流電源Ｂ３が発生した電圧ＶS1を上記ライ
ン１２上に印加する。スイッチング素子Ｓ１４は、駆動
制御回路４から供給されたスイッチング信号ＳＷ１４が
論理レベル"１"である期間中に限りオン状態となり、上
記ライン１２を接地する。
圧ＶS1を発生する直流電源Ｂ３、スイッチング素子Ｓ１
１〜Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及び
Ｄ４、及びコンデンサＣ２から構成される。スイッチン
グ素子Ｓ１１は、駆動制御回路４から供給されたスイッ
チング信号ＳＷ１１が論理レベル"１"である期間中に限
りオン状態となり、コンデンサＣ２の一端上の電位をコ
イルＬ３、ダイオードＤ３を介してライン１２上に印加
する。スイッチング素子Ｓ１２は、駆動制御回路４から
供給されたスイッチング信号ＳＷ１２が論理レベル"１"
である期間中に限りオン状態となり、上記ライン１２上
の電位をコイルＬ４、及びダイオードＤ４を介してコン
デンサＣ２の一端に印加する。スイッチング素子Ｓ１３
は、駆動制御回路４から供給されたスイッチング信号Ｓ
Ｗ１３が論理レベル"１"である期間中に限りオン状態と
なり、上記直流電源Ｂ３が発生した電圧ＶS1を上記ライ
ン１２上に印加する。スイッチング素子Ｓ１４は、駆動
制御回路４から供給されたスイッチング信号ＳＷ１４が
論理レベル"１"である期間中に限りオン状態となり、上
記ライン１２を接地する。
【００２５】上記走査パルス発生回路ＳＹは、実際に
は、各行電極Ｙ1〜Ｙn毎に設けられており、夫々、直流
の電圧Ｖhを発生する直流電源Ｂ５、スイッチング素子
Ｓ２１、Ｓ２２、ダイオードＤ５及びＤ６から構成され
る。スイッチング素子Ｓ２１は、駆動制御回路４から供
給されたスイッチング信号ＳＷ２１が論理レベル"１"で
ある期間中に限りオン状態となり、直流電源Ｂ５の正側
端子、行電極Ｙ及びダイオードＤ６のカソード端を夫々
接続する。スイッチング素子Ｓ２２は、駆動制御回路４
から供給されたスイッチング信号ＳＷ２２が論理レベ
ル"１"である期間中に限りオン状態となり、直流電源Ｂ
５の負側端子、行電極Ｙ及びダイオードＤ５のアノード
端を夫々接続する。
は、各行電極Ｙ1〜Ｙn毎に設けられており、夫々、直流
の電圧Ｖhを発生する直流電源Ｂ５、スイッチング素子
Ｓ２１、Ｓ２２、ダイオードＤ５及びＤ６から構成され
る。スイッチング素子Ｓ２１は、駆動制御回路４から供
給されたスイッチング信号ＳＷ２１が論理レベル"１"で
ある期間中に限りオン状態となり、直流電源Ｂ５の正側
端子、行電極Ｙ及びダイオードＤ６のカソード端を夫々
接続する。スイッチング素子Ｓ２２は、駆動制御回路４
から供給されたスイッチング信号ＳＷ２２が論理レベ
ル"１"である期間中に限りオン状態となり、直流電源Ｂ
５の負側端子、行電極Ｙ及びダイオードＤ５のアノード
端を夫々接続する。
【００２６】図７は、図５に示すサブフィールドＳＦ１
内において、上記アドレスドライバ６、Ｘ行電極ドライ
バ７及びＹ行電極ドライバ８が、選択消去アドレス法を
採用した場合の、ＰＤＰ１０に印加する各種駆動パルス
とその印加タイミングとを示す図である。一斉リセット
行程Ｒcにおいて、駆動制御回路４は、上記リセットパ
ルス発生回路ＲＸに対して図７に示す如く変化するスイ
ッチング信号ＳＷ７及びＳＷ８を供給する。すなわち、
先ず、駆動制御回路４は、論理レベル"１"のスイッチン
グ信号ＳＷ７及び論理レベル"０"のスイッチング信号Ｓ
Ｗ８を２０[μsec]以上の時間に亘って上記リセットパ
ルス発生回路ＲＸに供給しつづける(第１パルス電圧推
移区間Ｔa)。これにより、スイッチング素子Ｓ７及びＳ
８の内、Ｓ７のみがオン状態となり、直流電源Ｂ２の負
側端子電圧である電圧−ＶR'が抵抗Ｒ１を介して行電極
Ｘに印加される。この際、行電極Ｘ及び行電極Ｙ間には
負荷容量Ｃ0が存在する為、行電極Ｘ上の電圧は図７に
示す如く緩やかに下降して行く。すなわち、上記第１パ
ルス電圧推移区間Ｔaでは、行電極Ｘ上の電圧が緩やか
に低下し始めてから２０[μsec]程度経過後に、そのパ
ルス電圧値が最小リセット放電開始電圧−ＶMINの１／
２の電圧(−ＶMIN＞−ＶR')に到達し、これを下回る。
この際、駆動制御回路４は、上記スイッチング信号ＳＷ
７を論理レベル"０"、ＳＷ８を論理レベル"１"に切り換
える(第２パルス電圧推移区間Ｔb)。これにより、スイ
ッチング素子Ｓ７及びＳ８の内のＳ８のみがオン状態と
なり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が
抵抗Ｒ２を介して行電極Ｘに印加される。尚、抵抗Ｒ２
の抵抗値ｒ２は抵抗Ｒ１の抵抗値ｒ１よりも低い為、図
７に示す如くその電圧値は急峻に降下して電圧−ＶR'に
至る。
内において、上記アドレスドライバ６、Ｘ行電極ドライ
バ７及びＹ行電極ドライバ８が、選択消去アドレス法を
採用した場合の、ＰＤＰ１０に印加する各種駆動パルス
とその印加タイミングとを示す図である。一斉リセット
行程Ｒcにおいて、駆動制御回路４は、上記リセットパ
ルス発生回路ＲＸに対して図７に示す如く変化するスイ
ッチング信号ＳＷ７及びＳＷ８を供給する。すなわち、
先ず、駆動制御回路４は、論理レベル"１"のスイッチン
グ信号ＳＷ７及び論理レベル"０"のスイッチング信号Ｓ
Ｗ８を２０[μsec]以上の時間に亘って上記リセットパ
ルス発生回路ＲＸに供給しつづける(第１パルス電圧推
移区間Ｔa)。これにより、スイッチング素子Ｓ７及びＳ
８の内、Ｓ７のみがオン状態となり、直流電源Ｂ２の負
側端子電圧である電圧−ＶR'が抵抗Ｒ１を介して行電極
Ｘに印加される。この際、行電極Ｘ及び行電極Ｙ間には
負荷容量Ｃ0が存在する為、行電極Ｘ上の電圧は図７に
示す如く緩やかに下降して行く。すなわち、上記第１パ
ルス電圧推移区間Ｔaでは、行電極Ｘ上の電圧が緩やか
に低下し始めてから２０[μsec]程度経過後に、そのパ
ルス電圧値が最小リセット放電開始電圧−ＶMINの１／
２の電圧(−ＶMIN＞−ＶR')に到達し、これを下回る。
この際、駆動制御回路４は、上記スイッチング信号ＳＷ
７を論理レベル"０"、ＳＷ８を論理レベル"１"に切り換
える(第２パルス電圧推移区間Ｔb)。これにより、スイ
ッチング素子Ｓ７及びＳ８の内のＳ８のみがオン状態と
なり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が
抵抗Ｒ２を介して行電極Ｘに印加される。尚、抵抗Ｒ２
の抵抗値ｒ２は抵抗Ｒ１の抵抗値ｒ１よりも低い為、図
７に示す如くその電圧値は急峻に降下して電圧−ＶR'に
至る。
【００２７】かかる動作により、Ｘ行電極ドライバ７
は、図７に示す如き波形を有する負極性のリセットパル
スＲＰX'を行電極Ｘ1〜Ｘn各々に一斉に印加する。すな
わち、Ｘ行電極ドライバ７は、図７に示す如く、最初、
緩やかに電圧が低下して最小リセット放電開始電圧−Ｖ
MINの１／２の電圧に到達してこれを下回り(第１パルス
電圧推移区間Ｔa)、その後、急峻に電圧が低下してパル
ス電圧−ＶR'に到達する(第２パルス電圧推移区間Ｔb)
リセットパルスＲＰX'を行電極Ｘ1〜Ｘnに印加するので
ある。なお、一斉リセット行程Ｒcの間において、第２
パルス電圧推移区間Ｔｂの後から画素データ書込行程Ｗ
cが開始されるまでの期間は、移行区間Ｔrとなる。
は、図７に示す如き波形を有する負極性のリセットパル
スＲＰX'を行電極Ｘ1〜Ｘn各々に一斉に印加する。すな
わち、Ｘ行電極ドライバ７は、図７に示す如く、最初、
緩やかに電圧が低下して最小リセット放電開始電圧−Ｖ
MINの１／２の電圧に到達してこれを下回り(第１パルス
電圧推移区間Ｔa)、その後、急峻に電圧が低下してパル
ス電圧−ＶR'に到達する(第２パルス電圧推移区間Ｔb)
リセットパルスＲＰX'を行電極Ｘ1〜Ｘnに印加するので
ある。なお、一斉リセット行程Ｒcの間において、第２
パルス電圧推移区間Ｔｂの後から画素データ書込行程Ｗ
cが開始されるまでの期間は、移行区間Ｔrとなる。
【００２８】更に、かかる一斉リセット行程Ｒcにおい
て、駆動制御回路４は、論理レベル"１"のスイッチング
信号ＳＷ２１及び論理レベル"０"のスイッチング信号Ｓ
Ｗ２２を上記走査パルス発生回路ＳＹに供給する。これ
により、スイッチング素子Ｓ２１がオン状態となり、ラ
イン２０上の電位はそのまま行電極Ｙに印加されること
になる。更に、かかる一斉リセット行程Ｒc内におい
て、駆動制御回路４は、上記リセットパルス発生回路Ｒ
Ｙに対して図７に示す如く変化するスイッチング信号Ｓ
Ｗ１６及びＳＷ１７を供給する。すなわち、先ず、駆動
制御回路４は、論理レベル"１"のスイッチング信号ＳＷ
１６及び論理レベル"０"のスイッチング信号ＳＷ１７を
２０[μsec]以上の時間に亘って上記リセットパルス発
生回路ＲＹに供給しつづける(第１パルス電圧推移区間
Ｔa)。これにより、スイッチング素子Ｓ１６及びＳ１７
の内、Ｓ１６のみがオン状態となり、直流電源Ｂ４の正
側端子電圧である電圧ＶR'が抵抗Ｒ３及びライン２０を
介して行電極Ｙに印加される。この際、行電極Ｘ及び行
電極Ｙ間には負荷容量Ｃ0が存在する為、行電極Ｙ上の
電圧は図７に示す如く緩やかに上昇して行く。すなわ
ち、上記第１パルス電圧推移区間Ｔaでは、行電極Ｙ上
の電圧が上昇し始めてから２０[μsec]程度経過後に、
そのパルス電圧値が最小リセット放電開始電圧ＶMINの
１／２の電圧(ＶMIN＜ＶR')に到達し、これを上回る。
この際、駆動制御回路４は、上記スイッチング信号ＳＷ
１６を論理レベル"０"、ＳＷ１７を論理レベル"１"に切
り換える(第２パルス電圧推移区間Ｔb)。これにより、
スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１７のみが
オン状態となり、直流電源Ｂ４の正側端子電圧である電
圧ＶR'が抵抗Ｒ４及びライン２０を介して行電極Ｙに印
加される。尚、抵抗Ｒ４の抵抗値ｒ２は抵抗Ｒ３の抵抗
値ｒ１よりも低い為、図７に示す如くその電圧値は上記
第１パルス電圧推移区間Ｔaでの場合よりも急峻に上昇
して電圧ＶR'に至る。
て、駆動制御回路４は、論理レベル"１"のスイッチング
信号ＳＷ２１及び論理レベル"０"のスイッチング信号Ｓ
Ｗ２２を上記走査パルス発生回路ＳＹに供給する。これ
により、スイッチング素子Ｓ２１がオン状態となり、ラ
イン２０上の電位はそのまま行電極Ｙに印加されること
になる。更に、かかる一斉リセット行程Ｒc内におい
て、駆動制御回路４は、上記リセットパルス発生回路Ｒ
Ｙに対して図７に示す如く変化するスイッチング信号Ｓ
Ｗ１６及びＳＷ１７を供給する。すなわち、先ず、駆動
制御回路４は、論理レベル"１"のスイッチング信号ＳＷ
１６及び論理レベル"０"のスイッチング信号ＳＷ１７を
２０[μsec]以上の時間に亘って上記リセットパルス発
生回路ＲＹに供給しつづける(第１パルス電圧推移区間
Ｔa)。これにより、スイッチング素子Ｓ１６及びＳ１７
の内、Ｓ１６のみがオン状態となり、直流電源Ｂ４の正
側端子電圧である電圧ＶR'が抵抗Ｒ３及びライン２０を
介して行電極Ｙに印加される。この際、行電極Ｘ及び行
電極Ｙ間には負荷容量Ｃ0が存在する為、行電極Ｙ上の
電圧は図７に示す如く緩やかに上昇して行く。すなわ
ち、上記第１パルス電圧推移区間Ｔaでは、行電極Ｙ上
の電圧が上昇し始めてから２０[μsec]程度経過後に、
そのパルス電圧値が最小リセット放電開始電圧ＶMINの
１／２の電圧(ＶMIN＜ＶR')に到達し、これを上回る。
この際、駆動制御回路４は、上記スイッチング信号ＳＷ
１６を論理レベル"０"、ＳＷ１７を論理レベル"１"に切
り換える(第２パルス電圧推移区間Ｔb)。これにより、
スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１７のみが
オン状態となり、直流電源Ｂ４の正側端子電圧である電
圧ＶR'が抵抗Ｒ４及びライン２０を介して行電極Ｙに印
加される。尚、抵抗Ｒ４の抵抗値ｒ２は抵抗Ｒ３の抵抗
値ｒ１よりも低い為、図７に示す如くその電圧値は上記
第１パルス電圧推移区間Ｔaでの場合よりも急峻に上昇
して電圧ＶR'に至る。
【００２９】かかる動作により、Ｙ行電極ドライバ８
は、図７に示す如き波形を有する正極性のリセットパル
スＲＰY'を上記リセットパルスＲＰX'の印加と同時に行
電極Ｙ1〜Ｙn各々に一斉に印加する。すなわち、Ｙ行電
極ドライバ８は、図７に示す如く、最初、緩やかに電圧
が上昇して最小リセット放電開始電圧ＶMINの１／２の
電圧に到達してこれを上回り(第１パルス電圧推移区間
Ｔa)、その後、急峻に電圧が上昇して電圧ＶR'に到達す
る(第２パルス電圧推移区間Ｔb)リセットパルスＲＰY'
を行電極Ｙ1〜Ｙnに印加するのである。
は、図７に示す如き波形を有する正極性のリセットパル
スＲＰY'を上記リセットパルスＲＰX'の印加と同時に行
電極Ｙ1〜Ｙn各々に一斉に印加する。すなわち、Ｙ行電
極ドライバ８は、図７に示す如く、最初、緩やかに電圧
が上昇して最小リセット放電開始電圧ＶMINの１／２の
電圧に到達してこれを上回り(第１パルス電圧推移区間
Ｔa)、その後、急峻に電圧が上昇して電圧ＶR'に到達す
る(第２パルス電圧推移区間Ｔb)リセットパルスＲＰY'
を行電極Ｙ1〜Ｙnに印加するのである。
【００３０】上記リセットパルスＲＰx'及びＲＰY'の印
加に応じて、ＰＤＰ１０の全放電セル内では、対となる
行電極Ｘ及びＹ間の電位差が上記最小リセット放電開始
電圧ＶMIN(−ＶMIN)を越えたあたりで微弱なリセット放
電が断続的に生じてプライミング粒子が発生する。そし
て、上記第２パルス電圧推移区間Ｔbにおいて電圧ＶR
(−ＶR)近傍の電圧が所定期間に亘り印加されつづける
ことにより、各放電セル内に所定量の壁電荷が形成され
るのである。すなわち、上記第１パルス電圧推移区間Ｔ
aでは、リセット放電を生起し得る最小の電圧(ＶMIN、
−ＶMIN)を放電セルに印加することにより、発光輝度の
低いリセット放電を生起させる。そして、上記第２パル
ス電圧推移区間Ｔｂでは、放電セルに印加すべき電圧を
直ちに壁電荷を形成し得る電圧ＶR'にまで高め(電圧−
ＶR'まで低め)、これを印加しつづけることにより、短
期間で所定量の壁電荷を形成させるのである。
加に応じて、ＰＤＰ１０の全放電セル内では、対となる
行電極Ｘ及びＹ間の電位差が上記最小リセット放電開始
電圧ＶMIN(−ＶMIN)を越えたあたりで微弱なリセット放
電が断続的に生じてプライミング粒子が発生する。そし
て、上記第２パルス電圧推移区間Ｔbにおいて電圧ＶR
(−ＶR)近傍の電圧が所定期間に亘り印加されつづける
ことにより、各放電セル内に所定量の壁電荷が形成され
るのである。すなわち、上記第１パルス電圧推移区間Ｔ
aでは、リセット放電を生起し得る最小の電圧(ＶMIN、
−ＶMIN)を放電セルに印加することにより、発光輝度の
低いリセット放電を生起させる。そして、上記第２パル
ス電圧推移区間Ｔｂでは、放電セルに印加すべき電圧を
直ちに壁電荷を形成し得る電圧ＶR'にまで高め(電圧−
ＶR'まで低め)、これを印加しつづけることにより、短
期間で所定量の壁電荷を形成させるのである。
【００３１】上記一斉リセット行程Ｒcの実行により、
ＰＤＰ１０の全放電セルは、後述する発光維持行程Ｉc
において発光(維持放電)が可能な"発光セル"状態に初期
化される。なお、選択書込アドレス法を採用した場合、
図８に示すように、移行区間Ｔrにて、リセットパルス
ＲＰX'に対して極性が反対となり且つ短パルスである消
去パルスＥＰを全ての行電極Ｘ1〜Ｘnに一斉に印加して
放電を生起させる。放電の発生により、全放電セル内の
壁電荷は消滅されて、全放電セルが"非発光"の状態に初
期化されるのである。
ＰＤＰ１０の全放電セルは、後述する発光維持行程Ｉc
において発光(維持放電)が可能な"発光セル"状態に初期
化される。なお、選択書込アドレス法を採用した場合、
図８に示すように、移行区間Ｔrにて、リセットパルス
ＲＰX'に対して極性が反対となり且つ短パルスである消
去パルスＥＰを全ての行電極Ｘ1〜Ｘnに一斉に印加して
放電を生起させる。放電の発生により、全放電セル内の
壁電荷は消滅されて、全放電セルが"非発光"の状態に初
期化されるのである。
【００３２】次に、再び図７を参照すると、画素データ
書込行程Ｗcでは、アドレスドライバ６が上記メモリ３
から供給された画素駆動データビットＤＢに応じたパル
ス電圧を有する画素データパルスを生成する。このサブ
フィールドＳＦ１では、アドレスドライバ６は、画素駆
動データビットＤＢ１11〜ＤＢ１nm各々に対し、そのデ
ータビットの論理レベルが"１"である場合には高電
圧、"０"である場合には低電圧(０ボルト)の画素データ
パルスを生成する。そして、アドレスドライバ６は、上
記画素データパルスを１表示ライン分毎にグループ化し
た画素データパルス群ＤＰ1〜ＤＰnを図７に示す如く順
次、列電極Ｄ1〜Ｄmに印加して行く。
書込行程Ｗcでは、アドレスドライバ６が上記メモリ３
から供給された画素駆動データビットＤＢに応じたパル
ス電圧を有する画素データパルスを生成する。このサブ
フィールドＳＦ１では、アドレスドライバ６は、画素駆
動データビットＤＢ１11〜ＤＢ１nm各々に対し、そのデ
ータビットの論理レベルが"１"である場合には高電
圧、"０"である場合には低電圧(０ボルト)の画素データ
パルスを生成する。そして、アドレスドライバ６は、上
記画素データパルスを１表示ライン分毎にグループ化し
た画素データパルス群ＤＰ1〜ＤＰnを図７に示す如く順
次、列電極Ｄ1〜Ｄmに印加して行く。
【００３３】この間、駆動制御回路４は、図７に示すよ
うに、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加
タイミングに同期して、論理レベル"０"のスイッチング
信号ＳＷ２１及び論理レベル"１"のスイッチング信号Ｓ
Ｗ２２を順次、行電極Ｙ1〜Ｙn各々に対応した走査パル
ス発生回路ＳＹの各々に供給して行く。この際、かかる
スイッチング信号ＳＷ２１及びＳＷ２２が供給された走
査パルス発生回路ＳＹでは、スイッチング素子Ｓ２２が
オン状態、Ｓ２１がオフ状態となる。これにより、この
走査パルス発生回路ＳＹに対応した行電極Ｙ上には、図
７に示す如き電圧−Ｖhを有する負極性の走査パルスＳ
Ｐが印加されることになる。この際、上記走査パルスＳ
Ｐが印加された表示ラインと、高電圧の画素データパル
スが印加された"列"との交差部の放電セルのみに放電
(選択消去放電)が生じる。かかる選択消去放電により、
放電セル内に保持されていた壁電荷は消滅し、この放電
セルは、後述する発光維持行程Ｉcにおいて発光(維持放
電)することができない"非発光セル"状態に推移する。
一方、走査パルスＳＰが印加されながらも低電圧の画素
データパルスが印加された放電セルには上記選択消去放
電は生起されず、この放電セルは、上記一斉リセット行
程Ｒcにて初期化された状態、つまり"発光セル"の状態
を維持する。
うに、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加
タイミングに同期して、論理レベル"０"のスイッチング
信号ＳＷ２１及び論理レベル"１"のスイッチング信号Ｓ
Ｗ２２を順次、行電極Ｙ1〜Ｙn各々に対応した走査パル
ス発生回路ＳＹの各々に供給して行く。この際、かかる
スイッチング信号ＳＷ２１及びＳＷ２２が供給された走
査パルス発生回路ＳＹでは、スイッチング素子Ｓ２２が
オン状態、Ｓ２１がオフ状態となる。これにより、この
走査パルス発生回路ＳＹに対応した行電極Ｙ上には、図
７に示す如き電圧−Ｖhを有する負極性の走査パルスＳ
Ｐが印加されることになる。この際、上記走査パルスＳ
Ｐが印加された表示ラインと、高電圧の画素データパル
スが印加された"列"との交差部の放電セルのみに放電
(選択消去放電)が生じる。かかる選択消去放電により、
放電セル内に保持されていた壁電荷は消滅し、この放電
セルは、後述する発光維持行程Ｉcにおいて発光(維持放
電)することができない"非発光セル"状態に推移する。
一方、走査パルスＳＰが印加されながらも低電圧の画素
データパルスが印加された放電セルには上記選択消去放
電は生起されず、この放電セルは、上記一斉リセット行
程Ｒcにて初期化された状態、つまり"発光セル"の状態
を維持する。
【００３４】なお、選択書込アドレス法を採用した場合
は、画素データ書込行程Ｗcにおいて負極性の走査パル
スＳＰが印加されると、走査パルスＳＰが印加された表
示ラインと、高電圧の画素データパルスが印加された"
列"との交差部の放電セルのみに放電(選択書込放電)が
生じる。この選択書込放電により、放電セル内に壁電荷
が誘起され、この放電セルは、後の発光維持行程Ｉcに
おいて発光(維持放電)可能な”発光セル”に設定され
る。一方、走査パルスＳＰが印加されながらも低電圧の
画素データパルスが印加された放電セルには上記選択書
込放電が生起されず、この放電セルは、先の一斉リセッ
ト行程Ｒcにて初期化された状態、即ち壁電荷の無い状
態を維持して"非発光セル"に設定される。
は、画素データ書込行程Ｗcにおいて負極性の走査パル
スＳＰが印加されると、走査パルスＳＰが印加された表
示ラインと、高電圧の画素データパルスが印加された"
列"との交差部の放電セルのみに放電(選択書込放電)が
生じる。この選択書込放電により、放電セル内に壁電荷
が誘起され、この放電セルは、後の発光維持行程Ｉcに
おいて発光(維持放電)可能な”発光セル”に設定され
る。一方、走査パルスＳＰが印加されながらも低電圧の
画素データパルスが印加された放電セルには上記選択書
込放電が生起されず、この放電セルは、先の一斉リセッ
ト行程Ｒcにて初期化された状態、即ち壁電荷の無い状
態を維持して"非発光セル"に設定される。
【００３５】すなわち、上記画素データ書込行程Ｗcに
より、選択消去アドレス法、または選択書込アドレス法
の何れにおいても、ＰＤＰ１０の各放電セルは、入力映
像信号に基づく画素データに応じて"発光セル"状態又
は"非発光セル"状態のいずれか一方の状態に設定される
のである。次に、発光維持行程Ｉcでは、駆動制御回路
４は、図７に示す如く変化するスイッチング信号ＳＷ１
〜ＳＷ４各々を上記維持パルス発生回路ＩＸに供給す
る。かかるスイッチング信号ＳＷ１〜ＳＷ４により、先
ず、スイッチング素子Ｓ１のみがオン状態となり、コン
デンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ
１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ
込む。これにより、行電極Ｘ上の電圧は図７に示す如く
徐々に上昇して行く。次に、スイッチング素子Ｓ３のみ
がオン状態となり、直流電源Ｂ１が発生した電圧ＶS1が
直に行電極Ｘに印加される。これにより、行電極Ｘ上の
電圧は図７に示す如く電圧ＶS1となる。次に、スイッチ
ング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間
の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイ
ルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ
込む。これにより、行電極Ｘ上の電圧は図７に示す如く
徐々に下降して行く。以上の如き動作を図７に示す如く
繰り返し実施することにより、維持パルス発生回路ＩＸ
は、図７に示す如き波形を有する維持パルスＩＰXを繰
り返し行電極Ｘ上に印加する。
より、選択消去アドレス法、または選択書込アドレス法
の何れにおいても、ＰＤＰ１０の各放電セルは、入力映
像信号に基づく画素データに応じて"発光セル"状態又
は"非発光セル"状態のいずれか一方の状態に設定される
のである。次に、発光維持行程Ｉcでは、駆動制御回路
４は、図７に示す如く変化するスイッチング信号ＳＷ１
〜ＳＷ４各々を上記維持パルス発生回路ＩＸに供給す
る。かかるスイッチング信号ＳＷ１〜ＳＷ４により、先
ず、スイッチング素子Ｓ１のみがオン状態となり、コン
デンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ
１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ
込む。これにより、行電極Ｘ上の電圧は図７に示す如く
徐々に上昇して行く。次に、スイッチング素子Ｓ３のみ
がオン状態となり、直流電源Ｂ１が発生した電圧ＶS1が
直に行電極Ｘに印加される。これにより、行電極Ｘ上の
電圧は図７に示す如く電圧ＶS1となる。次に、スイッチ
ング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間
の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイ
ルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ
込む。これにより、行電極Ｘ上の電圧は図７に示す如く
徐々に下降して行く。以上の如き動作を図７に示す如く
繰り返し実施することにより、維持パルス発生回路ＩＸ
は、図７に示す如き波形を有する維持パルスＩＰXを繰
り返し行電極Ｘ上に印加する。
【００３６】更に、発光維持行程Ｉcにおいて、駆動制
御回路４は、図７に示す如く変化するスイッチング信号
ＳＷ１１〜ＳＷ１４各々を上記維持パルス発生回路ＩＹ
に供給する。かかるスイッチング信号ＳＷ１１〜ＳＷ１
４により、先ず、スイッチング素子Ｓ１１のみがオン状
態となる。従って、コンデンサＣ２に蓄えられていた電
荷に伴う電流がコイルＬ３、ダイオードＤ３、ライン１
２、スイッチング素子Ｓ１５、ライン２０、スイッチン
グ素子Ｓ２１及び行電極Ｙを介して放電セルに流れ込
む。これにより、行電極Ｙ上の電圧は図７に示す如く徐
々に上昇して行く。次に、スイッチング素子Ｓ１３のみ
がオン状態となり、直流電源Ｂ３が発生した電圧ＶS1
が、ライン１２、スイッチング素子Ｓ１５、ライン２
０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印
加される。これにより、行電極Ｙ上の電圧は図７に示す
如く電圧ＶS1となる。次に、スイッチング素子Ｓ１２の
みがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0
に蓄えられていた電荷に伴う電流が、行電極Ｙ、スイッ
チング素子Ｓ２１、ライン２０、スイッチング素子Ｓ１
５、コイルＬ４、ダイオードＤ４を介してコンデンサＣ
２に流れ込む。これにより、行電極Ｙ上の電圧は図７に
示す如く徐々に下降して行く。以上の如き動作を、図７
に示す如く繰り返し実施することにより、維持パルス発
生回路ＩＹは、図７に示す如き波形を有する維持パルス
ＩＰYを繰り返し行電極Ｙ上に印加する。
御回路４は、図７に示す如く変化するスイッチング信号
ＳＷ１１〜ＳＷ１４各々を上記維持パルス発生回路ＩＹ
に供給する。かかるスイッチング信号ＳＷ１１〜ＳＷ１
４により、先ず、スイッチング素子Ｓ１１のみがオン状
態となる。従って、コンデンサＣ２に蓄えられていた電
荷に伴う電流がコイルＬ３、ダイオードＤ３、ライン１
２、スイッチング素子Ｓ１５、ライン２０、スイッチン
グ素子Ｓ２１及び行電極Ｙを介して放電セルに流れ込
む。これにより、行電極Ｙ上の電圧は図７に示す如く徐
々に上昇して行く。次に、スイッチング素子Ｓ１３のみ
がオン状態となり、直流電源Ｂ３が発生した電圧ＶS1
が、ライン１２、スイッチング素子Ｓ１５、ライン２
０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印
加される。これにより、行電極Ｙ上の電圧は図７に示す
如く電圧ＶS1となる。次に、スイッチング素子Ｓ１２の
みがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0
に蓄えられていた電荷に伴う電流が、行電極Ｙ、スイッ
チング素子Ｓ２１、ライン２０、スイッチング素子Ｓ１
５、コイルＬ４、ダイオードＤ４を介してコンデンサＣ
２に流れ込む。これにより、行電極Ｙ上の電圧は図７に
示す如く徐々に下降して行く。以上の如き動作を、図７
に示す如く繰り返し実施することにより、維持パルス発
生回路ＩＹは、図７に示す如き波形を有する維持パルス
ＩＰYを繰り返し行電極Ｙ上に印加する。
【００３７】すなわち、発光維持行程Ｉcでは、Ｘ行電
極ドライバ７及びＹ行電極ドライバ８各々が、図７に示
す如く正極性の維持パルスＩＰX及び正極性の維持パル
スＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1
〜Ｙnに印加するのである。この際、壁電荷が存在して
いる放電セル、つまり"発光セル"状態にある放電セルの
みが、維持パルスＩＰX及びＩＰYが印加される度に繰り
返し放電(維持放電)し、その放電に伴う発光を繰り返
す。
極ドライバ７及びＹ行電極ドライバ８各々が、図７に示
す如く正極性の維持パルスＩＰX及び正極性の維持パル
スＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1
〜Ｙnに印加するのである。この際、壁電荷が存在して
いる放電セル、つまり"発光セル"状態にある放電セルの
みが、維持パルスＩＰX及びＩＰYが印加される度に繰り
返し放電(維持放電)し、その放電に伴う発光を繰り返
す。
【００３８】以上の如く、上記一斉リセット行程Ｒcの
リセット放電によって形成された壁電荷が上記画素デー
タ書込行程Ｗcにおいても消去されずに残留している放
電セルのみが、上記発光維持行程Ｉcにて繰り返し発光
して表示画像を形成するのである。この際、本発明で
は、上記一斉リセット行程Ｒcにおいてリセット放電を
生起させるべく、図７に示す如き波形を有するリセット
パルスＲＰX'及びＲＰY'を生成するようにしている。
リセット放電によって形成された壁電荷が上記画素デー
タ書込行程Ｗcにおいても消去されずに残留している放
電セルのみが、上記発光維持行程Ｉcにて繰り返し発光
して表示画像を形成するのである。この際、本発明で
は、上記一斉リセット行程Ｒcにおいてリセット放電を
生起させるべく、図７に示す如き波形を有するリセット
パルスＲＰX'及びＲＰY'を生成するようにしている。
【００３９】すなわち、リセットパルスＲＰX'(ＲＰY')
の第１パルス電圧推移区間Ｔaでは、対となる行電極Ｘ
及びＹ間に印加すべき電圧を、リセット放電を生起し得
る最小のリセット放電開始電圧−ＶMIN(ＶMIN)を越える
まで緩やかに下降(上昇)させることにより、発光輝度の
低いリセット放電を断続的に生起せしめる。そして、次
の第２パルス電圧推移区間Ｔｂにおいて、急峻に電圧を
下降(上昇)させて、その電圧値を、壁電荷を形成し得る
最低の電圧−ＶR'(電圧ＶR')近傍にまで推移させ、これ
を印加しつづけることにより、所望量の壁電荷の形成を
促すのである。
の第１パルス電圧推移区間Ｔaでは、対となる行電極Ｘ
及びＹ間に印加すべき電圧を、リセット放電を生起し得
る最小のリセット放電開始電圧−ＶMIN(ＶMIN)を越える
まで緩やかに下降(上昇)させることにより、発光輝度の
低いリセット放電を断続的に生起せしめる。そして、次
の第２パルス電圧推移区間Ｔｂにおいて、急峻に電圧を
下降(上昇)させて、その電圧値を、壁電荷を形成し得る
最低の電圧−ＶR'(電圧ＶR')近傍にまで推移させ、これ
を印加しつづけることにより、所望量の壁電荷の形成を
促すのである。
【００４０】これにより、図３に示す如き波形を有する
従来のリセットパルスＲＰに比してそのパルス幅及び電
圧値を小にしても所望量の壁電荷を形成させることが可
能となるのである。尚、リセットパルスＲＰX'、及びＲ
ＰY'の波形としては、図７に示すものに代わり図９に示
すものを採用しても同様な効果が得られる。
従来のリセットパルスＲＰに比してそのパルス幅及び電
圧値を小にしても所望量の壁電荷を形成させることが可
能となるのである。尚、リセットパルスＲＰX'、及びＲ
ＰY'の波形としては、図７に示すものに代わり図９に示
すものを採用しても同様な効果が得られる。
【００４１】図９に示す如き波形を有するリセットパル
スＲＰX'、及びＲＰY'を発生させるべく、駆動制御回路
４は、上記リセットパルス発生回路ＲＸに対して図９に
示す如く変化するスイッチング信号ＳＷ７及びＳＷ８を
供給する。すなわち、先ず、駆動制御回路４は、論理レ
ベル"０"のスイッチング信号ＳＷ７及び論理レベル"１"
のスイッチング信号ＳＷ８を上記リセットパルス発生回
路ＲＸに供給する(第１パルス電圧推移区間Ｔa)。これ
により、スイッチング素子Ｓ７及びＳ８の内、Ｓ８のみ
がオン状態となり、直流電源Ｂ２の負側端子電圧である
電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。
この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存
在するが、前述した如く抵抗Ｒ２は比較的低抵抗である
為、行電極Ｘ上の電圧は図９に示す如く急峻に下降す
る。ここで、行電極Ｘ上の電圧が最小リセット放電開始
電圧−ＶMINの１／２の電圧を下回る前に、駆動制御回
路４は、上記スイッチング信号ＳＷ７を論理レベル"
１"、ＳＷ８を論理レベル"０"に夫々切り換え、かかる
状態を２０[μsec]以上維持する(第２パルス電圧推移区
間Ｔb)。よって、第２パルス電圧推移区間Ｔbの間は、
スイッチング素子Ｓ７及びＳ８の内、Ｓ７のみがオン状
態となり、直流電源Ｂ２の負側端子電圧である電圧−Ｖ
R'が抵抗Ｒ１を介して行電極Ｘに印加される。尚、前述
した如く抵抗Ｒ１はＲ２よりも高抵抗である為、行電極
Ｘ上の電圧は図９に示す如く緩やかに降下して最小リセ
ット放電開始電圧−ＶMINの１／２の電圧を下回り、電
圧−ＶR'に至る。
スＲＰX'、及びＲＰY'を発生させるべく、駆動制御回路
４は、上記リセットパルス発生回路ＲＸに対して図９に
示す如く変化するスイッチング信号ＳＷ７及びＳＷ８を
供給する。すなわち、先ず、駆動制御回路４は、論理レ
ベル"０"のスイッチング信号ＳＷ７及び論理レベル"１"
のスイッチング信号ＳＷ８を上記リセットパルス発生回
路ＲＸに供給する(第１パルス電圧推移区間Ｔa)。これ
により、スイッチング素子Ｓ７及びＳ８の内、Ｓ８のみ
がオン状態となり、直流電源Ｂ２の負側端子電圧である
電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。
この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存
在するが、前述した如く抵抗Ｒ２は比較的低抵抗である
為、行電極Ｘ上の電圧は図９に示す如く急峻に下降す
る。ここで、行電極Ｘ上の電圧が最小リセット放電開始
電圧−ＶMINの１／２の電圧を下回る前に、駆動制御回
路４は、上記スイッチング信号ＳＷ７を論理レベル"
１"、ＳＷ８を論理レベル"０"に夫々切り換え、かかる
状態を２０[μsec]以上維持する(第２パルス電圧推移区
間Ｔb)。よって、第２パルス電圧推移区間Ｔbの間は、
スイッチング素子Ｓ７及びＳ８の内、Ｓ７のみがオン状
態となり、直流電源Ｂ２の負側端子電圧である電圧−Ｖ
R'が抵抗Ｒ１を介して行電極Ｘに印加される。尚、前述
した如く抵抗Ｒ１はＲ２よりも高抵抗である為、行電極
Ｘ上の電圧は図９に示す如く緩やかに降下して最小リセ
ット放電開始電圧−ＶMINの１／２の電圧を下回り、電
圧−ＶR'に至る。
【００４２】更に、図９に示す一斉リセット行程Ｒc内
において、駆動制御回路４は、上記リセットパルス発生
回路ＲＹに対して図９に示す如く変化するスイッチング
信号ＳＷ１６及びＳＷ１７を供給する。すなわち、先
ず、駆動制御回路４は、論理レベル"０"のスイッチング
信号ＳＷ１６及び論理レベル"１"のスイッチング信号Ｓ
Ｗ１７を上記リセットパルス発生回路ＲＹに供給する
(第１パルス電圧推移区間Ｔa)。これにより、スイッチ
ング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態
となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が
抵抗Ｒ４、ライン２０及びスイッチング素子Ｓ２１を介
して行電極Ｙに印加される。この際、行電極Ｘ及び行電
極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵
抗Ｒ４は比較的低抵抗である為、行電極Ｙ上の電圧は図
９に示す如く急峻に上昇する。ここで、行電極Ｙ上の電
圧が最小リセット放電開始電圧ＶMINの１／２の電圧を
上回る前に、駆動制御回路４は、上記スイッチング信号
ＳＷ１６を論理レベル"１"、ＳＷ１７を論理レベル"０"
に夫々切り換え、かかる状態を２０[μsec]以上維持す
る(第２パルス電圧推移区間Ｔb)。よって、第２パルス
電圧推移区間Ｔbの間は、スイッチング素子Ｓ１６及び
Ｓ１７の内、Ｓ１６のみがオン状態となり、直流電源Ｂ
４の正側端子電圧である電圧ＶR'が抵抗Ｒ３、ライン２
０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印
加される。この際、前述した如く抵抗Ｒ３はＲ４よりも
高抵抗である為、行電極Ｙ上の電圧は図９に示す如く緩
やかに上昇して最小リセット放電開始電圧ＶMINの１／
２の電圧を上回り、電圧ＶR'に至る。
において、駆動制御回路４は、上記リセットパルス発生
回路ＲＹに対して図９に示す如く変化するスイッチング
信号ＳＷ１６及びＳＷ１７を供給する。すなわち、先
ず、駆動制御回路４は、論理レベル"０"のスイッチング
信号ＳＷ１６及び論理レベル"１"のスイッチング信号Ｓ
Ｗ１７を上記リセットパルス発生回路ＲＹに供給する
(第１パルス電圧推移区間Ｔa)。これにより、スイッチ
ング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態
となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が
抵抗Ｒ４、ライン２０及びスイッチング素子Ｓ２１を介
して行電極Ｙに印加される。この際、行電極Ｘ及び行電
極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵
抗Ｒ４は比較的低抵抗である為、行電極Ｙ上の電圧は図
９に示す如く急峻に上昇する。ここで、行電極Ｙ上の電
圧が最小リセット放電開始電圧ＶMINの１／２の電圧を
上回る前に、駆動制御回路４は、上記スイッチング信号
ＳＷ１６を論理レベル"１"、ＳＷ１７を論理レベル"０"
に夫々切り換え、かかる状態を２０[μsec]以上維持す
る(第２パルス電圧推移区間Ｔb)。よって、第２パルス
電圧推移区間Ｔbの間は、スイッチング素子Ｓ１６及び
Ｓ１７の内、Ｓ１６のみがオン状態となり、直流電源Ｂ
４の正側端子電圧である電圧ＶR'が抵抗Ｒ３、ライン２
０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印
加される。この際、前述した如く抵抗Ｒ３はＲ４よりも
高抵抗である為、行電極Ｙ上の電圧は図９に示す如く緩
やかに上昇して最小リセット放電開始電圧ＶMINの１／
２の電圧を上回り、電圧ＶR'に至る。
【００４３】なお、一斉リセット行程Ｒcの間におい
て、第２パルス電圧推移区間Ｔｂの後から画素データ書
込行程Ｗcが開始されるまでの期間は、移行区間Ｔrとな
る。図９に示す如きリセットパルスＲＰx'及びＲＰY'の
印加に応じて、ＰＤＰ１０の全放電セル内では、上記第
２パルス電圧推移区間Ｔbにおいて、行電極Ｘ及びＹ間
に印加される電圧が最小リセット放電開始電圧ＶMIN(−
ＶMIN)を越えたあたりで微弱なリセット放電が断続的に
生じる。そして、この第２パルス電圧推移区間Ｔbにお
いて、上記電圧ＶR(−ＶR)近傍の電圧が所定期間に亘り
印加されつづけることにより、各放電セル内に所定量の
壁電荷が形成されるのである。
て、第２パルス電圧推移区間Ｔｂの後から画素データ書
込行程Ｗcが開始されるまでの期間は、移行区間Ｔrとな
る。図９に示す如きリセットパルスＲＰx'及びＲＰY'の
印加に応じて、ＰＤＰ１０の全放電セル内では、上記第
２パルス電圧推移区間Ｔbにおいて、行電極Ｘ及びＹ間
に印加される電圧が最小リセット放電開始電圧ＶMIN(−
ＶMIN)を越えたあたりで微弱なリセット放電が断続的に
生じる。そして、この第２パルス電圧推移区間Ｔbにお
いて、上記電圧ＶR(−ＶR)近傍の電圧が所定期間に亘り
印加されつづけることにより、各放電セル内に所定量の
壁電荷が形成されるのである。
【００４４】このように、図９に示すリセットパルスＲ
ＰX'及びＲＰY'では、第１パルス電圧推移区間Ｔaにお
いて急峻にパルス電圧値を推移させることにより、行電
極Ｘ及びＹ間に印加される電圧が最小リセット放電開始
電圧ＶMIN(−ＶMIN)に到達するまでの時間を、図７に示
すリセットパルスに比して短縮しているのである。尚、
上記実施例においては、図７及び図９に示すように、一
斉リセット行程Ｒc内においてリセットパルスＲＰ'の電
圧推移形態を２段階で切り換えているが、図１０に示す
如く３段階で切り換えるようにしても良い。
ＰX'及びＲＰY'では、第１パルス電圧推移区間Ｔaにお
いて急峻にパルス電圧値を推移させることにより、行電
極Ｘ及びＹ間に印加される電圧が最小リセット放電開始
電圧ＶMIN(−ＶMIN)に到達するまでの時間を、図７に示
すリセットパルスに比して短縮しているのである。尚、
上記実施例においては、図７及び図９に示すように、一
斉リセット行程Ｒc内においてリセットパルスＲＰ'の電
圧推移形態を２段階で切り換えているが、図１０に示す
如く３段階で切り換えるようにしても良い。
【００４５】図１０に示す如き波形を有するリセットパ
ルスＲＰX'、及びＲＰY'を発生させるべく、駆動制御回
路４は、上記リセットパルス発生回路ＲＸに対して図１
０に示す如く変化するスイッチング信号ＳＷ７及びＳＷ
８を供給する。すなわち、先ず、駆動制御回路４は、論
理レベル"０"のスイッチング信号ＳＷ７及び論理レベ
ル"１"のスイッチング信号ＳＷ８を上記リセットパルス
発生回路ＲＸに供給する(第１パルス電圧推移区間Ｔ
a)。これにより、スイッチング素子Ｓ７及びＳ８の内、
Ｓ８のみがオン状態となり、直流電源Ｂ２の負側端子電
圧である電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加
される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量
Ｃ0が存在するが、前述した如く抵抗Ｒ２は比較的低抵
抗である為、行電極Ｘ上の電圧は図１０に示す如く急峻
に下降する。ここで、行電極Ｘ上の電圧が最小リセット
放電開始電圧−ＶMINの１／２の電圧近傍まで下回って
きたら、駆動制御回路４は、上記スイッチング信号ＳＷ
７を論理レベル"１"、ＳＷ８を論理レベル"０"に夫々切
り換え、その状態を２０[μsec]以上維持する(第２パル
ス電圧推移区間Ｔb)。これにより、第２パルス電圧推移
区間Ｔbの間は、スイッチング素子Ｓ７及びＳ８の内、
Ｓ７のみがオン状態となり、直流電源Ｂ２の負側端子電
圧である電圧−ＶR'が抵抗Ｒ１を介して行電極Ｘに印加
される。この際、前述した如く抵抗Ｒ１はＲ２よりも高
抵抗である為、行電極Ｘ上の電圧は図１０に示す如く緩
やかに降下して最小リセット放電開始電圧−ＶMINの１
／２の電圧を下回る。次に、駆動制御回路４は、再び上
記スイッチング信号ＳＷ７を論理レベル"０"、ＳＷ８を
論理レベル"１"に夫々切り換える(第３パルス電圧推移
区間Ｔc)。これにより、再びスイッチング素子Ｓ８のみ
がオン状態となり、直流電源Ｂ２の負側端子電圧である
電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。
従って、行電極Ｘ上の電圧は図１０に示す如く急峻に下
降して電圧−ＶR'に至る。
ルスＲＰX'、及びＲＰY'を発生させるべく、駆動制御回
路４は、上記リセットパルス発生回路ＲＸに対して図１
０に示す如く変化するスイッチング信号ＳＷ７及びＳＷ
８を供給する。すなわち、先ず、駆動制御回路４は、論
理レベル"０"のスイッチング信号ＳＷ７及び論理レベ
ル"１"のスイッチング信号ＳＷ８を上記リセットパルス
発生回路ＲＸに供給する(第１パルス電圧推移区間Ｔ
a)。これにより、スイッチング素子Ｓ７及びＳ８の内、
Ｓ８のみがオン状態となり、直流電源Ｂ２の負側端子電
圧である電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加
される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量
Ｃ0が存在するが、前述した如く抵抗Ｒ２は比較的低抵
抗である為、行電極Ｘ上の電圧は図１０に示す如く急峻
に下降する。ここで、行電極Ｘ上の電圧が最小リセット
放電開始電圧−ＶMINの１／２の電圧近傍まで下回って
きたら、駆動制御回路４は、上記スイッチング信号ＳＷ
７を論理レベル"１"、ＳＷ８を論理レベル"０"に夫々切
り換え、その状態を２０[μsec]以上維持する(第２パル
ス電圧推移区間Ｔb)。これにより、第２パルス電圧推移
区間Ｔbの間は、スイッチング素子Ｓ７及びＳ８の内、
Ｓ７のみがオン状態となり、直流電源Ｂ２の負側端子電
圧である電圧−ＶR'が抵抗Ｒ１を介して行電極Ｘに印加
される。この際、前述した如く抵抗Ｒ１はＲ２よりも高
抵抗である為、行電極Ｘ上の電圧は図１０に示す如く緩
やかに降下して最小リセット放電開始電圧−ＶMINの１
／２の電圧を下回る。次に、駆動制御回路４は、再び上
記スイッチング信号ＳＷ７を論理レベル"０"、ＳＷ８を
論理レベル"１"に夫々切り換える(第３パルス電圧推移
区間Ｔc)。これにより、再びスイッチング素子Ｓ８のみ
がオン状態となり、直流電源Ｂ２の負側端子電圧である
電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。
従って、行電極Ｘ上の電圧は図１０に示す如く急峻に下
降して電圧−ＶR'に至る。
【００４６】更に、図１０に示す一斉リセット行程Ｒc
内において、駆動制御回路４は、上記リセットパルス発
生回路ＲＹに対して図１０に示す如く変化するスイッチ
ング信号ＳＷ１６及びＳＷ１７を供給する。すなわち、
先ず、駆動制御回路４は、論理レベル"０"のスイッチン
グ信号ＳＷ１６及び論理レベル"１"のスイッチング信号
ＳＷ１７を上記リセットパルス発生回路ＲＹに供給する
(第１パルス電圧推移区間Ｔa)。これにより、スイッチ
ング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態
となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が
抵抗Ｒ４、ライン２０及びスイッチング素子Ｓ２１を介
して行電極Ｙに印加される。この際、行電極Ｘ及び行電
極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵
抗Ｒ４は比較的低抵抗である為、行電極Ｙ上の電圧は図
１０に示す如く急峻に上昇する。ここで、行電極Ｙ上の
電圧が最小リセット放電開始電圧ＶMINの１／２の電圧
近傍まで高まったら、駆動制御回路４は、上記スイッチ
ング信号ＳＷ１６を論理レベル"１"、ＳＷ１７を論理レ
ベル"０"に夫々切り換え、かかる状態を２０[μsec]以
上維持する(第２パルス電圧推移区間Ｔb)。これによ
り、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１６の
みがオン状態となり、直流電源Ｂ４の正側端子電圧であ
る電圧ＶR'が抵抗Ｒ３、ライン２０、及びスイッチング
素子Ｓ２１を介して行電極Ｙに印加される。この際、前
述した如く抵抗Ｒ３はＲ４よりも高抵抗である為、行電
極Ｙ上の電圧は図１０に示す如く緩やかに上昇して行
く。次に、駆動制御回路４は、再びスイッチング信号Ｓ
Ｗ１６を論理レベル"０"、ＳＷ１７を論理レベル"１"に
夫々切り換える(第３パルス電圧推移区間Ｔc)。これに
より、再びスイッチング素子Ｓ１７のみがオン状態とな
り、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗
Ｒ４を介して行電極Ｙに印加される。従って、行電極Ｙ
上の電圧は図１０に示す如く急峻に上昇して電圧ＶR'に
至る。なお、一斉リセット行程Ｒcの間において、第３
パルス電圧推移区間Ｔcの後から画素データ書込行程Ｗc
が開始されるまでの期間は、移行区間Ｔrとなる。
内において、駆動制御回路４は、上記リセットパルス発
生回路ＲＹに対して図１０に示す如く変化するスイッチ
ング信号ＳＷ１６及びＳＷ１７を供給する。すなわち、
先ず、駆動制御回路４は、論理レベル"０"のスイッチン
グ信号ＳＷ１６及び論理レベル"１"のスイッチング信号
ＳＷ１７を上記リセットパルス発生回路ＲＹに供給する
(第１パルス電圧推移区間Ｔa)。これにより、スイッチ
ング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態
となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が
抵抗Ｒ４、ライン２０及びスイッチング素子Ｓ２１を介
して行電極Ｙに印加される。この際、行電極Ｘ及び行電
極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵
抗Ｒ４は比較的低抵抗である為、行電極Ｙ上の電圧は図
１０に示す如く急峻に上昇する。ここで、行電極Ｙ上の
電圧が最小リセット放電開始電圧ＶMINの１／２の電圧
近傍まで高まったら、駆動制御回路４は、上記スイッチ
ング信号ＳＷ１６を論理レベル"１"、ＳＷ１７を論理レ
ベル"０"に夫々切り換え、かかる状態を２０[μsec]以
上維持する(第２パルス電圧推移区間Ｔb)。これによ
り、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１６の
みがオン状態となり、直流電源Ｂ４の正側端子電圧であ
る電圧ＶR'が抵抗Ｒ３、ライン２０、及びスイッチング
素子Ｓ２１を介して行電極Ｙに印加される。この際、前
述した如く抵抗Ｒ３はＲ４よりも高抵抗である為、行電
極Ｙ上の電圧は図１０に示す如く緩やかに上昇して行
く。次に、駆動制御回路４は、再びスイッチング信号Ｓ
Ｗ１６を論理レベル"０"、ＳＷ１７を論理レベル"１"に
夫々切り換える(第３パルス電圧推移区間Ｔc)。これに
より、再びスイッチング素子Ｓ１７のみがオン状態とな
り、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗
Ｒ４を介して行電極Ｙに印加される。従って、行電極Ｙ
上の電圧は図１０に示す如く急峻に上昇して電圧ＶR'に
至る。なお、一斉リセット行程Ｒcの間において、第３
パルス電圧推移区間Ｔcの後から画素データ書込行程Ｗc
が開始されるまでの期間は、移行区間Ｔrとなる。
【００４７】すなわち、図１０に示すリセットパルスＲ
ＰX'(ＲＰY')では、対となる行電極Ｘ及びＹ間に印加さ
れる電圧が、上記最小リセット放電開始電圧−ＶMIN(Ｖ
MIN)に到達する直前まで急峻に下降(上昇)する(第１パ
ルス電圧推移区間Ｔa)。その後、緩やかな電圧下降(上
昇)となり、この状態を所定期間(２０[μsec]以上)に亘
り継続する(第２パルス電圧推移区間Ｔb)。この際、第
２パルス電圧推移区間Ｔb内では、行電極Ｘ及びＹ間に
印加される電圧が上記最小リセット放電開始電圧−ＶMI
N(ＶMIN)を緩やかに越えるので、微弱なリセット放電が
断続的に生起される。その後、再び急峻な電圧下降(上
昇)となり、その電圧値を、壁電荷を形成し得る最低の
電圧−ＶR'(電圧ＶR')にまで推移する(第３パルス電圧
推移区間Ｔc)のである。
ＰX'(ＲＰY')では、対となる行電極Ｘ及びＹ間に印加さ
れる電圧が、上記最小リセット放電開始電圧−ＶMIN(Ｖ
MIN)に到達する直前まで急峻に下降(上昇)する(第１パ
ルス電圧推移区間Ｔa)。その後、緩やかな電圧下降(上
昇)となり、この状態を所定期間(２０[μsec]以上)に亘
り継続する(第２パルス電圧推移区間Ｔb)。この際、第
２パルス電圧推移区間Ｔb内では、行電極Ｘ及びＹ間に
印加される電圧が上記最小リセット放電開始電圧−ＶMI
N(ＶMIN)を緩やかに越えるので、微弱なリセット放電が
断続的に生起される。その後、再び急峻な電圧下降(上
昇)となり、その電圧値を、壁電荷を形成し得る最低の
電圧−ＶR'(電圧ＶR')にまで推移する(第３パルス電圧
推移区間Ｔc)のである。
【００４８】
【発明の効果】以上の如く、本発明によるプラズマディ
スプレイパネルの駆動方法では、そのパルス電圧値が緩
やかに推移する区間と、急峻に推移する区間とからなる
パルスを、プラズマディスプレイパネルの放電セルをリ
セット放電せしめるべく印加するリセットパルスとして
生成するようにしている。この際、本発明においては、
上記パルス電圧値が緩やかに推移する区間において、そ
のパルス電圧値を、最小のリセット放電開始電圧値に到
達させるようにしたのである。これにより、比較的短い
期間内において、発光輝度の低い微弱なリセット放電を
生起させつつも、壁電荷形成に必要な印加電圧及び時間
が得られるようになる。
スプレイパネルの駆動方法では、そのパルス電圧値が緩
やかに推移する区間と、急峻に推移する区間とからなる
パルスを、プラズマディスプレイパネルの放電セルをリ
セット放電せしめるべく印加するリセットパルスとして
生成するようにしている。この際、本発明においては、
上記パルス電圧値が緩やかに推移する区間において、そ
のパルス電圧値を、最小のリセット放電開始電圧値に到
達させるようにしたのである。これにより、比較的短い
期間内において、発光輝度の低い微弱なリセット放電を
生起させつつも、壁電荷形成に必要な印加電圧及び時間
が得られるようになる。
【００４９】よって、本発明によれば、リセットパルス
のパルス電圧値及びパルス幅を大にせずとも、各放電セ
ル内に所望量の壁電荷を形成できるので、リセットパル
スを発生するドライバとして、比較的安価な低耐圧ドラ
イバを用いることが可能となる。更に、従来に比して、
リセットパルスのパルス幅を狭めることが可能なので、
その分だけ上記画素データ書込行程及び発光維持行程に
費やす時間を増加して高画質化を図ることができるよう
になる。
のパルス電圧値及びパルス幅を大にせずとも、各放電セ
ル内に所望量の壁電荷を形成できるので、リセットパル
スを発生するドライバとして、比較的安価な低耐圧ドラ
イバを用いることが可能となる。更に、従来に比して、
リセットパルスのパルス幅を狭めることが可能なので、
その分だけ上記画素データ書込行程及び発光維持行程に
費やす時間を増加して高画質化を図ることができるよう
になる。
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
である。
【図２】発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０に印加
される駆動パルスと、その印加タイミングを示す図であ
る。
される駆動パルスと、その印加タイミングを示す図であ
る。
【図４】本発明による駆動方法に従ってプラズマディス
プレイパネルの駆動を行うプラズマディスプレイ装置の
構成を示す図である。
プレイパネルの駆動を行うプラズマディスプレイ装置の
構成を示す図である。
【図５】図４に示されるプラズマディスプレイ装置で採
用される発光駆動フォーマットの一例を示す図である。
用される発光駆動フォーマットの一例を示す図である。
【図６】Ｘ行電極ドライバ７及びＹ行電極ドライバ８の
内部構成を示す図である。
内部構成を示す図である。
【図７】選択消去アドレス法において、スイッチング信
号ＳＷに応じて生成される各種駆動パルスと、その印加
タイミングを示す図である。
号ＳＷに応じて生成される各種駆動パルスと、その印加
タイミングを示す図である。
【図８】選択書込アドレス法における一斉リセット行程
及び画素データ書込行程における駆動パルスと、その印
加タイミングとを示す図である。
及び画素データ書込行程における駆動パルスと、その印
加タイミングとを示す図である。
【図９】リセットパルスＲＰ'の他の実施例の波形を示
す図である。
す図である。
【図１０】リセットパルスＲＰ'の他の実施例の波形を
示す図である。
示す図である。
４ 駆動制御回路 ７ Ｘ行電極ドライバ ８ Ｙ行電極ドライバ １０ ＰＤＰ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北川 満志 静岡県袋井市鷲巣字西ノ谷15番地１ 静岡 パイオニア株式会社内 Ｆターム(参考） 5C080 AA05 BB05 DD03 DD09 DD27 EE29 HH02 HH04 HH05 HH07 JJ02 JJ03 JJ04
Claims (12)
- 【請求項１】 マトリクス状に配列されて表示画素を担
う複数の放電セルを含むプラズマディスプレイパネルを
映像信号に応じて駆動するプラズマディスプレイパネル
の駆動方法であって、 前記放電セル各々にリセット放電を生起させるべくリセ
ットパルスを前記放電セル各々に印加する一斉リセット
行程と、前記映像信号に対応した画素データに応じて前
記放電セルの発光及び非発光の一方を設定する選択放電
を生起させるべき走査パルスを前記放電セル各々に印加
する画素データ書込行程と、発光に設定された放電セル
のみを繰り返し発光させる維持放電を生起させるべき維
持パルスを前記放電セル各々に印加する発光維持行程
と、を含み、 前記リセットパルスは、パルス電圧値が緩やかに推移し
て最小のリセット放電開始電圧値に到達しこれを越える
第１パルス電圧推移区間と、前記パルス電圧値が急峻に
推移する第２パルス電圧推移区間と、からなることを特
徴とするプラズマディスプレイパネルの駆動方法。 - 【請求項２】 前記第１パルス電圧推移区間は、２０
[μsec]以上であることを特徴とする請求項１記載のプ
ラズマディスプレイパネルの駆動方法。 - 【請求項３】 マトリクス状に配列されて表示画素を担
う複数の放電セルを含むプラズマディスプレイパネルを
映像信号に応じて駆動するプラズマディスプレイパネル
の駆動方法であって、 前記放電セル各々にリセット放電を生起させるべくリセ
ットパルスを前記放電セル各々に印加する一斉リセット
行程と、前記映像信号に対応した画素データに応じて前
記放電セルの発光及び非発光の一方を設定する選択放電
を生起させるべき走査パルスを前記放電セル各々に印加
する画素データ書込行程と、発光に設定された放電セル
のみを繰り返し発光させる維持放電を生起させるべき維
持パルスを前記放電セル各々に印加する発光維持行程
と、を含み、 前記リセットパルスは、パルス電圧値が急峻に推移する
第１パルス電圧推移区間と、前記パルス電圧値が緩やか
に推移して最小のリセット放電開始電圧値に到達しこれ
を越える第２パルス電圧推移区間と、からなることを特
徴とするプラズマディスプレイパネルの駆動方法。 - 【請求項４】 前記第２パルス電圧推移区間は、２０
[μsec]以上であることを特徴とする請求項３記載のプ
ラズマディスプレイパネルの駆動方法。 - 【請求項５】 マトリクス状に配列されて表示画素を担
う複数の放電セルを含むプラズマディスプレイパネルを
映像信号に応じて駆動するプラズマディスプレイパネル
の駆動方法であって、 前記放電セル各々にリセット放電を生起させるべくリセ
ットパルスを前記放電セル各々に印加する一斉リセット
行程と、前記映像信号に対応した画素データに応じて前
記放電セルの発光及び非発光の一方を設定する選択放電
を生起させるべき走査パルスを前記放電セル各々に印加
する画素データ書込行程と、発光に設定された放電セル
のみを繰り返し発光させる維持放電を生起させるべき維
持パルスを前記放電セル各々に印加する発光維持行程
と、を含み、 前記リセットパルスは、パルス電圧値が急峻に推移する
第１パルス電圧推移区間と、前記パルス電圧値が緩やか
に推移して最小のリセット放電開始電圧値に到達しこれ
を越える第２パルス電圧推移区間と、前記パルス電圧値
が急峻に推移する第３パルス電圧推移区間と、からなる
ことを特徴とするプラズマディスプレイパネルの駆動方
法。 - 【請求項６】 前記第２パルス電圧推移区間は、２０
[μsec]以上であることを特徴とする請求項５記載のプ
ラズマディスプレイパネルの駆動方法。 - 【請求項７】 マトリクス状に配列されて表示画素を担
う複数の放電セルを含むプラズマディスプレイパネルを
映像信号に応じて駆動するプラズマディスプレイ装置で
あって、 前記放電セル各々にリセット放電を生起させるべきリセ
ットパルスを生成して前記放電セル各々に印加するリセ
ットパルス生成手段と、 前記映像信号に対応した画素データに応じて前記放電セ
ルの発光及び非発光の一方を設定する選択放電を生起さ
せるべき走査パルスを生成して前記放電セル各々に印加
する走査パルス生成手段と、 発光が設定された放電セルのみを繰り返し発光させる維
持放電を生起させるべき維持パルスを生成して前記放電
セル各々に印加する維持パルス生成手段と、を有し、 前記リセットパルスは、パルス電圧値が緩やかに推移し
て最小のリセット放電開始電圧値に到達しこれを越える
第１パルス電圧推移区間と、前記パルス電圧値が急峻に
推移する第２パルス電圧推移区間と、からなることを特
徴とするプラズマディスプレイ装置。 - 【請求項８】 前記第１パルス電圧推移区間は、２０
[μsec]以上であることを特徴とする請求項７記載のプ
ラズマディスプレイ装置。 - 【請求項９】 マトリクス状に配列されて表示画素を担
う複数の放電セルを含むプラズマディスプレイパネルを
映像信号に応じて駆動するプラズマディスプレイ装置で
あって、 前記放電セル各々にリセット放電を生起させるべきリセ
ットパルスを生成して前記放電セル各々に印加するリセ
ットパルス生成手段と、 前記映像信号に対応した画素データに応じて前記放電セ
ルの発光及び非発光の一方を設定する選択放電を生起さ
せるべき走査パルスを生成して前記放電セル各々に印加
する走査パルス生成手段と、 発光に設定された放電セルのみを繰り返し発光させる維
持放電を生起させるべき維持パルスを生成して前記放電
セル各々に印加する維持パルス生成手段と、を有し、 前記リセットパルスは、パルス電圧値が急峻に推移する
第１パルス電圧推移区間と、前記パルス電圧値が緩やか
に推移して最小のリセット放電開始電圧値に到達しこれ
を越える第２パルス電圧推移区間と、からなることを特
徴とするプラズマディスプレイ装置。 - 【請求項１０】 前記第２パルス電圧推移区間は、２０
[μsec]以上であることを特徴とする請求項９記載のプ
ラズマディスプレイ装置。 - 【請求項１１】 マトリクス状に配列されて表示画素を
担う複数の放電セルを含むプラズマディスプレイパネル
を映像信号に応じて駆動するプラズマディスプレイ装置
であって、 前記放電セル各々にリセット放電を生起させるべきリセ
ットパルスを生成して前記放電セル各々に印加するリセ
ットパルス生成手段と、 前記映像信号に対応した画素データに応じて前記放電セ
ルの発光及び非発光の一方を設定する選択放電を生起さ
せるべき走査パルスを生成して前記放電セル各々に印加
する走査パルス生成手段と、 発光に設定された放電セルのみを繰り返し発光させる維
持放電を生起させるべき維持パルスを生成して前記放電
セル各々に印加する維持パルス生成手段と、を有し、 前記リセットパルスは、パルス電圧値が急峻に推移する
第１パルス電圧推移区間と、前記パルス電圧値が緩やか
に推移して最小のリセット放電開始電圧値に到達しこれ
を越える第２パルス電圧推移区間と、前記パルス電圧値
が急峻に推移する第３パルス電圧推移区間と、からなる
ことを特徴とするプラズマディスプレイ装置。 - 【請求項１２】 前記第２パルス電圧推移区間は、２０
[μsec]以上であることを特徴とする請求項１１記載の
プラズマディスプレイ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001155217A JP4748878B2 (ja) | 2000-12-06 | 2001-05-24 | プラズマディスプレイ装置 |
| US10/000,963 US6674418B2 (en) | 2000-12-06 | 2001-12-04 | Method for driving a plasma display panel and a plasma display apparatus therefor |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000370988 | 2000-12-06 | ||
| JP2000370988 | 2000-12-06 | ||
| JP2000-370988 | 2000-12-06 | ||
| JP2001155217A JP4748878B2 (ja) | 2000-12-06 | 2001-05-24 | プラズマディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002236468A true JP2002236468A (ja) | 2002-08-23 |
| JP4748878B2 JP4748878B2 (ja) | 2011-08-17 |
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ID=26605310
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001155217A Expired - Fee Related JP4748878B2 (ja) | 2000-12-06 | 2001-05-24 | プラズマディスプレイ装置 |
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|---|---|
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| JP (1) | JP4748878B2 (ja) |
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-
2001
- 2001-05-24 JP JP2001155217A patent/JP4748878B2/ja not_active Expired - Fee Related
- 2001-12-04 US US10/000,963 patent/US6674418B2/en not_active Expired - Fee Related
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