JP5004382B2 - プラズマディスプレイパネルの駆動装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のプラズマディスプレイパネル(以下、ＰＤＰと称する)の一つとして交流放電型のＰＤＰが知られている。
交流放電型のＰＤＰは、複数の列電極と、放電ガスが封入されている放電空間を挟んで上記列電極各々と交叉して配列された複数の行電極対を備えている。そして、この放電空間を含む各行電極対と列電極との各交差部に、その放電時において赤色で発光する放電セル、緑色で発光する放電セル、又は青色で発光する放電セルが形成されている。
【０００３】
この際、各放電セルは、放電現象を利用して発光を行うものである為、所定の輝度で発光する"点灯状態"と、"消灯状態"の２つの状態しかもたない。つまり、２階調分の輝度しか表現出来ないのである。そこで、このような放電セルを用いて、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドに、放電セルを連続して発光(又は消灯)させるべき期間を予め割り付けておく。そして、各サブフィールド毎に放電セル各々をそのサブフィールドに割り当てられている期間だけ、入力映像信号に応じて発光、又は消灯させるのである。これにより、１フィールド表示期間内において発光を実施させるサブフィールドの組み合わせにより、２N(Ｎ：サブフィールドの数)段階(以下、階調と称する)で各種の中間輝度を表現することが可能となる。
【０００５】
ここで、上記サブフィールド法に基づく階調駆動を実施するにあたり、駆動装置(図示せぬ)は、ＰＤＰに対して各種駆動パルスを印加することにより、放電セルの各々に種々の放電を生起させる。すなわち、先ず、駆動装置は、ＰＤＰの行電極対にリセットパルスを印加することにより、全ての放電セルにリセット放電を生起させる。この際、上記リセット放電により、所定量の壁電荷が全放電セル内に一様に形成される。次に、駆動装置は、放電セルを１水平走査ライン(以下、１表示ラインと称する)分ずつ順次、入力映像信号に応じて選択的に消去放電させる。この際、選択消去放電の生起された放電セルではその放電セル内に残留していた壁電荷が消滅し、この放電セルは"消灯放電セル"に設定される。一方、上記選択消去放電の生起されなかった放電セルでは、上記リセット放電によって形成された壁電荷がそのまま残留することになるので、この放電セルは"点灯放電セル"に設定される。次に、駆動装置は、全ての行電極対間に交互に、かつ一斉に各サブフィールドに対応した回数だけ維持パルスを印加する。かかる維持パルスの印加に応じて、壁電荷が残留している放電セル、つまり"点灯放電セル"に設定された放電セルのみがサブフィールドに対応した期間だけ繰り返し維持放電し、この維持放電に伴う発光の状態を維持する。尚、"消灯放電セル"に設定された放電セルでは放電が生起されず、そのサブフィールドに対応した期間だけ消灯状態を維持する。
【０００６】
ところが、ＰＤＰでは、パネルの温度変動、表示輝度の推移、経年変化等によって、上述した如き各種放電によって形成される壁電荷量が一定とはならなくなる為、放電の強度にバラツキが生じて表示品質が劣化するという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、常時、良好な画像表示を行うことが出来るプラズマディスプレイパネルの駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイパネルの駆動装置は、表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返しリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、各サブフィールド内で印加される前記維持パルス各々の内の最終の維持パルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前の維持パルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含む。
【０００９】
又、請求項２記載によるプラズマディスプレイパネルの駆動装置は、表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返し夫々が同一波形を有するリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、前記１のサブフィールド内で印加される前記リセットパルス各々の内の最終のリセットパルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前のリセットパルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含む。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にて、ＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されている。そして、この放電空間を含む各行電極対と列電極との各交差部に、赤色で放電発光する放電セル、緑色で放電発光する放電セル、又は青色で放電発光する放電セルが形成される構造となっている。
【００１１】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されたクロック信号に応じてアナログの入力映像信号をサンプリングし、これを各画素に対応した例えば４ビットの画素データＰＤに変換する。画素駆動データ生成回路３０は、４ビットの画素データＰＤを、図２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、これをメモリ４に供給する。 メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記画素駆動データＧＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の画素駆動データＧＤ11-nmを、各ビット桁毎に分割して読み出し、これを１行分(ｍ個)毎に順次アドレスドライバ６に供給する。すなわち、先ず、メモリ４は、画素駆動データＧＤ11-nm各々の第１ビット目のみを抽出し、これらを画素駆動データビットＤＢ１11-nmとして読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。次に、メモリ４は、画素駆動データＧＤ11-nm各々の第２ビット目のみを抽出し、これらを画素駆動データビットＤＢ２11-nmとして読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。以下、同様にしてメモリ４は、画素駆動データＧＤ11-nmの第３ビット目〜第１４ビット目を夫々抽出し、各ビット毎の画素駆動データビットＤＢ３11-nm〜ＤＢ１４として読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。
【００１２】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１３】
アドレスドライバ６は、メモリ４から読み出された１行分毎の画素駆動データビットＤＢ各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。第１サスティンドライバ７及び第２サスティンドライバ８各々は、ＰＤＰ１０の放電セル各々に各種の放電を生起させるべき各種駆動パルスを発生して、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。駆動制御回路２は、図３に示す如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべく、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を制御する。
【００１４】
尚、図３に示される発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、各サブフィールドにおいてＰＤＰ１０を駆動する。この際、各サブフィールド内ではアドレス行程Ｗc及び発光維持行程Ｉcを実施し、先頭のサブフィールドＳＦ１内においてのみで一斉リセット行程Ｒcを実行する。又、最後尾のサブフィールドＳＦ１４においてのみで消去行程Ｅを実施する。
【００１５】
図４は、上記一斉リセット行程Ｒc、アドレス行程Ｗc、発光維持行程Ｉc及び消去行程Ｅにおいて上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
先ず、先頭のサブフィールドＳＦ１において実施される一斉リセット行程Ｒcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して図４に示す如き波形を有する第１リセットパルスＲＰx1及びＲＰY1を同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。そして、上記第１リセットパルスＲＰx1及びＲＰY1の印加直後、第１サスティンドライバ７は、図４に示す如き第２リセットパルスＲＰ2を行電極Ｘ1〜Ｘnの各々に同時印加する。更に、この第２リセットパルスＲＰ2の印加直後、第２サスティンドライバ８は、図４に示す如き第３リセットパルスＲＰ3を行電極Ｙ1〜Ｙnの各々に同時印加する。この際、上記第２リセットパルスＲＰ2及び第３リセットパルスＲＰ3が印加される度に、各放電セルにリセット放電が生起され、その放電空間内には所望量のプライミング粒子が形成される。
【００１６】
次に、アドレス行程Ｗcでは、アドレスドライバ６は、メモリ４から供給された１行分(ｍ個)毎の画素駆動データビットＤＢ各々の論理レベルに応じた電圧を有する画素データパルスを生成し、ｍ個の画素データパルスからなる画素データパルス群ＤＰを列電極Ｄ1〜Ｄmに印加する。すなわち、アドレスドライバ６は、サブフィールドＳＦ１のアドレス行程Ｗcでは、上記画素駆動データビットＤＢ１11-nm各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ１を１表示ライン分ずつ(ＤＰ１1、ＤＰ１2、ＤＰ１3、・・・・、ＤＰ１n)順次、列電極Ｄ1〜Ｄmに印加する。又、サブフィールドＳＦ２のアドレス行程Ｗcでは、上記画素駆動データビットＤＢ２11-nm各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ２を１表示ライン分ずつ(ＤＰ２1、ＤＰ２2、ＤＰ２3、・・・・、ＤＰ２n)順次、列電極Ｄ1〜Ｄmに印加する。同様にして、サブフィールドＳＦ３〜ＳＦ１４各々のアドレス行程Ｗcにおいて、アドレスドライバ６は、上記画素駆動データビットＤＢ(ＤＢ３11-nm〜ＤＢ１４11-nm)各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ(ＤＰ３〜ＤＰ１４)２を１表示ライン分ずつ順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスドライバ６は、画素駆動データビットＤＢが論理レベル"０"である場合には低電圧(０ボルト)、論理レベル"１"である場合には高電圧の画素データパルスを生成する。
【００１７】
更に、上記アドレス行程Ｗcでは、第２サスティンドライバ８が、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択的に放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が消去される。ここで、上記選択消去放電が生起されて壁電荷を失った放電セルは"消灯放電セル"の状態に設定される。一方、上記選択消去放電の生起されなかった放電セル内には壁電荷が残留したままとなるので、この放電セルは"点灯放電セル"の状態に設定されることになる。
【００１８】
すなわち、アドレス行程Ｗｃの実行により、後述する発光維持行程Ｉcにおいて放電して発光する発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
次に、サブフィールドＳＦ１〜ＳＦ１４各々において実施される発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８が行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図４に示されるように交互に維持パルスＩＰX及びＩＰYを繰り返し印加する。尚、かかる発光維持行程Ｉcにおいて印加する維持パルスＩＰの回数は、図３に示す如くされるように各サブフィールド毎に異なる。
【００１９】
すなわち、サブフィールドＳＦ１での発光維持行程Ｉcにおける印加回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００２０】
この際、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Ｗcにおいて"点灯放電セル"の状態に設定された放電セルのみが、上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、各サブフィールド毎に割り当てられた放電回数分だけ、その維持放電に伴う発光状態を維持する。尚、各サブフィールド毎の発光維持行程Ｉc内の最後に生起される維持放電は、次のサブフィールドのアドレス行程Ｗcでの選択消去放電を適切に生起させるべく、各放電セル内に残留する壁電荷の量を適量に調整する役目をも担っている。
【００２１】
ここで、各放電セルがアドレス行程Ｗcにおいて"点灯放電セル"の状態に設定されるか否かは、入力映像信号に基づいて生成された上記画素駆動データＧＤによって決まる。この際、１４ビットの画素駆動データＧＤとして取り得るパターンは、図２に示されるが如き１５パターンである。図２に示すように、画素駆動データＧＤは、その第１ビット〜第１４ビット各々の内で論理レベル"１"となるビットが１つ以下となるビットパターンを有するものである。従って、かかる画素駆動データＧＤを用いた駆動によれば、図２の黒丸印にて示すように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでのアドレス行程Ｗｃにおいてのみで選択消去放電が生起される。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷が上記選択消去放電の生起されるまでの間残留するので、その間に存在する連続したサブフィールド各々での発光維持行程Ｉｃにおいて維持放電が生起されることになる。つまり、各放電セルは１フィールド期間内において上記選択消去放電が為されるまでの間、"点灯放電セル"の状態に保持され、その間に存在するサブフィールド（白丸にて示す）で連続して発光するのである。
【００２２】
そして、最後尾のサブフィールドＳＦ１４のみで実施される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。更に、第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００２３】
従って、図２に示す如き１５パターンからなる画素駆動データＧＤを用いて図３に示す発光駆動フォーマットに従った駆動を実施すれば、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、255｝
なる１５段階分の中間輝度が表現可能となり、ＰＤＰ１０の画面上には入力映像信号に対応した表示画像が表れることになる。
【００２４】
図５は、上記リセットパルスＲＰ、走査パルスＳＰ、維持パルスＩＰ及び消去パルスＥＰを発生する第１サスティンドライバ７及び第２サスティンドライバ８各々の内部構成を示す図である。
図５に示すように、第１サスティンドライバ７には、上記リセットパルスＲＰXを発生する為のリセットパルス発生回路ＲＸ、及び上記維持パルスＩＰXを発生する為の維持パルス発生回路ＩＸが設けられている。
【００２５】
リセットパルス発生回路ＲＸは、直流の電圧ＶRを発生する直流電源Ｂ２、スイッチング素子Ｓ７、及び抵抗Ｒ１から構成される。直流電源Ｂ２の正側端子はアース電位に設定されており、その負側端子は上記スイッチング素子Ｓ７に接続されている。スイッチング素子Ｓ７は、駆動制御回路２から供給されたスイッチング信号ＳＷ７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶRを抵抗Ｒ１を介して行電極Ｘに印加する。
【００２６】
リセットパルス発生回路ＲＸは、図６に示す如きシーケンスに従って上記スイッチング素子Ｓ７をオフ状態−オン状態−オフ状態に順次切り換えるべきスイッチング信号ＳＷ７が駆動制御回路２から供給されると、図６に示す如きその立ち下がり変化が緩やかな負極性の第１リセットパルスＲＰx1を発生する。
維持パルス発生回路ＩＸは、直流の電圧ＶSを発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ２、及びコンデンサＣ１から構成される。スイッチング素子Ｓ１は、駆動制御回路２から供給されたスイッチング信号ＳＷ１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ１の一端上の電位をコイルＬ１、ダイオードＤ１を介して行電極Ｘに印加する。スイッチング素子Ｓ２は、駆動制御回路２から供給されたスイッチング信号ＳＷ２が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘ上の電位をコイルＬ２、及びダイオードＤ２を介してコンデンサＣ１の一端に印加する。スイッチング素子Ｓ３は、駆動制御回路２から供給されたスイッチング信号ＳＷ３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ１が発生した電圧ＶSを行電極Ｘに印加する。スイッチング素子Ｓ４は、駆動制御回路２から供給されたスイッチング信号ＳＷ４が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘをアース電位に設定する。
【００２７】
維持パルス発生回路ＩＸは、図７に示す如きスイッチングシーケンスＳＳXに従って推移するスイッチング信号ＳＷ１〜ＳＷ４に応じて、維持パルスＩＰXを発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１に応じて、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ３に応じて、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１の電圧ＶSが直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図７に示す如く電圧ＶSとなる。次に、論理レベル"１"のスイッチ信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に下降して行く。
【００２８】
駆動制御回路２は、上記スイッチングシーケンスＳＳXに従った制御を、前述した如く各サブフィールド毎に割り当てられた放電回数に応じた回数だけ周期的に繰り返し実行する。これにより、維持パルス発生回路ＩＸは、図７に示す如き波形を有する維持パルスＩＰXを、各サブフィールドに割り当てられた放電回数に応じた回数だけ図４に示す如く繰り返し発生する。
【００２９】
一方、第２サスティンドライバ８には、図５に示す如くリセットパルスＲＰYを発生する為のリセットパルス発生回路ＲＹ、上記走査パルスＳＰを発生する為の走査パルス発生回路ＳＹ、及び上記維持パルスＩＰY及びＩＰYEを発生する為の維持パルス発生回路ＩＹが設けられている。
リセットパルス発生回路ＲＹは、直流の電圧ＶRを発生する直流電源Ｂ４、スイッチング素子Ｓ１５〜Ｓ１７、ダイオードＤ１０、抵抗Ｒ２及びＲ３から構成される。直流電源Ｂ４の負側端子は接地されており、その正側端子は上記スイッチング素子Ｓ１７に接続されている。スイッチング素子Ｓ１７は、駆動制御回路２から供給されたスイッチング信号ＳＷ１７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶRを抵抗Ｒ３を介してライン２０上に印加する。ダイオードＤ１０は、そのカソード端がアース電位に設定されている。抵抗Ｒ２の一端にはダイオードＤ１０のアノード端が接続されており、その他端にはスイッチング素子Ｓ１６が接続されている。スイッチング素子Ｓ１６は、駆動制御回路２から供給されたスイッチング信号ＳＷ１６が論理レベル"１"である期間中に限りオン状態となり、抵抗Ｒ２の他端とライン１２とを接続する。
【００３０】
リセットパルス発生回路ＲＹは、図６に示す如く上記スイッチング素子Ｓ１７をオフ状態−オン状態−オフ状態に順次切り換えるべきスイッチング信号ＳＷ１７が駆動制御回路２から供給されると、図６に示す如きその立ち上がり変化が緩やかな正極性の第１リセットパルスＲＰY1を発生する。
走査パルス発生回路ＳＹは、各行電極Ｙ1〜Ｙn毎に設けられており、夫々、直流の電圧Ｖhを発生する直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダイオードＤ５及びＤ６から構成される。スイッチング素子Ｓ２１は、駆動制御回路２から供給されたスイッチング信号ＳＷ２１が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の正側端子と、ダイオードＤ５のアノード端を行電極Ｙに夫々接続する。スイッチング素子Ｓ２２は、駆動制御回路２から供給されたスイッチング信号ＳＷ２２が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の負側端子と、ダイオードＤ６のカソード端を行電極Ｙに夫々接続する。この際、駆動制御回路２は、論理レベル"０"のスイッチング信号ＳＷ２１及び論理レベル"１"のスイッチング信号ＳＷ２２を順次、行電極Ｙ1〜Ｙn各々に対応した走査パルス発生回路ＳＹの各々に供給して行く。かかるスイッチング信号ＳＷ２１及びＳＷ２２が供給された走査パルス発生回路ＳＹでは、スイッチング素子Ｓ２２がオン状態、Ｓ２１がオフ状態となる。これにより、この走査パルス発生回路ＳＹに対応した行電極Ｙ上には、図４に示す如き電圧−Ｖhを有する負極性の走査パルスＳＰが発生する。
【００３１】
上記維持パルス発生回路ＩＹは、直流の電圧ＶSを発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及びＤ４、及びコンデンサＣ２から構成される。スイッチング素子Ｓ１１は、駆動制御回路２から供給されたスイッチング信号ＳＷ１１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ２の一端上の電位をコイルＬ３、ダイオードＤ３を介してライン１２上に印加する。スイッチング素子Ｓ１２は、駆動制御回路２から供給されたスイッチング信号ＳＷ１２が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２上の電位をコイルＬ４、及びダイオードＤ４を介してコンデンサＣ２の一端に印加する。スイッチング素子Ｓ１３は、駆動制御回路２から供給されたスイッチング信号ＳＷ１３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ３が発生した電圧ＶSを上記ライン１２上に印加する。スイッチング素子Ｓ１４は、駆動制御回路２から供給されたスイッチング信号ＳＷ１４が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２をアース電位に設定する。
【００３２】
維持パルス発生回路ＩＹは、図７に示す如きスイッチングシーケンスＳＳYに従って推移するスイッチング信号ＳＷ１１〜ＳＷ１４に応じて、維持パルスＩＰYを発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１１に応じて、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧ＶSが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は図７に示す如く電圧ＶSとなる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に下降して行く。
【００３３】
駆動制御回路２は、上記スイッチングシーケンスＳＳYに従った制御を前述した如く各サブフィールド毎に割り当てられた放電回数に応じた回数だけ周期的に繰り返し実行する。これにより、維持パルス発生回路ＩＹは、図７に示す如き波形を有する維持パルスＩＰYを図４に示す如く繰り返し発生する。ただし、駆動制御回路２は、発光維持行程Ｉc内の最後尾に限り、図７に示す如きスイッチングシーケンスＳＳYEに従った制御を実行する。これにより、維持パルス発生回路ＩＹは、サブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉc内において繰り返し発生する維持パルスの内の最終の維持パルスＩＰYEのみを発生する。
【００３４】
以下に、維持パルスＩＰYEの発生動作について図７を参照しつつ説明する。
上記スイッチングシーケンスＳＳYEに従った制御により、先ず、論理レベル"１"のスイッチ信号ＳＷ１１が維持パルス発生回路ＩＹに供給され、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧ＶSが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は電圧ＶSになる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に低下して行く(共振立ち下がり区間Ｔb1)。そして、この電圧低下中において、駆動制御回路２は、スイッチ信号ＳＷ１２を論理レベル"０"、スイッチ信号ＳＷ１６を論理レベル"１"に切り換える。すると、抵抗Ｒ２及びダイオードＤ１０からなる直列回路がライン１２上に接続され、この間、行電極Ｙ上における電圧低下は図７に示す如く更に緩やかなものとなる(抵抗立ち下がり区間Ｔb2)。
【００３５】
従って、上記維持パルスＩＰYEの立ち下がり区間(Ｔb1＋Ｔb2)における電圧値の変化率は、その直前に印加される維持パルスＩＰY又はＩＰXの立ち下がり区間Ｔbでの電圧値の変化率に比して緩やかになる。
ここで、発光維持行程Ｉcの最後尾に印加する維持パルスに応じて生起される放電(図７に示すＤＳ１、ＤＳ２)は、アドレス行程Ｗcでの選択消去放電を適切に生じさせるべく、放電セル内に残留する壁電荷の量を適量に調整する役目をも担っている。ところが、かかる最終の維持パルスの立ち下がり区間における電圧推移が他の維持パルスと同様に急峻であり、かつ、この最終の維持パルスが印加される直前に放電セル内に残留している壁電荷の量が多いと、以下の如き問題が生じる。
【００３６】
例えば、１サブフィールドでの発光負荷(１画面内において維持放電の生起される放電セルの数)が大きい場合には維持パルスの波形が歪み、残留する壁電荷の量が例えば多くなる。又、所定時間に亘り維持放電の生起された放電セルに隣接している放電セルが消灯状態から点灯状態になった場合には放電し易くなっている為、多くの壁電荷が形成される。このように、放電セル内に残留している壁電荷量が多いと、発光維持行程Ｉc内の最終の維持パルスの立ち下がり区間で生起される放電ＤＳ２が比較的強い放電となり、多くの壁電荷が消滅してしまうのである。従って、アドレス行程Ｗcでの選択消去放電を適切に生起させるほどの量の壁電荷を残留させることが出来なくなるという問題が生じる。
【００３７】
一方、放電セル内に残留している壁電荷が少ない場合にも以下の如き問題が生じる。例えば、１画面内において維持放電が生起される放電セルの数、いわゆる発光負荷が小さい場合には維持パルスの歪みもなくなり、それに伴い放電セル内に残留する壁電荷も少なくなる。又、所定時間に亘り維持放電の生起された放電セルでは、放電が起こりにくくなっているので、これを再び維持放電せしめた際に形成される壁電荷の量も少ない。又、ＰＤＰ１０の温度が高くなる場合、あるいはＰＤＰ１０による連続表示時間が長くなった場合にも同様に放電が起こりにくくなっているので、維持放電によって形成される壁電荷の量も少なくなる。このように、放電セル内の残留壁電荷の量が少ない状態において、発光維持行程Ｉcにて最終の維持放電が生起されると、この維持放電を生起させるべく印加された最終の維持パルスの立ち下がり区間で生起される放電ＤＳ２は比較的弱いものとなり、少量の壁電荷が消滅する。ところが、この際、放電セル内に残留している壁電荷の量が元々少ないので、そこから少量の壁電荷が消滅しただけでも、上記選択消去放電を適切に生じさせるほどの壁電荷量を確保することが困難となる。
【００３８】
そこで、本発明においては、図７に示す如く、各発光維持行程Ｉcの最後尾に印加する維持パルスＩＰYEの立ち下がり区間(Ｔb1＋Ｔb2)での電圧値の変化率を、その直前の維持パルスＩＰYの立ち下がり区間での電圧値の変化率よりも緩やかにしたのである。このように、発光維持行程Ｉcの最後尾に印加する維持パルスＩＰYEの立ち下がり区間における電圧推移を緩やかにすると、この立ち下がり区間で生起される放電ＤＳ２が弱まる。よって、例え放電セル内に多くの壁電荷が残留していても、この放電ＤＳ２が微弱なものとなるので、壁電荷の消滅量が抑制され、アドレス行程Ｗcにおいて選択放電を適切に生じさせる程度の適量の壁電荷を残留させることが可能となる。又、放電セル内に残留する壁電荷の量が少ない場合には、上記の如き立ち下がり区間で生起される放電ＤＳ２が更に微弱なものとなるので、上述した如き適量の壁電荷量を残留させることが可能となる。
【００３９】
従って、本発明によれば、各アドレス行程Ｗcの直前において、各放電セル内に、このアドレス行程Ｗcでの選択放電を正しく生起させるべき適量の壁電荷を形成させることが出来る。よって、アドレス行程Ｗcにおいて入力映像信号に対応した適切な選択放電が生起されるようになるので、表示品質の劣化を抑制することが可能となる。
【００４０】
又、上記実施例においては、発光維持行程Ｉcの最後尾に印加する維持パルスＩＰYEのみ、その立ち下がり区間における電圧値の変化率を緩やかなものにしている。しかしながら、サブフィールドＳＦ１では、更に、一斉リセット行程Ｒc内の最後尾で印加する第３リセットパルスＲＰ3の立ち下がり区間における電圧値の変化率を緩やかにする。尚、かかる第３リセットパルスＲＰ3は、上記維持パルス発生回路ＩＹ及びリセットパルス発生回路ＲＹにおいて生成され、上記第２リセットパルスＲＰ2は、上記維持パルス発生回路ＩＸによって生成される。
【００４１】
すなわち、維持パルス発生回路ＩＸは、図６に示す如きスイッチングシーケンスＳＲXに従って推移するスイッチング信号ＳＷ１〜ＳＷ４に応じて、第２リセットパルスＲＰ2を発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１に応じて、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図６に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ３に応じて、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１の電圧ＶSが直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図６に示す如く電圧ＶSとなる。次に、論理レベル"１"のスイッチ信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。従って、行電極Ｘ上の電圧は図６に示す如く徐々に下降して行く。
【００４２】
以上の如き動作により、図６に示す如き波形を有する正極性の第２リセットパルスＲＰ2が行電極Ｘ上に生成される。その後、維持パルス発生回路ＩＹは、図６に示す如きスイッチングシーケンスＳＲYに従って推移するスイッチング信号ＳＷ１１〜ＳＷ１４及びＳＷ１６に応じて、第３リセットパルスＲＰ3を発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１１に応じて、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧ＶSが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は電圧ＶSになる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図６に示す如く徐々に低下して行く(共振立ち下がり区間Ｔb1)。そして、この電圧低下中に、スイッチ信号ＳＷ１６が論理レベル"１"に切り換わる。すると、抵抗Ｒ２及びダイオードＤ１０からなる直列回路がライン１２上に接続され、この間、行電極Ｙ上における電圧低下は図６に示す如く更に緩やかなものとなる(抵抗立ち下がり区間Ｔb2)。
【００４３】
以上の如き動作により、図６に示す如く、その立ち下がり区間(Ｔb1＋Ｔb2)での電圧値の変化率が第２リセットパルスＲＰ2の立ち下がり区間での電圧値の変化率よりも緩やかな第３リセットパルスＲＰ3が全ての行電極Ｙ上に印加される。かかる第３リセットパルスＲＰ3が全ての行電極Ｙ上に印加されると、全放電セル内においてリセット放電が生起され、その放電空間内にプライミング粒子が発生する。更に、第３リセットパルスＲＰ3の立ち下がり区間(Ｔb1＋Ｔb2)において微弱な放電が生起され、全放電セル内には、ＳＦ１のアドレス行程Ｗcでの選択放電を正しく生起させるべき適量の壁電荷が形成されるようになる。
【００４４】
尚、上記実施例においては、第３リセットパルスＲＰ3及び維持パルスＩＰYEの立ち下がり区間での電圧値の変化率を緩やかにするにあたり、主に、抵抗立ち下がり区間Ｔb2でその電圧値の変化率を緩やかにしている。しかしながら、共振立ち下がり区間Ｔb1のみ、あるいは、この共振立ち下がり区間Ｔb1及び抵抗立ち下がり区間Ｔb2の両方で、電圧推移を緩やかにしても良い。
【００４５】
図８は、本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
尚、図８に示されるプラズマディスプレイ装置においては、Ａ／Ｄ変換器１、画素駆動データ生成回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及びＰＤＰ１０なる構成は図１に示されるものと同一であるので、その説明は省略する。更に、図８に示すプラズマディスプレイ装置では、駆動制御回路２'が図２〜図４にて説明した駆動方法に従ってＰＤＰ１０を駆動する点も図１に示されるプラズマディスプレイ装置と同様であるので、その説明も省略する。
【００４６】
すなわち、図８に示すプラズマディスプレイ装置は、図１に示す装置に、パネル温度センサ８１、累積表示時間タイマ８２、発光負荷測定回路８３、及び点灯状態反転検出回路８４を追加したものである。更に、図１に示す及び第２サスティンドライバ８に代わり、図９に示す如き内部構成を有する第２サスティンドライバ８'を採用している。
【００４７】
第２サスティンドライバ８'は、リセットパルス発生回路ＲＹ'を除く、維持パルス発生回路ＩＹ及び走査パルス発生回路ＳＹ各々の構成は、図５に示す第２サスティンドライバ８のものと同一である。上記リセットパルス発生回路ＲＹ'では、図５に示すリセットパルス発生回路ＲＹにおいて用いられている抵抗Ｒ２に代わり、駆動制御回路２'から供給された電圧変化率調整信号ＶCに応じてその抵抗値を変更する可変抵抗ＶＬを採用している。
【００４８】
上記パネル温度センサ８１は、ＰＤＰ１０の近傍位置に設置されており、このＰＤＰ１０のパネル温度を検出して得たパネル温度情報を駆動制御回路２'に供給する。累積表示時間タイマ８２は、このプラズマディスプレイ装置の製造後、第１回目の電源投入によって最初の画像表示が為されてから現時点までの画像表示時間の累積を計時し、その累積表示時間を示す情報を駆動制御回路２'に供給する。発光負荷測定回路８３は、画素駆動データ生成回路３０から供給された画素駆動データＧＤに基づいて、１つのサブフィールド内において維持放電発光する放電セルの数を求め、これを発光負荷の大きさを表す発光負荷情報として駆動制御回路２'に供給する。点灯状態反転検出回路８４は、先ず、上記画素データＰＤに基づき、ＰＤＰ１０の全放電セルの内から所定時間に亘り連続して"点灯放電セル"状態になる放電セルの各々を求める。ここで、かかる放電セルに隣接して形成されている放電セルが"消灯放電セル"状態から"点灯放電セル"状態に推移したら、点灯状態反転検出回路８４は、点灯状態反転検出信号を駆動制御回路２'に供給する。
【００４９】
駆動制御回路２'は、上記パネル温度情報、累積表示時間情報、発光負荷情報、又は点灯状態反転検出信号に基づき、各サブフィールドのアドレス行程Ｗcの直前にＰＤＰ１０に印加する駆動パルス(維持パルスＩＰYE、第３リセットパルスＲＰ3)の立ち下がり区間での電圧値の変化率を制御する。
例えば、駆動制御回路２'は、ＰＤＰ１０のパネル温度が比較的高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高いほど、リセットパルス発生回路ＲＹ'の可変抵抗ＶＬの抵抗値を高くする。すると、可変抵抗ＶＬの抵抗値に応じた分だけ、一斉リセット行程Ｒcの最後尾にて印加される第３リセットパルスＲＰ3及び各発光維持行程Ｉcの最後尾に印加される維持パルスＩＰYE各々の抵抗立ち下がり区間Ｔb2での電圧値の変化率が緩やかになる。この際、立ち下がり区間Ｔb2での電圧推移が緩やかになるほど、この立ち下がり区間で生じる放電が弱くなり、消滅する壁電荷の量も減少する。つまり、ＰＤＰ１０のパネル温度、累積表示時間、発光負荷の大きさ、又は上記点灯状態反転検出信号の発生頻度等の状況に応じて、上記立ち下がり区間において消滅させる壁電荷の量を調整することが出来るのである。
【００５０】
よって、図８及び図９に示す構成によれば、上述した如き各種状況に追従させて、各放電セル内に残留する壁電荷の量を、アドレス行程Ｗcの選択放電を適切に生起させるべき適量に調整することが可能となる。
尚、上記実施例においては、可変抵抗ＶＬの抵抗値を制御することにより、第３リセットパルスＲＰ3及び維持パルスＩＰYE各々の抵抗立ち下がり区間Ｔb2での電圧値の変化率を調整しているが、かかる調整方法に限定されるものではない。
【００５１】
例えば、図１０に示す如く、維持パルスＩＰYE(又は第３リセットパルスＲＰ3)の抵抗立ち下がり区間Ｔb2の期間自体をＰＤＰ１０のパネル温度、累積表示時間、発光負荷の大きさ、又は上記点灯状態反転検出信号の発生頻度に応じて調整しても良い。つまり、図７(又は図６)に示す如きスイッチングシーケンスＳＳYE(又はＳＲY)に従って維持パルスＩＰYE(又は第３リセットパルスＲＰ3)を生成するにあたり、駆動制御回路２'は、スイッチング信号ＳＷ１６の論理レベル"１"である期間を変更する。例えば、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１０(ａ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を長くして抵抗立ち下がり区間Ｔb2の期間を長くする。これにより、抵抗立ち下がり区間Ｔb2において生起させる放電が弱くなり、壁電荷の消滅量が少なくなる。一方、ＰＤＰ１０のパネル温度が低い、又は累積表示時間が小、又は発光負荷が小さい、あるいは上記点灯状態反転検出信号の発生頻度が低い場合には、図１０(ｂ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を短くすることにより、抵抗立ち下がり区間Ｔb2の期間を図１０(ａ)に比して短くする。これにより、上記抵抗立ち下がり区間Ｔb2において生起させる放電が強くなり、壁電荷の消滅量が多くなる。
【００５２】
又、維持パルスＩＰYE(又は第３リセットパルスＲＰ3)の抵抗立ち下がり区間Ｔb2を変更する代わりに、維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅自体を変更するようにしても良い。つまり、図７(又は図６)に示す如きスイッチングシーケンスＳＳYE(又はＳＲY)に従って維持パルスＩＰYE(又は第３リセットパルスＲＰ3)を生成するにあたり、駆動制御回路２'は、スイッチング信号ＳＷ１３の論理レベル"１"である期間を変更する。例えば、ＰＤＰ１０のパネル温度が低い、又は累積表示時間が短い、又は発光負荷が小さい、あるいは上記点灯状態反転検出信号の発生頻度が低い場合には、図１１(ａ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を短くして維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅を短くする。一方、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１１(ｂ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を図１１(ａ)に比して短くする。これにより行電極上に印加される維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅は、図１１(ａ)に比して長くなる。すなわち、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が長い、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１１(ｂ)に示す如く、行電極Ｙに電圧Ｖsを印加しつづける時間を長くして壁電荷の形成量を増やすのである。
【００５３】
又、上述した如き維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅の変更、及び立ち下がり区間での電圧値の変化率の変更動作を併用して実行するようにしても良い。
又、上記実施例においては、サブフィールド法に基づく階調駆動として、図２〜図４に示す如き階調駆動方法を採用しているが、本発明が適用される階調駆動方法としてはこれに限定されるものではない。
【００５４】
又、上記実施例においては、サブフィールド法として、予め全放電セル内に壁電荷を形成させておき(一斉リセット行程Ｒc)、各放電セル内の壁電荷を入力映像信号に応じて選択的に消去する(アドレス行程Ｗc)という、いわゆる選択消去アドレス法を採用している。しかしながら、本発明は、サブフィールド法として、予め全放電セル内の壁電荷を消滅させておき、入力映像信号に応じて各放電セル内に選択的に壁電荷を形成させる、いわゆる選択書込アドレス法を採用したものにも同様に適用可能である。
【００５５】
【発明の効果】
以上詳述した如く、本発明においては、一斉リセット行程及び発光維持行程各々の最後尾で放電を生起させるべく印加する最終のリセットパルス及び維持パルスの立ち下がり区間での電圧値の変化率をその直前に印加するパルスよりも緩やかにしている。かかる構成により、上記一斉リセット行程及び発光維持行程各々の最後尾に印加される最終のリセットパルス及び維持パルス各々の立ち下がり区間で生じる放電が弱まる。従って、パネル温度、発光負荷の大きさ、経年変化等の影響により放電セル内に多くの壁電荷が形成されてしまう場合においても、上記立ち下がり区間で生じる放電によって適切な量だけ壁電荷を消失させることが可能となる。よって、アドレス行程の直前に、壁電荷の残留量を適量に調整することが出来るので、このアドレス行程では入力映像信号に対応した適切な選択放電が生起されるようになる。
【００５６】
従って、本発明によれば、パネルの温度、発光負荷の大きさ、経年変化等に拘わらず、常時、入力映像信号に対応した良好な画像表示を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】画素駆動データ生成回路３０のデータ変換テーブル、及び１フィールド表示期間内での発光駆動パターンの一例を示す図である。
【図３】発光駆動フォーマットの一例を示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングの一例を示す図である。
【図５】図１に示す第１サスティンドライバ７及び第２サスティンドライバ８各々の内部構成の一例を示す図である。
【図６】ＰＤＰ１０に印加される各種リセットパルスと、各リセットパルスを生成する際のスイッチングシーケンスの一例を示す図である。
【図７】ＰＤＰ１０に印加される各種維持パルスと、各維持パルスを生成する際のスイッチングシーケンスの一例を示す図である。
【図８】本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
【図９】図８に示す第１サスティンドライバ７及び第２サスティンドライバ８'各々の内部構成の一例を示す図である。
【図１０】図８に示すプラズマディスプレイ装置において、維持パルスＩＰYE又は第３リセットパルスＲＰ3の立ち下がり区間長を変更する際のスイッチングシーケンスの一例を示す図である。
【図１１】図８に示すプラズマディスプレイ装置において、維持パルスＩＰYE又は第３リセットパルスＲＰ3のパルス幅を変更する際のスイッチングシーケンスの一例を示す図である。
【主要部分の符号の説明】
２、２' 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８、８' 第２サスティンドライバ
１０ ＰＤＰ
８１ パネル温度センサ
８２ 累積表示時間タイマ
８３ 発光負荷測定回路
８４ 点灯状態反転検出回路
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のプラズマディスプレイパネル(以下、ＰＤＰと称する)の一つとして交流放電型のＰＤＰが知られている。
交流放電型のＰＤＰは、複数の列電極と、放電ガスが封入されている放電空間を挟んで上記列電極各々と交叉して配列された複数の行電極対を備えている。そして、この放電空間を含む各行電極対と列電極との各交差部に、その放電時において赤色で発光する放電セル、緑色で発光する放電セル、又は青色で発光する放電セルが形成されている。
【０００３】
この際、各放電セルは、放電現象を利用して発光を行うものである為、所定の輝度で発光する"点灯状態"と、"消灯状態"の２つの状態しかもたない。つまり、２階調分の輝度しか表現出来ないのである。そこで、このような放電セルを用いて、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドに、放電セルを連続して発光(又は消灯)させるべき期間を予め割り付けておく。そして、各サブフィールド毎に放電セル各々をそのサブフィールドに割り当てられている期間だけ、入力映像信号に応じて発光、又は消灯させるのである。これにより、１フィールド表示期間内において発光を実施させるサブフィールドの組み合わせにより、２N(Ｎ：サブフィールドの数)段階(以下、階調と称する)で各種の中間輝度を表現することが可能となる。
【０００５】
ここで、上記サブフィールド法に基づく階調駆動を実施するにあたり、駆動装置(図示せぬ)は、ＰＤＰに対して各種駆動パルスを印加することにより、放電セルの各々に種々の放電を生起させる。すなわち、先ず、駆動装置は、ＰＤＰの行電極対にリセットパルスを印加することにより、全ての放電セルにリセット放電を生起させる。この際、上記リセット放電により、所定量の壁電荷が全放電セル内に一様に形成される。次に、駆動装置は、放電セルを１水平走査ライン(以下、１表示ラインと称する)分ずつ順次、入力映像信号に応じて選択的に消去放電させる。この際、選択消去放電の生起された放電セルではその放電セル内に残留していた壁電荷が消滅し、この放電セルは"消灯放電セル"に設定される。一方、上記選択消去放電の生起されなかった放電セルでは、上記リセット放電によって形成された壁電荷がそのまま残留することになるので、この放電セルは"点灯放電セル"に設定される。次に、駆動装置は、全ての行電極対間に交互に、かつ一斉に各サブフィールドに対応した回数だけ維持パルスを印加する。かかる維持パルスの印加に応じて、壁電荷が残留している放電セル、つまり"点灯放電セル"に設定された放電セルのみがサブフィールドに対応した期間だけ繰り返し維持放電し、この維持放電に伴う発光の状態を維持する。尚、"消灯放電セル"に設定された放電セルでは放電が生起されず、そのサブフィールドに対応した期間だけ消灯状態を維持する。
【０００６】
ところが、ＰＤＰでは、パネルの温度変動、表示輝度の推移、経年変化等によって、上述した如き各種放電によって形成される壁電荷量が一定とはならなくなる為、放電の強度にバラツキが生じて表示品質が劣化するという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、常時、良好な画像表示を行うことが出来るプラズマディスプレイパネルの駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイパネルの駆動装置は、表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返しリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、各サブフィールド内で印加される前記維持パルス各々の内の最終の維持パルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前の維持パルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含む。
【０００９】
又、請求項２記載によるプラズマディスプレイパネルの駆動装置は、表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返し夫々が同一波形を有するリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、前記１のサブフィールド内で印加される前記リセットパルス各々の内の最終のリセットパルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前のリセットパルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含む。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にて、ＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されている。そして、この放電空間を含む各行電極対と列電極との各交差部に、赤色で放電発光する放電セル、緑色で放電発光する放電セル、又は青色で放電発光する放電セルが形成される構造となっている。
【００１１】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されたクロック信号に応じてアナログの入力映像信号をサンプリングし、これを各画素に対応した例えば４ビットの画素データＰＤに変換する。画素駆動データ生成回路３０は、４ビットの画素データＰＤを、図２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、これをメモリ４に供給する。 メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記画素駆動データＧＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の画素駆動データＧＤ11-nmを、各ビット桁毎に分割して読み出し、これを１行分(ｍ個)毎に順次アドレスドライバ６に供給する。すなわち、先ず、メモリ４は、画素駆動データＧＤ11-nm各々の第１ビット目のみを抽出し、これらを画素駆動データビットＤＢ１11-nmとして読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。次に、メモリ４は、画素駆動データＧＤ11-nm各々の第２ビット目のみを抽出し、これらを画素駆動データビットＤＢ２11-nmとして読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。以下、同様にしてメモリ４は、画素駆動データＧＤ11-nmの第３ビット目〜第１４ビット目を夫々抽出し、各ビット毎の画素駆動データビットＤＢ３11-nm〜ＤＢ１４として読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。
【００１２】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１３】
アドレスドライバ６は、メモリ４から読み出された１行分毎の画素駆動データビットＤＢ各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。第１サスティンドライバ７及び第２サスティンドライバ８各々は、ＰＤＰ１０の放電セル各々に各種の放電を生起させるべき各種駆動パルスを発生して、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。駆動制御回路２は、図３に示す如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべく、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を制御する。
【００１４】
尚、図３に示される発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、各サブフィールドにおいてＰＤＰ１０を駆動する。この際、各サブフィールド内ではアドレス行程Ｗc及び発光維持行程Ｉcを実施し、先頭のサブフィールドＳＦ１内においてのみで一斉リセット行程Ｒcを実行する。又、最後尾のサブフィールドＳＦ１４においてのみで消去行程Ｅを実施する。
【００１５】
図４は、上記一斉リセット行程Ｒc、アドレス行程Ｗc、発光維持行程Ｉc及び消去行程Ｅにおいて上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
先ず、先頭のサブフィールドＳＦ１において実施される一斉リセット行程Ｒcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して図４に示す如き波形を有する第１リセットパルスＲＰx1及びＲＰY1を同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。そして、上記第１リセットパルスＲＰx1及びＲＰY1の印加直後、第１サスティンドライバ７は、図４に示す如き第２リセットパルスＲＰ2を行電極Ｘ1〜Ｘnの各々に同時印加する。更に、この第２リセットパルスＲＰ2の印加直後、第２サスティンドライバ８は、図４に示す如き第３リセットパルスＲＰ3を行電極Ｙ1〜Ｙnの各々に同時印加する。この際、上記第２リセットパルスＲＰ2及び第３リセットパルスＲＰ3が印加される度に、各放電セルにリセット放電が生起され、その放電空間内には所望量のプライミング粒子が形成される。
【００１６】
次に、アドレス行程Ｗcでは、アドレスドライバ６は、メモリ４から供給された１行分(ｍ個)毎の画素駆動データビットＤＢ各々の論理レベルに応じた電圧を有する画素データパルスを生成し、ｍ個の画素データパルスからなる画素データパルス群ＤＰを列電極Ｄ1〜Ｄmに印加する。すなわち、アドレスドライバ６は、サブフィールドＳＦ１のアドレス行程Ｗcでは、上記画素駆動データビットＤＢ１11-nm各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ１を１表示ライン分ずつ(ＤＰ１1、ＤＰ１2、ＤＰ１3、・・・・、ＤＰ１n)順次、列電極Ｄ1〜Ｄmに印加する。又、サブフィールドＳＦ２のアドレス行程Ｗcでは、上記画素駆動データビットＤＢ２11-nm各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ２を１表示ライン分ずつ(ＤＰ２1、ＤＰ２2、ＤＰ２3、・・・・、ＤＰ２n)順次、列電極Ｄ1〜Ｄmに印加する。同様にして、サブフィールドＳＦ３〜ＳＦ１４各々のアドレス行程Ｗcにおいて、アドレスドライバ６は、上記画素駆動データビットＤＢ(ＤＢ３11-nm〜ＤＢ１４11-nm)各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ(ＤＰ３〜ＤＰ１４)２を１表示ライン分ずつ順次、列電極Ｄ1〜Ｄmに印加して行く。尚、アドレスドライバ６は、画素駆動データビットＤＢが論理レベル"０"である場合には低電圧(０ボルト)、論理レベル"１"である場合には高電圧の画素データパルスを生成する。
【００１７】
更に、上記アドレス行程Ｗcでは、第２サスティンドライバ８が、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択的に放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が消去される。ここで、上記選択消去放電が生起されて壁電荷を失った放電セルは"消灯放電セル"の状態に設定される。一方、上記選択消去放電の生起されなかった放電セル内には壁電荷が残留したままとなるので、この放電セルは"点灯放電セル"の状態に設定されることになる。
【００１８】
すなわち、アドレス行程Ｗｃの実行により、後述する発光維持行程Ｉcにおいて放電して発光する発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
次に、サブフィールドＳＦ１〜ＳＦ１４各々において実施される発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８が行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図４に示されるように交互に維持パルスＩＰX及びＩＰYを繰り返し印加する。尚、かかる発光維持行程Ｉcにおいて印加する維持パルスＩＰの回数は、図３に示す如くされるように各サブフィールド毎に異なる。
【００１９】
すなわち、サブフィールドＳＦ１での発光維持行程Ｉcにおける印加回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００２０】
この際、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Ｗcにおいて"点灯放電セル"の状態に設定された放電セルのみが、上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、各サブフィールド毎に割り当てられた放電回数分だけ、その維持放電に伴う発光状態を維持する。尚、各サブフィールド毎の発光維持行程Ｉc内の最後に生起される維持放電は、次のサブフィールドのアドレス行程Ｗcでの選択消去放電を適切に生起させるべく、各放電セル内に残留する壁電荷の量を適量に調整する役目をも担っている。
【００２１】
ここで、各放電セルがアドレス行程Ｗcにおいて"点灯放電セル"の状態に設定されるか否かは、入力映像信号に基づいて生成された上記画素駆動データＧＤによって決まる。この際、１４ビットの画素駆動データＧＤとして取り得るパターンは、図２に示されるが如き１５パターンである。図２に示すように、画素駆動データＧＤは、その第１ビット〜第１４ビット各々の内で論理レベル"１"となるビットが１つ以下となるビットパターンを有するものである。従って、かかる画素駆動データＧＤを用いた駆動によれば、図２の黒丸印にて示すように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでのアドレス行程Ｗｃにおいてのみで選択消去放電が生起される。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷が上記選択消去放電の生起されるまでの間残留するので、その間に存在する連続したサブフィールド各々での発光維持行程Ｉｃにおいて維持放電が生起されることになる。つまり、各放電セルは１フィールド期間内において上記選択消去放電が為されるまでの間、"点灯放電セル"の状態に保持され、その間に存在するサブフィールド（白丸にて示す）で連続して発光するのである。
【００２２】
そして、最後尾のサブフィールドＳＦ１４のみで実施される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。更に、第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００２３】
従って、図２に示す如き１５パターンからなる画素駆動データＧＤを用いて図３に示す発光駆動フォーマットに従った駆動を実施すれば、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、255｝
なる１５段階分の中間輝度が表現可能となり、ＰＤＰ１０の画面上には入力映像信号に対応した表示画像が表れることになる。
【００２４】
図５は、上記リセットパルスＲＰ、走査パルスＳＰ、維持パルスＩＰ及び消去パルスＥＰを発生する第１サスティンドライバ７及び第２サスティンドライバ８各々の内部構成を示す図である。
図５に示すように、第１サスティンドライバ７には、上記リセットパルスＲＰXを発生する為のリセットパルス発生回路ＲＸ、及び上記維持パルスＩＰXを発生する為の維持パルス発生回路ＩＸが設けられている。
【００２５】
リセットパルス発生回路ＲＸは、直流の電圧ＶRを発生する直流電源Ｂ２、スイッチング素子Ｓ７、及び抵抗Ｒ１から構成される。直流電源Ｂ２の正側端子はアース電位に設定されており、その負側端子は上記スイッチング素子Ｓ７に接続されている。スイッチング素子Ｓ７は、駆動制御回路２から供給されたスイッチング信号ＳＷ７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶRを抵抗Ｒ１を介して行電極Ｘに印加する。
【００２６】
リセットパルス発生回路ＲＸは、図６に示す如きシーケンスに従って上記スイッチング素子Ｓ７をオフ状態−オン状態−オフ状態に順次切り換えるべきスイッチング信号ＳＷ７が駆動制御回路２から供給されると、図６に示す如きその立ち下がり変化が緩やかな負極性の第１リセットパルスＲＰx1を発生する。
維持パルス発生回路ＩＸは、直流の電圧ＶSを発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ２、及びコンデンサＣ１から構成される。スイッチング素子Ｓ１は、駆動制御回路２から供給されたスイッチング信号ＳＷ１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ１の一端上の電位をコイルＬ１、ダイオードＤ１を介して行電極Ｘに印加する。スイッチング素子Ｓ２は、駆動制御回路２から供給されたスイッチング信号ＳＷ２が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘ上の電位をコイルＬ２、及びダイオードＤ２を介してコンデンサＣ１の一端に印加する。スイッチング素子Ｓ３は、駆動制御回路２から供給されたスイッチング信号ＳＷ３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ１が発生した電圧ＶSを行電極Ｘに印加する。スイッチング素子Ｓ４は、駆動制御回路２から供給されたスイッチング信号ＳＷ４が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘをアース電位に設定する。
【００２７】
維持パルス発生回路ＩＸは、図７に示す如きスイッチングシーケンスＳＳXに従って推移するスイッチング信号ＳＷ１〜ＳＷ４に応じて、維持パルスＩＰXを発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１に応じて、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ３に応じて、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１の電圧ＶSが直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図７に示す如く電圧ＶSとなる。次に、論理レベル"１"のスイッチ信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に下降して行く。
【００２８】
駆動制御回路２は、上記スイッチングシーケンスＳＳXに従った制御を、前述した如く各サブフィールド毎に割り当てられた放電回数に応じた回数だけ周期的に繰り返し実行する。これにより、維持パルス発生回路ＩＸは、図７に示す如き波形を有する維持パルスＩＰXを、各サブフィールドに割り当てられた放電回数に応じた回数だけ図４に示す如く繰り返し発生する。
【００２９】
一方、第２サスティンドライバ８には、図５に示す如くリセットパルスＲＰYを発生する為のリセットパルス発生回路ＲＹ、上記走査パルスＳＰを発生する為の走査パルス発生回路ＳＹ、及び上記維持パルスＩＰY及びＩＰYEを発生する為の維持パルス発生回路ＩＹが設けられている。
リセットパルス発生回路ＲＹは、直流の電圧ＶRを発生する直流電源Ｂ４、スイッチング素子Ｓ１５〜Ｓ１７、ダイオードＤ１０、抵抗Ｒ２及びＲ３から構成される。直流電源Ｂ４の負側端子は接地されており、その正側端子は上記スイッチング素子Ｓ１７に接続されている。スイッチング素子Ｓ１７は、駆動制御回路２から供給されたスイッチング信号ＳＷ１７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶRを抵抗Ｒ３を介してライン２０上に印加する。ダイオードＤ１０は、そのカソード端がアース電位に設定されている。抵抗Ｒ２の一端にはダイオードＤ１０のアノード端が接続されており、その他端にはスイッチング素子Ｓ１６が接続されている。スイッチング素子Ｓ１６は、駆動制御回路２から供給されたスイッチング信号ＳＷ１６が論理レベル"１"である期間中に限りオン状態となり、抵抗Ｒ２の他端とライン１２とを接続する。
【００３０】
リセットパルス発生回路ＲＹは、図６に示す如く上記スイッチング素子Ｓ１７をオフ状態−オン状態−オフ状態に順次切り換えるべきスイッチング信号ＳＷ１７が駆動制御回路２から供給されると、図６に示す如きその立ち上がり変化が緩やかな正極性の第１リセットパルスＲＰY1を発生する。
走査パルス発生回路ＳＹは、各行電極Ｙ1〜Ｙn毎に設けられており、夫々、直流の電圧Ｖhを発生する直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダイオードＤ５及びＤ６から構成される。スイッチング素子Ｓ２１は、駆動制御回路２から供給されたスイッチング信号ＳＷ２１が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の正側端子と、ダイオードＤ５のアノード端を行電極Ｙに夫々接続する。スイッチング素子Ｓ２２は、駆動制御回路２から供給されたスイッチング信号ＳＷ２２が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の負側端子と、ダイオードＤ６のカソード端を行電極Ｙに夫々接続する。この際、駆動制御回路２は、論理レベル"０"のスイッチング信号ＳＷ２１及び論理レベル"１"のスイッチング信号ＳＷ２２を順次、行電極Ｙ1〜Ｙn各々に対応した走査パルス発生回路ＳＹの各々に供給して行く。かかるスイッチング信号ＳＷ２１及びＳＷ２２が供給された走査パルス発生回路ＳＹでは、スイッチング素子Ｓ２２がオン状態、Ｓ２１がオフ状態となる。これにより、この走査パルス発生回路ＳＹに対応した行電極Ｙ上には、図４に示す如き電圧−Ｖhを有する負極性の走査パルスＳＰが発生する。
【００３１】
上記維持パルス発生回路ＩＹは、直流の電圧ＶSを発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及びＤ４、及びコンデンサＣ２から構成される。スイッチング素子Ｓ１１は、駆動制御回路２から供給されたスイッチング信号ＳＷ１１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ２の一端上の電位をコイルＬ３、ダイオードＤ３を介してライン１２上に印加する。スイッチング素子Ｓ１２は、駆動制御回路２から供給されたスイッチング信号ＳＷ１２が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２上の電位をコイルＬ４、及びダイオードＤ４を介してコンデンサＣ２の一端に印加する。スイッチング素子Ｓ１３は、駆動制御回路２から供給されたスイッチング信号ＳＷ１３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ３が発生した電圧ＶSを上記ライン１２上に印加する。スイッチング素子Ｓ１４は、駆動制御回路２から供給されたスイッチング信号ＳＷ１４が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２をアース電位に設定する。
【００３２】
維持パルス発生回路ＩＹは、図７に示す如きスイッチングシーケンスＳＳYに従って推移するスイッチング信号ＳＷ１１〜ＳＷ１４に応じて、維持パルスＩＰYを発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１１に応じて、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧ＶSが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は図７に示す如く電圧ＶSとなる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に下降して行く。
【００３３】
駆動制御回路２は、上記スイッチングシーケンスＳＳYに従った制御を前述した如く各サブフィールド毎に割り当てられた放電回数に応じた回数だけ周期的に繰り返し実行する。これにより、維持パルス発生回路ＩＹは、図７に示す如き波形を有する維持パルスＩＰYを図４に示す如く繰り返し発生する。ただし、駆動制御回路２は、発光維持行程Ｉc内の最後尾に限り、図７に示す如きスイッチングシーケンスＳＳYEに従った制御を実行する。これにより、維持パルス発生回路ＩＹは、サブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉc内において繰り返し発生する維持パルスの内の最終の維持パルスＩＰYEのみを発生する。
【００３４】
以下に、維持パルスＩＰYEの発生動作について図７を参照しつつ説明する。
上記スイッチングシーケンスＳＳYEに従った制御により、先ず、論理レベル"１"のスイッチ信号ＳＷ１１が維持パルス発生回路ＩＹに供給され、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧ＶSが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は電圧ＶSになる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に低下して行く(共振立ち下がり区間Ｔb1)。そして、この電圧低下中において、駆動制御回路２は、スイッチ信号ＳＷ１２を論理レベル"０"、スイッチ信号ＳＷ１６を論理レベル"１"に切り換える。すると、抵抗Ｒ２及びダイオードＤ１０からなる直列回路がライン１２上に接続され、この間、行電極Ｙ上における電圧低下は図７に示す如く更に緩やかなものとなる(抵抗立ち下がり区間Ｔb2)。
【００３５】
従って、上記維持パルスＩＰYEの立ち下がり区間(Ｔb1＋Ｔb2)における電圧値の変化率は、その直前に印加される維持パルスＩＰY又はＩＰXの立ち下がり区間Ｔbでの電圧値の変化率に比して緩やかになる。
ここで、発光維持行程Ｉcの最後尾に印加する維持パルスに応じて生起される放電(図７に示すＤＳ１、ＤＳ２)は、アドレス行程Ｗcでの選択消去放電を適切に生じさせるべく、放電セル内に残留する壁電荷の量を適量に調整する役目をも担っている。ところが、かかる最終の維持パルスの立ち下がり区間における電圧推移が他の維持パルスと同様に急峻であり、かつ、この最終の維持パルスが印加される直前に放電セル内に残留している壁電荷の量が多いと、以下の如き問題が生じる。
【００３６】
例えば、１サブフィールドでの発光負荷(１画面内において維持放電の生起される放電セルの数)が大きい場合には維持パルスの波形が歪み、残留する壁電荷の量が例えば多くなる。又、所定時間に亘り維持放電の生起された放電セルに隣接している放電セルが消灯状態から点灯状態になった場合には放電し易くなっている為、多くの壁電荷が形成される。このように、放電セル内に残留している壁電荷量が多いと、発光維持行程Ｉc内の最終の維持パルスの立ち下がり区間で生起される放電ＤＳ２が比較的強い放電となり、多くの壁電荷が消滅してしまうのである。従って、アドレス行程Ｗcでの選択消去放電を適切に生起させるほどの量の壁電荷を残留させることが出来なくなるという問題が生じる。
【００３７】
一方、放電セル内に残留している壁電荷が少ない場合にも以下の如き問題が生じる。例えば、１画面内において維持放電が生起される放電セルの数、いわゆる発光負荷が小さい場合には維持パルスの歪みもなくなり、それに伴い放電セル内に残留する壁電荷も少なくなる。又、所定時間に亘り維持放電の生起された放電セルでは、放電が起こりにくくなっているので、これを再び維持放電せしめた際に形成される壁電荷の量も少ない。又、ＰＤＰ１０の温度が高くなる場合、あるいはＰＤＰ１０による連続表示時間が長くなった場合にも同様に放電が起こりにくくなっているので、維持放電によって形成される壁電荷の量も少なくなる。このように、放電セル内の残留壁電荷の量が少ない状態において、発光維持行程Ｉcにて最終の維持放電が生起されると、この維持放電を生起させるべく印加された最終の維持パルスの立ち下がり区間で生起される放電ＤＳ２は比較的弱いものとなり、少量の壁電荷が消滅する。ところが、この際、放電セル内に残留している壁電荷の量が元々少ないので、そこから少量の壁電荷が消滅しただけでも、上記選択消去放電を適切に生じさせるほどの壁電荷量を確保することが困難となる。
【００３８】
そこで、本発明においては、図７に示す如く、各発光維持行程Ｉcの最後尾に印加する維持パルスＩＰYEの立ち下がり区間(Ｔb1＋Ｔb2)での電圧値の変化率を、その直前の維持パルスＩＰYの立ち下がり区間での電圧値の変化率よりも緩やかにしたのである。このように、発光維持行程Ｉcの最後尾に印加する維持パルスＩＰYEの立ち下がり区間における電圧推移を緩やかにすると、この立ち下がり区間で生起される放電ＤＳ２が弱まる。よって、例え放電セル内に多くの壁電荷が残留していても、この放電ＤＳ２が微弱なものとなるので、壁電荷の消滅量が抑制され、アドレス行程Ｗcにおいて選択放電を適切に生じさせる程度の適量の壁電荷を残留させることが可能となる。又、放電セル内に残留する壁電荷の量が少ない場合には、上記の如き立ち下がり区間で生起される放電ＤＳ２が更に微弱なものとなるので、上述した如き適量の壁電荷量を残留させることが可能となる。
【００３９】
従って、本発明によれば、各アドレス行程Ｗcの直前において、各放電セル内に、このアドレス行程Ｗcでの選択放電を正しく生起させるべき適量の壁電荷を形成させることが出来る。よって、アドレス行程Ｗcにおいて入力映像信号に対応した適切な選択放電が生起されるようになるので、表示品質の劣化を抑制することが可能となる。
【００４０】
又、上記実施例においては、発光維持行程Ｉcの最後尾に印加する維持パルスＩＰYEのみ、その立ち下がり区間における電圧値の変化率を緩やかなものにしている。しかしながら、サブフィールドＳＦ１では、更に、一斉リセット行程Ｒc内の最後尾で印加する第３リセットパルスＲＰ3の立ち下がり区間における電圧値の変化率を緩やかにする。尚、かかる第３リセットパルスＲＰ3は、上記維持パルス発生回路ＩＹ及びリセットパルス発生回路ＲＹにおいて生成され、上記第２リセットパルスＲＰ2は、上記維持パルス発生回路ＩＸによって生成される。
【００４１】
すなわち、維持パルス発生回路ＩＸは、図６に示す如きスイッチングシーケンスＳＲXに従って推移するスイッチング信号ＳＷ１〜ＳＷ４に応じて、第２リセットパルスＲＰ2を発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１に応じて、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図６に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ３に応じて、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１の電圧ＶSが直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図６に示す如く電圧ＶSとなる。次に、論理レベル"１"のスイッチ信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。従って、行電極Ｘ上の電圧は図６に示す如く徐々に下降して行く。
【００４２】
以上の如き動作により、図６に示す如き波形を有する正極性の第２リセットパルスＲＰ2が行電極Ｘ上に生成される。その後、維持パルス発生回路ＩＹは、図６に示す如きスイッチングシーケンスＳＲYに従って推移するスイッチング信号ＳＷ１１〜ＳＷ１４及びＳＷ１６に応じて、第３リセットパルスＲＰ3を発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１１に応じて、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧ＶSが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は電圧ＶSになる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図６に示す如く徐々に低下して行く(共振立ち下がり区間Ｔb1)。そして、この電圧低下中に、スイッチ信号ＳＷ１６が論理レベル"１"に切り換わる。すると、抵抗Ｒ２及びダイオードＤ１０からなる直列回路がライン１２上に接続され、この間、行電極Ｙ上における電圧低下は図６に示す如く更に緩やかなものとなる(抵抗立ち下がり区間Ｔb2)。
【００４３】
以上の如き動作により、図６に示す如く、その立ち下がり区間(Ｔb1＋Ｔb2)での電圧値の変化率が第２リセットパルスＲＰ2の立ち下がり区間での電圧値の変化率よりも緩やかな第３リセットパルスＲＰ3が全ての行電極Ｙ上に印加される。かかる第３リセットパルスＲＰ3が全ての行電極Ｙ上に印加されると、全放電セル内においてリセット放電が生起され、その放電空間内にプライミング粒子が発生する。更に、第３リセットパルスＲＰ3の立ち下がり区間(Ｔb1＋Ｔb2)において微弱な放電が生起され、全放電セル内には、ＳＦ１のアドレス行程Ｗcでの選択放電を正しく生起させるべき適量の壁電荷が形成されるようになる。
【００４４】
尚、上記実施例においては、第３リセットパルスＲＰ3及び維持パルスＩＰYEの立ち下がり区間での電圧値の変化率を緩やかにするにあたり、主に、抵抗立ち下がり区間Ｔb2でその電圧値の変化率を緩やかにしている。しかしながら、共振立ち下がり区間Ｔb1のみ、あるいは、この共振立ち下がり区間Ｔb1及び抵抗立ち下がり区間Ｔb2の両方で、電圧推移を緩やかにしても良い。
【００４５】
図８は、本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
尚、図８に示されるプラズマディスプレイ装置においては、Ａ／Ｄ変換器１、画素駆動データ生成回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及びＰＤＰ１０なる構成は図１に示されるものと同一であるので、その説明は省略する。更に、図８に示すプラズマディスプレイ装置では、駆動制御回路２'が図２〜図４にて説明した駆動方法に従ってＰＤＰ１０を駆動する点も図１に示されるプラズマディスプレイ装置と同様であるので、その説明も省略する。
【００４６】
すなわち、図８に示すプラズマディスプレイ装置は、図１に示す装置に、パネル温度センサ８１、累積表示時間タイマ８２、発光負荷測定回路８３、及び点灯状態反転検出回路８４を追加したものである。更に、図１に示す及び第２サスティンドライバ８に代わり、図９に示す如き内部構成を有する第２サスティンドライバ８'を採用している。
【００４７】
第２サスティンドライバ８'は、リセットパルス発生回路ＲＹ'を除く、維持パルス発生回路ＩＹ及び走査パルス発生回路ＳＹ各々の構成は、図５に示す第２サスティンドライバ８のものと同一である。上記リセットパルス発生回路ＲＹ'では、図５に示すリセットパルス発生回路ＲＹにおいて用いられている抵抗Ｒ２に代わり、駆動制御回路２'から供給された電圧変化率調整信号ＶCに応じてその抵抗値を変更する可変抵抗ＶＬを採用している。
【００４８】
上記パネル温度センサ８１は、ＰＤＰ１０の近傍位置に設置されており、このＰＤＰ１０のパネル温度を検出して得たパネル温度情報を駆動制御回路２'に供給する。累積表示時間タイマ８２は、このプラズマディスプレイ装置の製造後、第１回目の電源投入によって最初の画像表示が為されてから現時点までの画像表示時間の累積を計時し、その累積表示時間を示す情報を駆動制御回路２'に供給する。発光負荷測定回路８３は、画素駆動データ生成回路３０から供給された画素駆動データＧＤに基づいて、１つのサブフィールド内において維持放電発光する放電セルの数を求め、これを発光負荷の大きさを表す発光負荷情報として駆動制御回路２'に供給する。点灯状態反転検出回路８４は、先ず、上記画素データＰＤに基づき、ＰＤＰ１０の全放電セルの内から所定時間に亘り連続して"点灯放電セル"状態になる放電セルの各々を求める。ここで、かかる放電セルに隣接して形成されている放電セルが"消灯放電セル"状態から"点灯放電セル"状態に推移したら、点灯状態反転検出回路８４は、点灯状態反転検出信号を駆動制御回路２'に供給する。
【００４９】
駆動制御回路２'は、上記パネル温度情報、累積表示時間情報、発光負荷情報、又は点灯状態反転検出信号に基づき、各サブフィールドのアドレス行程Ｗcの直前にＰＤＰ１０に印加する駆動パルス(維持パルスＩＰYE、第３リセットパルスＲＰ3)の立ち下がり区間での電圧値の変化率を制御する。
例えば、駆動制御回路２'は、ＰＤＰ１０のパネル温度が比較的高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高いほど、リセットパルス発生回路ＲＹ'の可変抵抗ＶＬの抵抗値を高くする。すると、可変抵抗ＶＬの抵抗値に応じた分だけ、一斉リセット行程Ｒcの最後尾にて印加される第３リセットパルスＲＰ3及び各発光維持行程Ｉcの最後尾に印加される維持パルスＩＰYE各々の抵抗立ち下がり区間Ｔb2での電圧値の変化率が緩やかになる。この際、立ち下がり区間Ｔb2での電圧推移が緩やかになるほど、この立ち下がり区間で生じる放電が弱くなり、消滅する壁電荷の量も減少する。つまり、ＰＤＰ１０のパネル温度、累積表示時間、発光負荷の大きさ、又は上記点灯状態反転検出信号の発生頻度等の状況に応じて、上記立ち下がり区間において消滅させる壁電荷の量を調整することが出来るのである。
【００５０】
よって、図８及び図９に示す構成によれば、上述した如き各種状況に追従させて、各放電セル内に残留する壁電荷の量を、アドレス行程Ｗcの選択放電を適切に生起させるべき適量に調整することが可能となる。
尚、上記実施例においては、可変抵抗ＶＬの抵抗値を制御することにより、第３リセットパルスＲＰ3及び維持パルスＩＰYE各々の抵抗立ち下がり区間Ｔb2での電圧値の変化率を調整しているが、かかる調整方法に限定されるものではない。
【００５１】
例えば、図１０に示す如く、維持パルスＩＰYE(又は第３リセットパルスＲＰ3)の抵抗立ち下がり区間Ｔb2の期間自体をＰＤＰ１０のパネル温度、累積表示時間、発光負荷の大きさ、又は上記点灯状態反転検出信号の発生頻度に応じて調整しても良い。つまり、図７(又は図６)に示す如きスイッチングシーケンスＳＳYE(又はＳＲY)に従って維持パルスＩＰYE(又は第３リセットパルスＲＰ3)を生成するにあたり、駆動制御回路２'は、スイッチング信号ＳＷ１６の論理レベル"１"である期間を変更する。例えば、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１０(ａ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を長くして抵抗立ち下がり区間Ｔb2の期間を長くする。これにより、抵抗立ち下がり区間Ｔb2において生起させる放電が弱くなり、壁電荷の消滅量が少なくなる。一方、ＰＤＰ１０のパネル温度が低い、又は累積表示時間が小、又は発光負荷が小さい、あるいは上記点灯状態反転検出信号の発生頻度が低い場合には、図１０(ｂ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を短くすることにより、抵抗立ち下がり区間Ｔb2の期間を図１０(ａ)に比して短くする。これにより、上記抵抗立ち下がり区間Ｔb2において生起させる放電が強くなり、壁電荷の消滅量が多くなる。
【００５２】
又、維持パルスＩＰYE(又は第３リセットパルスＲＰ3)の抵抗立ち下がり区間Ｔb2を変更する代わりに、維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅自体を変更するようにしても良い。つまり、図７(又は図６)に示す如きスイッチングシーケンスＳＳYE(又はＳＲY)に従って維持パルスＩＰYE(又は第３リセットパルスＲＰ3)を生成するにあたり、駆動制御回路２'は、スイッチング信号ＳＷ１３の論理レベル"１"である期間を変更する。例えば、ＰＤＰ１０のパネル温度が低い、又は累積表示時間が短い、又は発光負荷が小さい、あるいは上記点灯状態反転検出信号の発生頻度が低い場合には、図１１(ａ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を短くして維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅を短くする。一方、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１１(ｂ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を図１１(ａ)に比して短くする。これにより行電極上に印加される維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅は、図１１(ａ)に比して長くなる。すなわち、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が長い、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１１(ｂ)に示す如く、行電極Ｙに電圧Ｖsを印加しつづける時間を長くして壁電荷の形成量を増やすのである。
【００５３】
又、上述した如き維持パルスＩＰYE(又は第３リセットパルスＲＰ3)のパルス幅の変更、及び立ち下がり区間での電圧値の変化率の変更動作を併用して実行するようにしても良い。
又、上記実施例においては、サブフィールド法に基づく階調駆動として、図２〜図４に示す如き階調駆動方法を採用しているが、本発明が適用される階調駆動方法としてはこれに限定されるものではない。
【００５４】
又、上記実施例においては、サブフィールド法として、予め全放電セル内に壁電荷を形成させておき(一斉リセット行程Ｒc)、各放電セル内の壁電荷を入力映像信号に応じて選択的に消去する(アドレス行程Ｗc)という、いわゆる選択消去アドレス法を採用している。しかしながら、本発明は、サブフィールド法として、予め全放電セル内の壁電荷を消滅させておき、入力映像信号に応じて各放電セル内に選択的に壁電荷を形成させる、いわゆる選択書込アドレス法を採用したものにも同様に適用可能である。
【００５５】
【発明の効果】
以上詳述した如く、本発明においては、一斉リセット行程及び発光維持行程各々の最後尾で放電を生起させるべく印加する最終のリセットパルス及び維持パルスの立ち下がり区間での電圧値の変化率をその直前に印加するパルスよりも緩やかにしている。かかる構成により、上記一斉リセット行程及び発光維持行程各々の最後尾に印加される最終のリセットパルス及び維持パルス各々の立ち下がり区間で生じる放電が弱まる。従って、パネル温度、発光負荷の大きさ、経年変化等の影響により放電セル内に多くの壁電荷が形成されてしまう場合においても、上記立ち下がり区間で生じる放電によって適切な量だけ壁電荷を消失させることが可能となる。よって、アドレス行程の直前に、壁電荷の残留量を適量に調整することが出来るので、このアドレス行程では入力映像信号に対応した適切な選択放電が生起されるようになる。
【００５６】
従って、本発明によれば、パネルの温度、発光負荷の大きさ、経年変化等に拘わらず、常時、入力映像信号に対応した良好な画像表示を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】画素駆動データ生成回路３０のデータ変換テーブル、及び１フィールド表示期間内での発光駆動パターンの一例を示す図である。
【図３】発光駆動フォーマットの一例を示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングの一例を示す図である。
【図５】図１に示す第１サスティンドライバ７及び第２サスティンドライバ８各々の内部構成の一例を示す図である。
【図６】ＰＤＰ１０に印加される各種リセットパルスと、各リセットパルスを生成する際のスイッチングシーケンスの一例を示す図である。
【図７】ＰＤＰ１０に印加される各種維持パルスと、各維持パルスを生成する際のスイッチングシーケンスの一例を示す図である。
【図８】本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
【図９】図８に示す第１サスティンドライバ７及び第２サスティンドライバ８'各々の内部構成の一例を示す図である。
【図１０】図８に示すプラズマディスプレイ装置において、維持パルスＩＰYE又は第３リセットパルスＲＰ3の立ち下がり区間長を変更する際のスイッチングシーケンスの一例を示す図である。
【図１１】図８に示すプラズマディスプレイ装置において、維持パルスＩＰYE又は第３リセットパルスＲＰ3のパルス幅を変更する際のスイッチングシーケンスの一例を示す図である。
【主要部分の符号の説明】
２、２' 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８、８' 第２サスティンドライバ
１０ ＰＤＰ
８１ パネル温度センサ
８２ 累積表示時間タイマ
８３ 発光負荷測定回路
８４ 点灯状態反転検出回路
Claims (2)
- 表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、
前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返しリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、
各サブフィールド内で印加される前記維持パルス各々の内の最終の維持パルスにおいて電圧が低下する立ち下がり区間において放電が生起し、
前記立ち下がり区間は、その直前の維持パルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含むことを特徴とするプラズマディスプレイパネルの駆動装置。 - 表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、
前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返し夫々が同一波形を有するリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、
前記１のサブフィールド内で印加される前記リセットパルス各々の内の最終のリセットパルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前のリセットパルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含むことを特徴とするプラズマディスプレイパネルの駆動装置。
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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