JP2003005701A - プラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルの駆動方法

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JP2003005701A
JP2003005701A JP2001186461A JP2001186461A JP2003005701A JP 2003005701 A JP2003005701 A JP 2003005701A JP 2001186461 A JP2001186461 A JP 2001186461A JP 2001186461 A JP2001186461 A JP 2001186461A JP 2003005701 A JP2003005701 A JP 2003005701A
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pulse
row electrode
reset
reset pulse
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勉 徳永
Mitsutaka Taguchi
光孝 田口
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Pioneer Display Products Corp
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Pioneer Electronic Corp
Shizuoka Pioneer Corp
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Abstract

(57)【要約】 【課題】 補色の残像の発生を抑制したプラズマディス
プレイパネルの駆動方法を提供する。 【解決手段】 複数の行電極対に印加して全ての放電セ
ルにリセット放電を生起させるリセットパルスは、行電
極対の一方の行電極に印加される第１のリセットパルス
と、第１のリセットパルスと同時に他方の行電極に印加
され且つ第１のリセットパルスとは反対の極性を有する
第２のリセットパルスとからなる。第１のリセットパル
スは、第２のリセットパルスの電圧値とは異なる電圧値
を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル（以下、ＰＤＰと称す）の駆動方法に関す
る。
【０００２】
【従来の技術】マトリクス表示方式のＰＤＰの１つとし
て交流放電型のＰＤＰの実用化が進み、それに伴い、様
々な構成や駆動方法が提案されている。交流放電型のＰ
ＤＰは、複数の列電極（アドレス電極）と、この列電極
と直交して延在し且つ１対にて１の表示ラインを形成す
る複数の行電極対とを備えている。行電極対及び列電極
は、誘電体層に被覆されて放電空間から分離されてい
る。そして、行電極対と列電極対との交点毎に放電セル
が形成され、この放電セルにはキセノン（Ｘe）等の放
電ガスが封入された構造を採るものである。
【０００３】上記ＰＤＰにてカラー画像を表示する場
合、１画素Ｐは、図１に示すように、３原色であるＲ
（赤）、Ｇ（緑）、Ｂ（青）を発光させるために、赤色
（Ｒ）で発光する赤色用放電セルＣRと、緑色（Ｇ）で
発光する緑色用放電セルＣGと、青色（Ｂ）で発光する
青色用放電セルＣBとを単位として構成される。尚、各
放電セルは、発光させる色に対応した蛍光体層を有する
ものである。
【０００４】そして、各画素にて入力された映像信号を
表示するために、サブフィールド法を用いた階調駆動が
ＰＤＰに対して実施される。サブフィールド法には、選
択消去アドレス法と、選択書込アドレス法とがある。選
択消去アドレス法は、行電極対の両行電極に同時にリセ
ットパルスを印加して誘起されるリセット放電により予
め全放電セル内に壁電荷を形成しておき（一斉リセット
行程）、入力映像信号に応じて各放電セルの壁電荷を選
択的に消去し（画素データ書込行程）、行電極対の両行
電極に交互に維持パルスを印加して誘起される維持放電
により放電セルに残された壁電荷に応じて放電セルを発
光させ（維持発光行程）、上記行程を順に繰り返すもの
である。一方、選択書込アドレス法は、行電極対の両行
電極にリセットパルスを同時に印加して誘起されるリセ
ット放電により予め全放電セル内の壁電荷を消滅させ
（一斉リセット行程）、入力映像信号に応じて各放電セ
ルの壁電荷を選択的に形成し（画素データ書込行程）、
行電極対の両行電極に交互に維持パルスを印加して誘起
される維持放電により放電セルに形成された壁電荷に応
じて放電セルを発光させ（維持発光行程）、上記行程を
順に繰り返すものである。
【０００５】何れの駆動方法においても、一斉リセット
行程において行電極対の行電極に同時に印加されるパル
スは、パルス電圧（Ｖ）が同一でありながらも互いに極
性が異なるものである。そして、行電極間の電位差が放
電開始電圧を超えると、行電極間に放電が生じるように
なっている。例えば上記画素Ｐにおいて「赤」を表示さ
せている場合、維持発光行程において、赤色用放電セル
ＣRでは行電極の間に放電が繰り返し生起されてそのた
びに赤色を発し、アドレス電極・行電極間の放電開始電
圧が高いままに維持される。一方、同一画素内の緑色用
放電セルＣGと青色用放電セルＣBとでは放電が生じない
ので、アドレス電極・行電極間の放電開始電圧が低くな
る。
【０００６】従って、次の一斉リセット行程において、
全放電セルの行電極にリセットパルスを印加した場合、
緑色及び責色用放電セルＣG、ＣBでは、アドレス電極・
行電極間の放電開始電圧が低いために、アドレス電極・
行電極間で放電が生じることがある。緑色及び責色用放
電セルＣG、ＣBでのアドレス電極・行電極間の放電は、
放電開始電圧が高い赤色用放電セルのアドレス電極・行
電極間の放電に比較すると発光強度が高くなり、１の画
素における３原色の各色の発光強度の均一性を崩して、
「赤」の表示後に見かけ上補色の残像が生じているよう
に見せてしまうことがある。
【０００７】また、一斉リセット行程にて複数回に亘り
リセットパルスを行電極対に印加する場合、アドレス電
極・行電極間の初回の放電が強いと、アドレス電極及び
行電極近傍の壁電荷量が多くなり、第２，第３のリセッ
トパルスの行電極対への印加によってもアドレス電極・
行電極間に強い放電を誘発してしまい、やはり「赤」の
表示後に補色の残像を生じさせてしまうことがある。
【０００８】特に、「赤」表示から「黒」表示に切り替
えた場合、上記傾向は顕著になる。また、放電ガスにお
けるＸeガスの濃度が高く元来比較的アドレス電極・行
電極間の放電開始電圧が低いＰＤＰでは、この輝度残像
の発生は顕著となる。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
問題点に鑑みて、一斉リセット行程における放電発光を
抑制してカラー画像を表示する際の補色の残像を低減す
るプラズマディスプレイパネルの駆動方法を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明のプラズマディス
プレイパネルの駆動方法は、表示ラインに対応した対を
なす行電極からなる複数の行電極対と、前記複数の行電
極対と交差して配列された複数の列電極とを有し、行電
極対及び列電極の交差部毎に表示画素を担う複数の放電
セルが形成されているプラズマディスプレイパネルを映
像信号に応じて駆動するプラズマディスプレイパネルの
駆動方法であって、１フィールドの表示期間を複数のサ
ブフィールドで構成し、各サブフィールドは、前記行電
極対の一方の行電極に走査パルスを印加すると共に前記
列電極に前記映像信号に対応した画素データパルスを印
加して前記放電セルの全てについて発光及び非発光の一
方を設定する選択放電を生起させる画素データ書込行程
と、維持パルスを全ての前記放電セルの行電極対に印加
して発光に設定された放電セルのみを繰り返し発光させ
る維持放電を生起させる発光維持行程と、からなり、複
数のサブフィールド及び各サブフィールドのいずれか一
方毎に前記画素データ書込行程に先立ち前記複数の行電
極対にリセットパルスを印加して前記放電セルにリセッ
ト放電を生起させるリセット行程をさらに含み、前記リ
セットパルスは、前記一方の行電極に印加される第１の
リセットパルスと、前記第１のリセットパルスと同時に
他方の行電極に印加され且つ前記第１のリセットパルス
とは反対の極性を有する第２のリセットパルスとからな
り、前記第１のリセットパルスの電圧値と、前記第２の
リセットパルスの電圧値とは互いに異なることを特徴と
することを特徴とするものである。
【００１１】
【発明の実施の形態】本発明の実施例を、図面に基づき
以下に詳細に説明する。図２は、本発明による駆動方法
に基づいてＰＤＰを駆動するプラズマディスプレイ装置
の構成を示す。図２において、プラズマディスプレイ装
置は、Ａ／Ｄ変換器１と、駆動制御回路２と、データ変
換回路３と、メモリ４と、アドレスドライバ６と、第１
サスティンドライバ７と、第２サスティンドライバ８
と、ＰＤＰ１０とからなる。
【００１２】Ａ／Ｄ変換器１は、駆動制御回路２から供
給されるクロック信号に応じて、アナログの入力映像信
号をサンプリングし、サンプリングした映像信号を１画
素毎に例えば８ビットの画素データ（入力画素データ）
Ｄに変換する。次に、Ａ／Ｄ変換器１は、入力画素デー
タＤをデータ変換回路３に供給する。駆動制御回路２
は、上記入力映像信号中の水平及び垂直同期信号に同期
して、Ａ／Ｄ変換器１に対するクロック信号、及びメモ
リ４に対する書込・読出し信号を発生する。また、駆動
制御回路２は、図４に示す発光駆動フォーマットに従っ
てＰＤＰ１０を階調駆動する各種のスイッチング信号を
発生して、アドレスドライバ６、第１サスティンドライ
バ７、第２サスティンドライバ８の各々に供給する。
【００１３】データ変換回路３は、８ビットの画素デー
タＤを、１４ビットの変換画素データ（表示画素デー
タ）ＨＤに変換し、変換された画素データＨＤをメモリ
４に供給する。メモリ４は、駆動制御回路２から供給さ
れる書込信号に従って上記変換画素データＨＤを順次書
き込む。この書込動作により１画面（ｎ行、ｍ列）分の
書込が終了すると、メモリ４は、この１画面分の変換画
素データＨＤ11−ＨＤnmを各ビット桁毎に分割して読み
出し、読み出した変換画素データを１表示ライン毎にア
ドレスドライバ６に供給する。
【００１４】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、メモリ４から読
み出された１表示ライン分の変換画素データの各ビット
の論理レベルに対応した電圧を有するｍ個の画素データ
パルスを発生し、これらの画素データパルスをＰＤＰ１
０の対応するアドレス電極に印加する。第１及び第２サ
スティンドライバ７，８は、駆動制御回路２から供給さ
れたタイミング信号の応じて、各種駆動パルスを生成
し、これらのパルスをＰＤＰ１０の行電極Ｘ1〜Ｘn、Ｙ
1〜Ｙnに印加する。
【００１５】ＰＤＰ１０は、列電極としてのｍ個のアド
レス電極Ｄ1〜Ｄmと、列電極と交差して配列された行電
極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰで
は、行電極Ｘ及び行電極Ｙの一対にて１表示ラインに対
応した行電極対を形成している。すなわち、ＰＤＰ１０
における第１行目の行電極対は、行電極Ｘ1及び行電極
Ｙ1であり、第ｎ行目の行電極対は、行電極Ｘn及び行電
極Ｙnである。アドレス電極及び行電極対は、それぞれ
誘電体層で被覆され、アドレス電極は、放電空間を介し
て行電極対と対向している。そして、放電空間にはキセ
ノン（Ｘe）などの放電ガスが封入され、行電極対と列
電極との各交差部には、表示画素を担う放電セルが形成
されている。このようにして、放電セルはマトリクス状
に配列された構造を採るものである。
【００１６】図３に、第１及び第２サスティンドライバ
７、８の内部構成を示す。即ち、第１及び第２サスティ
ンドライバ７、８と、行電極対Ｘi、Ｙi（1≦i≦n）及
びアドレス電極Ｄj（1≦j≦m）とによって形成される放
電セルとの構成を詳細に示すものである。図３を参照す
ると、第１サスティンドライバ７は、リセットパルスＲ
ＰXを発生するリセットパルス発生回路ＲＸと、維持パ
ルスＩＰXを発生する維持パルス発生回路ＩＸとからな
る。
【００１７】維持パルス発生回路ＩＸは、直流の電圧Ｖ
Sを発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ
４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ２、コ
ンデンサＣ１から構成される。スイッチング素子Ｓ１
は、駆動制御回路４から供給されるスイッチング信号Ｓ
Ｗ１が論理レベル「１」である期間中に限りオン状態と
なり、コンデンサＣ１の一端上の電位を、コイルＬ１及
びダイオードＤ１を介して行電極Ｘiに印加する。スイ
ッチング素子Ｓ２は、駆動制御回路４から供給されるス
イッチング信号ＳＷ２が論理レベル「１」である期間中
に限りオン状態となり、行電極Ｘi上の電位を、コイル
Ｌ２及びダイオードＤ２を介してコンデンサＣ１の一端
に印加する。スイッチング素子Ｓ３は、駆動制御回路４
から供給されるスイッチング信号ＳＷ３が論理レベル
「１」である期間中に限りオン状態となり、直流電源Ｂ
１が生成する電圧ＶSを行電極Ｘiに印加する。スイッチ
ング素子Ｓ４は、駆動制御回路４から供給されるスイッ
チング信号ＳＷ４が論理レベル「１」である期間中に限
りオン状態となり、行電極Ｘiを接地する。
【００１８】リセットパルス発生回路ＲＸは、直流の電
圧ＶRｘを発生する直流電源Ｂ２、スイッチング素子Ｓ
７、抵抗Ｒ１から構成される。直流電源Ｂ２の正側端子
は接地されており、その負側端子はスイッチング素子Ｓ
７に接続されている。スイッチング素子Ｓ７は、駆動制
御回路４から供給されるスイッチング信号ＳＷ７が論理
レベル「１」である期間中に限りオン状態となり、直流
電源Ｂ２の負側端子電圧である電圧−ＶRを抵抗Ｒ１を
介して行電極Ｘiに印加する。
【００１９】一方、第２サスティンドライバ８は、リセ
ットパルスＲＰYを発生するリセットパルス発生回路Ｒ
Ｙ、走査パルスＳＰを発生する走査パルス発生回路Ｓ
Ｙ、維持パルスＩＰYを発生する維持パルス発生回路Ｉ
Ｙからなる。リセットパルス発生回路ＲＹは、直流の電
圧ＶRy（但し、｜ＶRy｜＜｜ＶRx｜）を発生する直流電
源Ｂ４、スイッチング素子Ｓ１５、Ｓ１６、抵抗Ｒ２か
ら構成される。なお、直流電源Ｂ４は、発生する電圧Ｖ
Ryの絶対値が、第１サスティンドライバ７のリセットパ
ルス発生回路ＲＸの直流電源Ｂ２が発生する電圧ＶRxの
絶対値よりも小さくなるように設定されている。直流電
源Ｂ４の負側端子は接地されており、その正側端子は上
記スイッチング素子Ｓ１６に接続されている。スイッチ
ング素子Ｓ１６は、駆動制御回路４から供給されたスイ
ッチング信号ＳＷ１６が論理レベル「１」である期間中
に限りオン状態となり、直流電源Ｂ４の正側端子電圧で
ある電圧ＶRyを抵抗Ｒ２を介してライン２０上に印加す
る。スイッチング素子Ｓ１５は、駆動制御回路４から供
給されたスイッチング信号ＳＷ１５が論理レベル「１」
である期間中に限りオン状態となって、ライン２０と後
述するライン１２とを接続する。
【００２０】維持パルス発生回路ＩＹは、直流の電圧Ｖ
Sを発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜
Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及びＤ
４、コンデンサＣ２から構成される。スイッチング素子
Ｓ１１は、駆動制御回路４から供給されるスイッチング
信号ＳＷ１１が論理レベル「１」である期間中に限りオ
ン状態となり、コンデンサＣ２の一端上の電位を、コイ
ルＬ３及びダイオードＤ３を介してライン１２上に印加
する。スイッチング素子Ｓ１２は、駆動制御回路４から
供給されるスイッチング信号ＳＷ１２が論理レベル
「１」である期間中に限りオン状態となり、上記ライン
１２上の電位を、コイルＬ４及びダイオードＤ４を介し
てコンデンサＣ２の一端に印加する。スイッチング素子
Ｓ１３は、駆動制御回路４から供給されるスイッチング
信号ＳＷ１３が論理レベル「１」である期間中に限りオ
ン状態となり、直流電源Ｂ３が発生した電圧ＶSをライ
ン１２上に印加する。スイッチング素子Ｓ１４は、駆動
制御回路４から供給されるスイッチング信号ＳＷ１４が
論理レベル「１」である期間中に限りオン状態となり、
ライン１２を接地する。
【００２１】走査パルス発生回路ＳＹは、行電極Ｙ1〜
Ｙn毎に設けられており、夫々、直流の電圧Ｖhを発生す
る直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダ
イオードＤ５及びＤ６から構成される。スイッチング素
子Ｓ２１は、駆動制御回路４から供給されるスイッチン
グ信号ＳＷ２１が論理レベル「１」である期間中に限り
オン状態となり、直流電源Ｂ５の正側端子と、行電極Ｙ
と、ダイオードＤ６のカソード端とを共に接続する。ス
イッチング素子Ｓ２２は、駆動制御回路４から供給され
るスイッチング信号ＳＷ２２が論理レベル「１」である
期間中に限りオン状態となり、直流電源Ｂ５の負側端子
と、行電極Ｙと、ダイオードＤ５のアノード端とを共に
接続する。
【００２２】次に、上記ＰＤＰの駆動について説明す
る。図４は、上記ＰＤＰの発光駆動フォーマットを示す
図である。また、図５は、図４の発光駆動フォーマット
に従って、アドレスドライバ６、第１サスティンドライ
バ７、第２サスティンドライバ８の各々から、ＰＤＰ１
０のアドレス電極Ｄ 1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜
Ｙnに印加される各種駆動パルスの印加タイミングを示
す図である。
【００２３】図４及び図５に示す例では、１フィールド
の表示期間を、１４個のサブフィールドＳＦ１〜ＳＦ１
４に分割してＰＤＰ１０に対する駆動を行なう。各サブ
フィールドでは、ＰＤＰ１０の各放電セルに対して画素
データの書き込みを行なって発光または非発光の設定を
行う画素データ書込行程Ｗｃと、上記発光に設定された
放電セル、即ち発光セルのみを発光維持させる維持発光
行程Ｉｃとを実施する。また、先頭のサブフィールドＳ
Ｆ１のみで、ＰＤＰ１０の全放電セルを初期化する一斉
リセット行程Ｒｃを行い、１フィールドの最後のサブフ
ィールドＳＦ１４のみで、消去行程Ｅを実行する。
【００２４】図５に示すように、一斉リセット行程Ｒｃ
では、第１サスティンドライバ７及び第２サスティンド
ライバ８が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn
各々に対してリセットパルスＲＰx1及びＲＰY1を同時に
印加する。これにより、行電極Ｘ、Ｙ間の電位差(｜Ｖx
｜＋｜Ｖy｜)(但し、｜Ｖx｜＜Ｖrx、｜Ｖy｜＜Ｖry)が
この行電極間の放電開始電圧Ｖx-yを超えると、ＰＤＰ
１０の全ての放電セルにおいて行電極間で放電が生じ
て、各放電セルには一様に所定の壁電荷が形成される。
これにより、ＰＤＰ１０における全ての放電セルは、後
述する維持発光行程において発光が可能である発光セル
になる。
【００２５】画素データ書込行程Ｗｃでは、アドレスド
ライバ６が、各行毎の画素データパルス群ＤＰ１1〜Ｄ
Ｐ１n、ＤＰ２1〜ＤＰ２n、ＤＰ３1〜ＤＰ３n、・・・・、
ＤＰ１４1〜ＤＰ１４nを順次列電極Ｄ1〜Ｄmに印加して
行く。つまり、アドレスドライバ６は、サブフィールド
ＳＦ１では、変換画素データＨＤ11-ＨＤnmの第１ビッ
ト目に基づいて生成した第１行〜第ｎ行の各々に対応し
た画素データパルス群ＤＰ１1〜ＤＰ１nを、１表示ライ
ン毎に順次列電極Ｄ1〜Ｄmに印加して行く。次に、サブ
フィールドＳＦ２では、上記変換画素データＨＤ11-Ｈ
Ｄnmの第２ビット目に基づいて生成した画素データパル
ス群ＤＰ２1〜ＤＰ２nを、１表示ライン毎に順次列電極
Ｄ1〜Ｄmに印加して行くのである。この時、アドレスド
ライバ６は、変換画素データのビット論理が例えば論理
レベル「１」である場合に限り、高電圧の画素データパ
ルスを発生して列電極Ｄに印加する。第２サスティンド
ライバ８は、各画素データパルス群ＤＰの印加タイミン
グと同一タイミングにて、走査パルスＳＰを発生し、走
査パルスを行電極Ｙ1〜Ｙnへと順次印加して行く。この
時、放電セルでは、一方の行電極に走査パルスＳＰが印
加され、且つアドレス電極に高電圧の画素データパルス
が印加された場合にのみ一方の行電極とアドレス電極と
の間で放電（選択消去放電）が生じ、その放電セルに残
存していた壁電荷が消去される。選択消去放電により、
一斉リセット行程Ｒｃにて発光状態に設定された放電セ
ルは、非発光状態に移行する。尚、高電圧の画素データ
パルスが印加されなかったアドレス電極に対応する放電
セルでは放電が起きず、一斉リセット行程Ｒｃにて設定
された状態、即ち発光の状態を維持する。
【００２６】すなわち、画素データ書込行程Ｗｃによっ
て、次の維持発光行程において発光状態が維持される放
電セル、発光セルと、消灯状態のままの放電セル、非発
光セルとに、画素データに応じて択一的に設定される。
いわゆる放電セルに対する画素データの書き込みが行わ
れるのである。走査パルスＳＰは、サブフィールドＳＦ
１〜ＳＦ１４の各々にて行電極Ｙ1〜Ｙnの順に生成され
る。走査パルスＳＰのパルス幅は、サブフィールドＳＦ
１では最も大きく、時間的に後のサブフィールドほど小
さくなり、サブフィールドＳＦ１４では最も小さくな
る。すなわち、図４に示すように、サブフィールドＳＦ
１〜ＳＦ１４に対応する走査パルスＳＰのパルス幅を順
にＴａ１〜Ｔａ１４とすると、 Ｔａ１＞Ｔａ２＞Ｔａ３＞Ｔａ４＞………＞Ｔａ１２＞
Ｔａ１３＞Ｔａ１４ の関係がある。
【００２７】維持発光行程Ｉｃでは、第１サスティンド
ライバ７及び第２サスティンドライバ８は、行電極Ｘ1
〜Ｘn及びＹ1〜Ｙnに対して交互に、パルス振幅Ｖsの維
持パルスＩＰX及びＩＰYを印加する。この時、画素デー
タ書込行程Ｗｃによって壁電荷が残留している放電セ
ル、すなわち発光セルは、維持パルスＩＰX及びＩＰYが
交互に印加されている期間中、行電極対の行電極間で放
電が繰り返し生じて発光状態を維持する。尚、維持発光
行程Ｉｃにおける発光の持続期間は、図４に示すように
サブフィールド毎に異なる。
【００２８】すなわち、サブフィールドＳＦ１での維持
発光行程Ｉｃにおける発光持続期間を「１」とした場
合、他のサブフィールドの発光持続期間は、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ に設定するものである。
【００２９】このように、各サブフィールドＳＦ１〜Ｓ
Ｆ１４の発光回数の比を非線形（例えば、逆ガンマ比
率、Ｙ＝Ｘ2.2）になるように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。サブフィールドＳＦ１〜ＳＦ１４の各々
において、行電極Ｘ1〜Ｘnに最初に印加される維持パル
スＩＰX1のパルス幅Ｔsx１は、それ以後の維持パルスＩ
ＰX2〜ＩＰXiのパルス幅Ｔsx２〜Ｔsxｉに比べると大き
く設定されている。また、行電極Ｙ1〜Ｙnに最後に印加
される維持パルスＩＰYiのパルス幅Ｔsyｉは、それ以前
の維持パルスＩＰY1〜ＩＰYi-1のパルス幅Ｔsy１〜Ｔsy
ｉ-1に比べると大きく設定されている。
【００３０】また、１フィールドの最後のサブフィール
ドＳＦ１４での消去行程Ｅにおいて、アドレスドライバ
６は、消去パルスＡＰを発生して、これを列電極Ｄ1-m
に印加する。一方、第２サスティンドライバ８は、消去
パルスＡＰの印加タイミングと同時に消去パルスＥＰを
発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら
消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０
における全放電セルにおいて消去放電が生起され、全て
の放電セルに残存している壁電荷が消滅される。すなわ
ち、かかる消去放電により、ＰＤＰ１０における全ての
放電セルが非発光セルとなる。
【００３１】図６は、図４及び図５に示す発光駆動フォ
ーマットに基づいて実施される発光駆動の全パターンを
示す。図６に示すように、サブフィールドＳＦ１〜ＳＦ
１４の内の１つのサブフィールドの画素データ書込行程
Ｗｃのみにおいて、各放電セルに対して選択消去放電を
実施する(黒丸にて示す)。すなわち、一斉リセット行程
ＲｃにてＰＤＰ１０の全放電セルに形成された壁電荷
は、上記選択消去放電が実施されるまでの間残留し、選
択消去放電が行われるまでの間に存在するサブフィール
ドＳＦの各々での維持発光行程Ｉｃにおいて放電によっ
て発光する(白丸にて示す)。即ち、各放電セルは、１フ
ィールド期間内にて選択消去放電が為されるまでの間、
発光セルとなり、その間に存在するサブフィールドの各
々での維持発光行程Ｉｃにおいて、図４に示す発光期間
比にて発光を継続するのである。
【００３２】この時、放電セルが発光セルから非発光セ
ルへと移行する回数は、１フィールド期間内において必
ず１回となるようにしている。すなわち、１フィールド
期間内において、非発光セルに設定された放電セルを再
び発光セルに復帰させるような発光駆動パターンを禁止
したのである。よって、画像表示には関与しないが光強
度の高い発光を伴う一斉リセット動作を、１フィールド
期間内において１回だけ実施すれば良いので、コントラ
ストの低下を抑えることができる。
【００３３】また、１フィールド期間内において実施す
る選択消去放電は、最高でも１回なので、ＰＤＰの消費
電力を抑えることが可能となる。更に、偽輪郭を抑制で
きる。図７は、図４のサブフィールドＳＦ１内におい
て、選択消去アドレス法を採用した場合に、アドレスド
ライバ６、第１サスティンドライバ７、第２サスティン
ドライバ８が、ＰＤＰ１０に印加する様々な駆動パルス
とその印加タイミングとを示す図である。
【００３４】一斉リセット行程Ｒcにおいて、駆動制御
回路４は、リセットパルス発生回路ＲＸに対してスイッ
チング信号ＳＷ７を供給する。すなわち、先ず、駆動制
御回路４は、論理レベル「１」のスイッチング信号ＳＷ
７及び論理レベル「０」のスイッチング信号ＳＷ７を所
定時間に亘ってリセットパルス発生回路ＲＸに供給しつ
づける。これにより、スイッチング素子Ｓ７がオン状態
となり、直流電源Ｂ２の負側端子電圧である電圧−ＶRx
が抵抗Ｒ１を介して行電極Ｘに印加される。この時、行
電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在する為、
行電極Ｘの電位は、緩やかに下降して電圧−ＶRxに至
る。
【００３５】上記動作により、第１サスティンドライバ
７は、図７に示す波形を有する負極性のリセットパルス
ＲＰX'、即ち極性が負であり且つ電圧が緩やかに低下す
るリセットパルスＲＰX'を行電極Ｘ1〜Ｘnに印加するの
である。また、一斉リセット行程Ｒcにおいて、駆動制
御回路４は、論理レベル「１」のスイッチング信号ＳＷ
２１及び論理レベル「０」のスイッチング信号ＳＷ２２
を走査パルス発生回路ＳＹに供給する。これにより、ス
イッチング素子Ｓ２１がオン状態となり、ライン２０上
の電位はそのまま行電極Ｙに印加されることになる。更
に、一斉リセット行程Ｒc内において、駆動制御回路４
は、上記リセットパルス発生回路ＲＹに対してスイッチ
ング信号ＳＷ１６を供給する。すなわち、先ず、駆動制
御回路４は、論理レベル「１」のスイッチング信号ＳＷ
１６を所定時間に亘ってリセットパルス発生回路ＲＹに
供給しつづける。これにより、スイッチング素子Ｓ１６
がオン状態となり、直流電源Ｂ４の正側端子電圧である
電圧ＶRが抵抗Ｒ２及びライン２０を介して行電極Ｙに
印加される。この時、行電極Ｘ、Ｙの負荷容量Ｃ0によ
り、行電極Ｙの電位は緩やかに上昇し、電圧ＶRに至
る。
【００３６】上記動作により、第２サスティンドライバ
８は、図７に示す波形を有する正極性のリセットパルス
ＲＰY'をリセットパルスＲＰX'の印加と同時に行電極Ｙ
1〜Ｙnの各々に一斉に印加する。すなわち、第２サステ
ィンドライバ８は、電圧が緩やかに上昇して電圧ＶRに
到達するリセットパルスＲＰY'を行電極Ｙ1〜Ｙnに印加
するのである。
【００３７】上記リセットパルスＲＰx'及びＲＰY'の印
加に応じて、ＰＤＰ１０の全放電セル内では、対となる
行電極Ｘ及びＹ間の電位差が最小リセット放電開始電圧
ＶMINを越えると微弱な放電が生じてプライミング粒子
が発生する。そして、リセット放電開始電圧を上回る電
位差が所定期間に亘り印加されつづけることにより、放
電セル内に所定量の壁電荷が形成されるのである。即
ち、リセット放電を生成しうる最小の電圧をＶMINを放
電セルに印加することにより、発光輝度の低い放電を生
ぜしめ、行電極間の電圧印加を継続することにより、短
時間で所定量の壁電荷を形成するのである。
【００３８】上記一斉リセット行程Ｒcの実行により、
ＰＤＰ１０の全放電セルは、後の発光維持行程Ｉcにお
いて発光(維持放電)が可能な「発光セル」状態に初期化
される。なお、選択書込アドレス法を採用した場合、図
８に示すように、一斉リセット行程Ｒｃにて、リセット
パルスＲＰX'に対して極性が反対となり且つ短パルスで
ある消去パルスＥＰを全ての行電極Ｘ1〜Ｘnに一斉に印
加して放電を生起させる。放電の発生により、全放電セ
ル内の壁電荷は消滅されて、全放電セルが「非発光」の
状態に初期化されるのである。さらに、画素データ書込
行程Ｗcにおいて負極性の走査パルスＳＰが印加される
と、走査パルスＳＰが印加された表示ラインと、高電圧
の画素データパルスが印加された「列」との交差部の放
電セルのみに放電(選択書込放電)が生じる。この選択書
込放電により、放電セル内に壁電荷が誘起され、この放
電セルは、後の発光維持行程Ｉcにおいて発光(維持放
電)可能な「発光セル」に設定される。一方、走査パル
スＳＰが印加されながらも低電圧の画素データパルスが
印加された放電セルには上記選択書込放電が生起され
ず、この放電セルは、先の一斉リセット行程Ｒcにて初
期化された状態、即ち壁電荷の無い状態を維持して「非
発光セル」に設定される。
【００３９】次に、画素データ書込行程Ｗcでは、アド
レスドライバ６が、メモリ４から供給された画素駆動デ
ータビットＤＢに応じたパルス電圧を有する画素データ
パルスを生成する。このサブフィールドＳＦ１では、ア
ドレスドライバ６は、画素駆動データビットに対し、そ
の論理レベルが「１」である場合には高電圧、「０」で
ある場合には低電圧(０ボルト)の画素データパルスを生
成する。そして、アドレスドライバ６は、画素データパ
ルスを１表示ライン分毎にグループ化した画素データパ
ルス群ＤＰ1〜ＤＰnを順次列電極Ｄ1〜Ｄmに印加する。
【００４０】この間、駆動制御回路４は、画素データパ
ルス群ＤＰ1〜ＤＰn各々の印加タイミングに同期して、
論理レベル「０」のスイッチング信号ＳＷ２１及び論理
レベル「１」のスイッチング信号ＳＷ２２を順次、対応
する行電極の走査パルス発生回路ＳＹに供給して行く。
このとき、スイッチング信号ＳＷ２１及びＳＷ２２が供
給された走査パルス発生回路ＳＹでは、スイッチング素
子Ｓ２２がオン状態、Ｓ２１がオフ状態となる。これに
より、行電極Ｙには、電圧−Ｖhを有する負極性の走査
パルスＳＰが印加される。この時、走査パルスＳＰが印
加された表示ラインと、高電圧の画素データパルスが印
加された「アドレス電極」との交差部の放電セルのみに
放電(選択消去放電)が生じる。かかる選択消去放電によ
り、放電セル内に保持されていた壁電荷は消滅し、この
放電セルは、後述する発光維持行程Ｉcにおいて発光(維
持放電)しない「非発光セル」状態に推移する。一方、
走査パルスＳＰが印加されながらも低電圧の画素データ
パルスが印加された放電セルには選択消去放電は生起さ
れず、この放電セルは、一斉リセット行程Ｒcにて初期
化された状態、つまり「発光セル」の状態を維持する。
【００４１】なお、選択書込アドレス法を採用した場合
は、画素データ書込行程Ｗcにおいて負極性の走査パル
スＳＰが印加されると、走査パルスＳＰが印加された表
示ラインと、高電圧の画素データパルスが印加された
「列」との交差部の放電セルのみに放電(選択書込放電)
が生じる。この選択書込放電により、放電セル内に壁電
荷が誘起され、この放電セルは、次の発光維持行程Ｉc
において発光(維持放電)可能な「発光セル」に設定され
る。一方、走査パルスＳＰが印加されながらも低電圧の
画素データパルスが印加された放電セルには選択書込放
電が生起されず、この放電セルは、先の一斉リセット行
程Ｒcにて初期化された状態、即ち壁電荷の無い状態を
維持して「非発光セル」に設定される。
【００４２】すなわち、上記画素データ書込行程Ｗcに
より、選択消去アドレス法、または選択書込アドレス法
の何れにおいても、ＰＤＰ１０の各放電セルは、入力映
像信号に基づく画素データに応じて「発光セル」状態又
は「非発光セル」状態のいずれか一方の状態に設定され
るのである。次に、発光維持行程Ｉcでは、駆動制御回
路４は、図７に示すように変化するスイッチング信号Ｓ
Ｗ１〜ＳＷ４を上記維持パルス発生回路ＩＸに供給す
る。かかるスイッチング信号ＳＷ１〜ＳＷ４により、先
ず、スイッチング素子Ｓ１のみがオン状態となり、コン
デンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ
１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ
込む。これにより、行電極Ｘ上の電圧は、徐々に上昇す
る。次に、スイッチング素子Ｓ３のみがオン状態とな
り、直流電源Ｂ１が発生した電圧ＶSが直に行電極Ｘに
印加される。これにより、行電極Ｘ上の電圧は電圧ＶS
となる。次に、スイッチング素子Ｓ２のみがオン状態と
なり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられてい
た電荷に伴う電流がコイルＬ２、ダイオードＤ２を介し
てコンデンサＣ１に流れ込む。これにより、行電極Ｘの
電圧は下降する。以上の動作を繰り返し実施することに
より、維持パルス発生回路ＩＸは、維持パルスＩＰXを
繰り返し行電極Ｘに印加する。
【００４３】更に、発光維持行程Ｉcにおいて、駆動制
御回路４は、スイッチング信号ＳＷ１１〜ＳＷ１４を維
持パルス発生回路ＩＹに供給する。かかるスイッチング
信号ＳＷ１１〜ＳＷ１４により、先ず、スイッチング素
子Ｓ１１のみがオン状態となる。従って、コンデンサＣ
２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイ
オードＤ３、ライン１２、スイッチング素子Ｓ１５、ラ
イン２０、スイッチング素子Ｓ２１及び行電極Ｙを介し
て放電セルに流れ込む。これにより、行電極Ｙの電圧は
上昇する。次に、スイッチング素子Ｓ１３のみがオン状
態となり、直流電源Ｂ３の電圧ＶSが、ライン１２、ス
イッチング素子Ｓ１５、ライン２０、及びスイッチング
素子Ｓ２１を介して行電極Ｙに印加される。これによ
り、行電極Ｙの電圧は電圧ＶSとなる。次に、スイッチ
ング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ
間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が、
行電極Ｙ、スイッチング素子Ｓ２１、ライン２０、スイ
ッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４を介
してコンデンサＣ２に流れ込む。これにより、行電極Ｙ
の電圧は下降する。以上の如き動作を、繰り返し実施す
ることにより、維持パルス発生回路ＩＹは、維持パルス
ＩＰYを繰り返し行電極Ｙに印加する。
【００４４】すなわち、発光維持行程Ｉcでは、第１サ
スティンドライバ７及び第２サスティンドライバ８各々
が、正極性の維持パルスＩＰX及び正極性の維持パルス
ＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1〜
Ｙnに印加するのである。この時、壁電荷が存在してい
る放電セル、つまり「発光セル」状態にある放電セルの
みが、維持パルスＩＰX及びＩＰYが印加される度に繰り
返し放電(維持放電)し、その放電に伴う発光を繰り返
す。
【００４５】以上の如く、一斉リセット行程Ｒcのリセ
ット放電によって形成された壁電荷が画素データ書込行
程Ｗcにおいて消去されずに残留している放電セルのみ
が、発光維持行程Ｉcにて繰り返し発光して表示画像を
形成するのである。次に、ＰＤＰの発光駆動時における
放電セルの電荷の状態と各行程における放電の状態とに
ついて詳細に説明する。
【００４６】一般に、ＰＤＰでは、画素データ書込行程
及び消去行程では、アドレス電極・行電極間で放電が生
成されて、放電セルの発光または非発光を設定したりそ
の設定を消去するように駆動される。しかし、一斉リセ
ット行程では、放電は、表示とは無関係な放電セルの発
光を引き起こすので、電極間の放電による発光強度の抑
制が望まれている。
【００４７】例えば、１画素に着目し、この画素を赤色
に発光させる場合を考える。図９は、画素が赤色で発光
する場合に、かかる画素を構成するＲ（赤）、Ｇ
（緑）、Ｂ（青）の各放電セル（以下、Ｒ、Ｇ、Ｂセル
と略す）に印加されるパルスと、各放電セルの発光の状
態を示す図である。なお、アドレス電極、行電極Ｘ、Ｙ
の各々の電位をＶx, Ｖy, ＶAとする。
【００４８】図９を参照すると、Ｒセルの発光のみを設
定するので、画素データ書込行程Ｗｃにおいて、画素デ
ータパルス郡ＤＰ及び走査パルスＳＰの印加により、Ｒ
セルの壁電荷のみが残され、Ｇ、Ｂセルでは、壁電荷を
消去するためにアドレス電極・行電極間で放電が生じ
る。従って、発光及び非発光が設定された直後のＲ、
Ｇ、Ｂセルの各々の壁電荷の状態は、図１０(a)に示す
ようになっていると考えられる。即ち、Ｒセルでは、行
電極に相当量の壁電荷が残留するので、行電極Ｘ、Ｙの
各々とアドレス電極との電位差｜Ｖx−ＶA｜及び｜Ｖy
−ＶA｜は、相当のレベルを有している。一方、Ｇ、Ｂ
セルでは、行電極の壁電荷の消失により、行電極Ｘ、Ｙ
の各々とアドレス電極との電位差｜Ｖx−ＶA｜及び｜Ｖ
y−ＶA｜は、小さくなる。
【００４９】次の維持発光行程において、Ｒセルでは維
持パルスＩＰx、ＩＰyの印加により放電が繰り返し誘起
されて赤色の発光が継続する。維持パルスＩＰx、ＩＰy
が印加されるたびに、Ｒセルでは放電が生じるので、放
電の度に行電極Ｘ、Ｙの両方に壁電荷が生成されて残留
する。よって、維持発光行程において発光している放電
セルは、何れの行電極Ｘ、Ｙも相当量の壁電荷を有す
る。一方、非発光に設定されたＧ、Ｂセルでは、壁電荷
が少ないので維持パルスが印加されても放電が誘起され
ず、故に、放電により新たな壁電荷が放電セルに形成さ
れることがない。
【００５０】すなわち、発光セルでは、アドレス電極・
行電極間の電位差｜Ｖx−ＶA｜及び｜Ｖy−ＶA｜が大き
いので、アドレス電極・行電極間の放電開始電圧Ｖa-c
は、高くなる。一方、非発光セルでは、放電による壁電
荷の供給はなく、または僅かに残留する壁電荷は消失し
ていくばかりなので、アドレス電極・行電極間の電位差
｜Ｖx−ＶA｜及び｜Ｖy−ＶA｜は小さくなる。従って、
非発光セルであるＧ、Ｂセルでは、次に比較的低電圧レ
ベルのパルスが印加された場合であっても、アドレス電
極・行電極間で強い放電が、Ｒセルに比較して生じやす
くなっている。
【００５１】維持発光行程の後、消去行程では、アドレ
ス電極及び行電極Ｙに正極性の消去パルスＡＰと負極性
の消去パルスＥＰとがそれぞれ印加される。これによ
り、非発光のＧ、Ｂセルでは、行電極Ｙには正(＋)の壁
電荷が、行電極Ｘ及びアドレス電極には負(−)の壁電荷
がそれぞれ僅かに残留した状態となるために、Ｒセルに
比較してアドレス電極と行電極Ｙとの間で放電を起こし
やすい状態になる。
【００５２】この後、Ｒ、Ｇ、Ｂセルの何れも、次のフ
ィールドの一斉リセット行程に入り、リセットパルスＲ
Ｐx1及びＲＰY1がＲ、Ｇ、Ｂセルの行電極に同時に印加
される。この時、Ｇ、Ｂセルでは、アドレス電極・行電
極間の放電開始電圧がかなり低下していたとしても、リ
セットパルスＲＰyの電圧レベルがリセットパルスＲＰx
の電圧レベルよりも小さいので、アドレス電極・行電極
Ｙ間の強い放電の誘起を防止することができる。従っ
て、赤色発光直後の緑及び青色の、いわゆる赤の補色の
一斉リセット行程での発光を抑制し、補色の輝度残像の
発生を防止できる。なお、図９において、点線で示すリ
セットパルスＲＰy1及び点線で示す発光強度は、リセッ
トパルスＲＰx1と同一の振幅を有し且つ極性が反対とな
るパルスを行電極Ｙに印加する場合を示し、そのときの
放電発光強度を点線で示す比較例を示したものである。
これにより、リセット放電による発光強度を抑制できる
ことが分かる。
【００５３】なお、リセットパルスＲＰyの電圧レベル
をゼロにし、リセットパルスＲＰxの電圧レベルのみを
高くした場合、アドレス電極・行電極Ｘ間で強い放電が
誘起されてしまうことが分かっている。従って、リセッ
トパルスＲＰyとリセットパルスＲＰxとの電圧レベルの
比としては、例えば、Ｖx:Ｖy＝２：１程度が好まし
い。
【００５４】また、一斉リセット行程において、例えば
図１１に示すように、複数のリセットパルスを行電極に
印加する場合、第１リセットパルスにより強い放電が生
じるとアドレス電極Ｄに正(＋)の壁電荷、及び行電極Ｙ
に負(−)の壁電荷がたまり、第２及び第３リセットパル
スＲＰ2、ＲＰ3の印加でも強い放電を誘発してしまい、
放電セルを発光させてしまうことになるが、かかる事態
の発生をも防止することが出来る。
【００５５】さらに、図１２に示すような波形を有する
リセットパルスＲＰx、ＲＰyを生成させて放電セルの行
電極に印加することもできる。かかるリセットパルス
は、パルス幅を２つの期間、第１パルス電圧推移期間Ｔ
ａと第２パルス電圧推移期間Ｔｂとに分けられる。最初
の第１パルス電圧推移期間Ｔａでは、パルスはその前端
部が比較的小なる時定数を有して立ち上がる波形を有
し、行電極Ｘの電位は急峻に下降すると共に行電極Ｙの
電位は急峻に上昇する。次の第２パルス電圧推移期間Ｔ
ｂでは、リセットパルスは、比較的大なる時定数を有す
るパルス波形に変化するので、行電極Ｘの電位は緩やか
に下降すると共に行電極Ｙの電位は緩やかに上昇する。
このように、リセットパルスＲＰx,yの電圧推移形態を
２段階に切り替えているが、図１２に示す実施例におい
ても、リセットパルスＲＰｙの電圧レベルＶｙは、常時
リセットパルスＲＰｘの電圧レベルＶｘよりも小さくな
るように設定されている。
【００５６】
【発明の効果】本発明によれば、ＰＤＰを駆動する際の
一斉リセット行程において、行電極対の一方の行電極に
印加される第１のリセットパルスの電圧値と、他方の行
電極に印加される第２のリセットパルスの電圧値とが互
いに異なるので、カラー画像を表示させた場合の補色の
残像の発生を抑制できる。
【図面の簡単な説明】
【図１】ＰＤＰにてカラー画像を表示する際のＲ、Ｇ、
Ｂの各放電セルの配置を説明する図である。
【図２】本発明の駆動方法により駆動されるＰＤＰの概
略構成を示す図である。
【図３】第１サスティンドライバ及び第２サスティンド
ライバの構成を示す図である。
【図４】発光駆動フォーマットの一例を示す図である。
【図５】１フィールドにおいて印加される駆動パルス
と、その印加タイミングとを示す図である。
【図６】１フィールドを構成する各サブフィールドの発
光パターンを示す図である。
【図７】選択消去アドレス法でスイッチング信号に応じ
て生成される各種の駆動パルスとその印加タイミングと
を示す図である。
【図８】選択書込アドレス法によりＰＤＰを駆動する際
に１サブフィールドにおいて印加される各種の駆動パル
スとその印加タイミングとを示す図である。
【図９】駆動時の各電極に印加される駆動パルスと放電
セルの発光強度との関係を説明する図である。
【図１０】放電セル内の壁電荷の (a)画素データの書込
直後、(b)維持発光行程終了後、の状態を説明する図で
ある。
【図１１】一斉リセット行程においてリセットパルスを
複数回に亘り印加する場合のリセットパルスとかかるパ
ルス印加により生じる放電発光強度との関係を説明する
図である。
【図１２】一斉リセット行程においてリセットパルスの
電圧推移形態を２段階に切り替える場合のリセットパル
スを説明する図である。
【符号の説明】
Ｘ1〜Ｘn、Ｙ1〜Ｙn 行電極 Ｄ1〜Ｄm 列電極 ２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ プラズマディスプレイパネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 光孝 山梨県中巨摩郡田富町西花輪2680番地 静 岡パイオニア株式会社甲府事業所内 Ｆターム(参考） 5C058 AA11 BA01 BA28 BB03 BB04 BB11 BB23 5C080 AA05 BB05 CC03 DD01 DD09 EE30 HH05 JJ02 JJ03 JJ04

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 表示ラインに対応した対をなす行電極か
    らなる複数の行電極対と、前記複数の行電極対と交差し
    て配列された複数の列電極とを有し、行電極対及び列電
    極の交差部毎に表示画素を担う複数の放電セルが形成さ
    れているプラズマディスプレイパネルを映像信号に応じ
    て駆動するプラズマディスプレイパネルの駆動方法であ
    って、１フィールドの表示期間を複数のサブフィールド
    で構成し、各サブフィールドは、 前記行電極対の一方の行電極に走査パルスを印加すると
    共に前記列電極に前記映像信号に対応した画素データパ
    ルスを印加して前記放電セルの全てについて発光及び非
    発光の一方を設定する選択放電を生起させる画素データ
    書込行程と、 維持パルスを全ての前記放電セルの行電極対に印加して
    発光に設定された放電セルのみを繰り返し発光させる維
    持放電を生起させる発光維持行程と、からなり、 複数のサブフィールド及び各サブフィールドのいずれか
    一方毎に前記画素データ書込行程に先立ち前記複数の行
    電極対にリセットパルスを印加して前記放電セルにリセ
    ット放電を生起させるリセット行程をさらに含み、 前記リセットパルスは、前記一方の行電極に印加される
    第１のリセットパルスと、前記第１のリセットパルスと
    同時に他方の行電極に印加され且つ前記第１のリセット
    パルスとは反対の極性を有する第２のリセットパルスと
    からなり、 前記第１のリセットパルスの電圧値と、前記第２のリセ
    ットパルスの電圧値とは互いに異なることを特徴とする
    ことを特徴とするプラズマディスプレイパネルの駆動方
    法。
  2. 【請求項２】 前記第１のリセットパルスの電圧値を、
    前記第２のリセットパルスの電圧値に比較して小さくす
    ることを特徴とする請求項１記載のプラズマディスプレ
    イパネルの駆動方法。
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