JP3678337B2 - 表示パネルの駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、交流駆動型プラズマディスプレイパネル、又はエレクトロルミネセンスディスプレイパネルの如き表示パネルを駆動する駆動装置に関する。
【０００２】
【背景技術】
現在、壁掛ＴＶとして、プラズマディスプレイパネル、又はエレクトロルミネセンスディスプレイパネル等の如き容量性発光素子をマトリクス状に配列してなる表示パネルを用いた表示装置が製品化されている。
図１は、かかる表示パネルとしてプラズマディスプレイパネルを用いた表示装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【０００４】
この際、各放電セルは、その放電セル内において放電が生起されるか否かにより、"発光"及び"非発光"の２つの状態しかもたない。すなわち、最低輝度(非発光状態)、及び最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。
そこで、このような発光素子を有するＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度を得るべく、駆動装置１００は、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、入力された映像信号を各画素毎に対応したＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。各サブフィールドには、そのサブフィールドの重み付けに対応した放電実行回数が夫々割り当ててあり、映像信号に応じたサブフィールドにおいてのみでこの放電を選択的に生起させる。この際、各サブフィールドで生起された放電回数の合計(１フィールド表示期間内での)により、映像信号に対応した中間調の輝度が得られるのである。
【０００６】
尚、かかるサブフィールド法を利用して実際にＰＤＰを階調駆動する方法として、選択消去アドレス法が知られている。
図２は、かかる選択消去アドレス法に基づく階調駆動を実施する際に、駆動装置１００が、１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００７】
先ず、駆動装置１００は、負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する(一斉リセット行程Ｒｃ)。
これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、"発光セル"に初期設定される。
【０００８】
次に、駆動装置１００は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換する。駆動装置１００は、かかる画素データを各ビット桁毎に分割して画素データビットを求め、この画素データビットの論理レベルに応じたパルス電圧を有する画素データパルスを発生する。駆動装置１００は、かかる画素データパルスを１行分毎(ｍ個)にグループ化した、第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ1〜ＤＰnを、図２に示されるように順次、列電極Ｚ1-mに印加して行く。尚、駆動装置１００は、上記画素データビットが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生する。更に、駆動装置１００は、上記画素データパルス群ＤＰ各々の印加タイミングにて、図２に示されるが如き走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗｃ)。
【０００９】
この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。これにより、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された"行"及び"列"に交叉して形成されている放電セルには前述した如き選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【００１０】
次に、駆動装置１００は、図２に示されるが如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ1〜Ｘnに印加されていない期間中に、図２に示されるが如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。
この際、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが交互に印加される度に放電(維持放電)する。つまり、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、このサブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。尚、これら維持パルスＩＰX及びＩＰYが印加される回数は、各サブフィールド毎の重み付けに応じて予め設定されている回数である。
【００１１】
次に、駆動装置１００は、図２に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消去行程Ｅ)。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を消滅させる。
上述した如き一連の動作を１フィールド内において複数回実行することにより、視覚状において、映像信号に対応した中間輝度が得られるのである。
【００１２】
しかしながら、プラズマディスプレイパネル又はエレクトロルミネセンスディスプレイパネルの如き容量性発光素子を有する表示パネルの列電極に画素データパルスを印加すると、列電極間に生じる電位差により列電極間に存在する寄生容量で充放電が生起されてしまい、無効電力が消費されるという問題があった。 又、高品位なテレビジョン画像表示のために列電極の数を増加すると、それに応じて、列電極に印加すべき画素データパルスの数も増加するので、電力消費量も増加してしまう。
【００１３】
よって、現在、電力消費を抑えつつ画素データパルスを表示パネルに印加させることが出来る駆動装置が望まれている。
【００１４】
【発明が解決しようとする課題】
本発明は、画素データパルス発生時の電力消費量を低減可能な表示パネルの駆動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明による表示パネルの駆動装置は、複数の行電極と、前記行電極に交差して配列された複数の列電極とを有する表示パネルの前記列電極の各々に、映像信号に基づく各画素毎の画素データのレベルに応じた電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、コンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを電源ラインに供給する第１スイッチング電流路と、電源電位を選択的に前記電源ラインに印加する第２スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第３スイッチング電流路と、前記電源ラインを選択的に所定の短期間だけ接地せしめる第４スイッチング電流路と、からなる電源回路と、前記画素データが第１論理レベルを示す場合には前記列電極を接地する一方、前記画素データが前記第１論理レベルとは異なる第２論理レベルを示す場合には前記電源ラインと前記列電極とを接続することにより前記列電極上に前記画素データパルスを発生せしめる画素データパルス発生回路と、を有し、前記短期間は、高電圧の前記画素データパルスを連続して前記列電極に印加した場合に前記電源ラインを接地してから前記電源ライン上の電位が０ボルトに到るまでの時間よりも短い期間である。
【００１６】
【発明の実施の形態】
図３は、本発明による駆動装置を備えた表示装置の構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【００１７】
駆動制御回路５０は、図２に示されるが如き、リセットパルスＲＰX及びＲＰY、走査パルスＳＰ、並びに維持パルスＩＰX及びＩＰY各々を生成させる為の各種タイミング信号を発生し、これらを行電極駆動回路３０及び４０の各々に供給する。行電極駆動回路３０は、かかるタイミング信号に応じてリセットパルスＲＰX及び維持パルスＩＰXを生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。一方、行電極駆動回路４０は、上記駆動制御回路５０から供給された各種タイミング信号に応じてリセットパルスＲＰY、走査パルスＳＰ、維持パルスＩＰY及び消去パルスＥＰの各々を生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００１８】
更に、駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して第１〜第ｎ行各々に対応したもの同士で１行分(ｍ個)毎に抽出したものを画素データビットＤＢ1〜ＤＢmとして列電極駆動回路２０に供給する。この際、駆動制御回路５０は、かかる画素データビットＤＢに応じた画素データパルスを発生する為のスイッチング信号ＳＷ１〜ＳＷ４を生成し、これらを列電極駆動回路２０に供給する。
【００１９】
図４は、かかる列電極駆動回路２０の内部構成を示す図である。
図４に示されるように、列電極駆動回路２０は、電源回路２１及び画素データパルス発生回路２２から構成される。
電源回路２１におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが"１"である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加する。これによりコンデンサＣ１は放電を開始し、その放電により生じた電位が電源ライン２上に印加される。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２の論理レベルが"１"である場合にはオン状態となって上記電源ライン２上の電位をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電位によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ１による電源電位Ｖaを電源ライン２上に印加する。尚、この直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されている。スイッチング素子Ｓ４は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ４が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ４の論理レベルが"１"である場合にはオン状態となって上記電源ライン２をＰＤＰ接地電位Ｖｓに接地する。
【００２０】
画素データパルス発生回路２２には、駆動制御回路５０から供給された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル"１"である場合に限りオン状態となって、上記電源ライン２上に生じている電位をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。上記スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素データビットＤＢが論理レベル"０"である場合に限りオン状態となって、列電極上の電位をＰＤＰ接地電位Ｖｓに接地する。
【００２１】
図５は、上記列電極駆動回路２０の内部動作波形を示す図である。
高電圧の画素データパルスが連続して列電極Ｚi（ｉは１〜ｍ）に印加される場合には、図５（ｂ)に示されるようにスイッチング素子ＳＷＺi（ｉは１〜ｍ）がオン状態で、スイッチング素子ＳＷＺio（ｉは１〜ｍ）がオフ状態となっている。
【００２２】
一方、駆動制御回路５０は、論理レベル“０”のスイッチング信号ＳＷ２〜ＳＷ４、及び論理レベル“１”のスイッチング信号ＳＷ１を電源回路２１に供給する（駆動行程Ｇ１）。
これにより、スイッチング素子Ｓ１〜Ｓ４の内、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。よって、コイルＬ１，ダイオードＤ１、スイッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介して電流が列電極Ｚiに流れ、負荷容量Ｃ0が充電される。このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ｂ）に示すように徐々に上昇する。
【００２３】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、駆動制御回路５０は、スイッチング信号ＳＷ３のみを論理レベル“１”に切り換える（駆動行程Ｇ２）。これにより、スイッチング素子Ｓ３がオン状態となり、上記直流電源Ｂ１による電源電位Ｖａが電源ライン２上に印加され、列電極Ｚiの電位が電源電位Ｖａに固定される。
【００２４】
次に、駆動制御回路５０は、スイッチング信号ＳＷ１を論理レベル“０”に切り換える（駆動行程Ｇ３）。これにより、スイッチング素子Ｓ１がオフ状態となり、コイルＬ１及び負荷容量Ｃ0による共振動作が停止する。
次に、駆動制御回路５０は、スイッチング信号ＳＷ２を論理レベル“１”、スイッチング信号ＳＷ３を論理レベル“０”に各々切り換える（駆動行程Ｇ４）。これにより、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＺi、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介して電流がコンデンサＣ１に流れ、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ｂ）に示すように徐々に低下する。
【００２５】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、駆動制御回路５０は、スイッチング素子Ｓ４を所定の短期間だけオン状態にせしめるべく短パルスの論理レベル“１”のスイッチング信号ＳＷ４を電源回路２１に供給する（駆動行程Ｇ５）。
これにより、電源ライン２は、上記短期間だけＰＤＰ接地電位Ｖｓに接地される。この際、ＰＤＰ１０から、スイッチング素子ＳＷＺi、電源ライン２を介してスイッチング素子Ｓ４に電流が流れ込んでくるが、スイッチング素子Ｓ４に流れ込む電流を制限して電源ライン２の電位が０［Ｖ］まで下がりきらないように上記スイッチング素子Ｓ４のオン期間が短く設定されている。この際、図５（ｂ）に示されるように、電源ライン２上の電位波形の振幅Ｖfは、高電圧の画素データパルスが不連続に列電極Ｚiに印加される場合に比して小さくなっている。
【００２６】
上記駆動行程Ｇ１〜Ｇ５からなる一連の動作により、電源回路２１は、上記図５（ｂ）に示されるが如き電位変動を有する電源電位を発生し、これを電源ライン２及びスイッチング素子ＳＷＺiを介して高電圧の画素データパルスとして、連続して列電極Ｚiに印加する。以上のように、スイッチング素子Ｓ４に流れ込む電流を制限して電源ライン２の電位が０［Ｖ］まで下がりきらないようにして電源ライン２上に生じる電位変化の振幅を小さくすることにより、電力消費を低減することができる。
【００２７】
一方、高電圧の画素データパルスが不連続に列電極Ｚiに印加される場合には、図５（ａ）に示されるが如き電位変動を有する電源電位を発生する。この場合、画素データビットＤＢが論理レベル“１”である場合、画素データパルス発生回路２２のスイッチング素子ＳＷＺiはオン状態、スイッチング素子ＳＷＺioはオフ状態となり、一方、画素データビットＤＢが論理レベル“０”である場合、画素データパルス発生回路２２のスイッチング素子ＳＷＺiはオフ状態、スイッチング素子ＳＷＺioはオン状態となる。
【００２８】
従って、画素データビットＤＢが論理レベル“１”から“０”に切り換わると、スイッチング素子ＳＷＺi0はオン状態となり、列電極Ｚiは接地され、列電極Ｚiの電位は０［Ｖ］に固定される。
また、画素データビットＤＢが論理レベル“０”から“１”に切り換わると、スイッチング素子ＳＷＺiはオン状態、スイッチング素子ＳＷＺi0はオフ状態となる。
【００２９】
このスイッチング素子ＳＷＺiのオンと同時に、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。よって、コイルＬ１、ダイオードＤ１、スイッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介して電流が列電極Ｚiに流れ、負荷容量Ｃ0が充電される。このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ａ）に示すように徐々に上昇する。
【００３０】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、スイッチング素子Ｓ３をオン状態とし、上記直流電源Ｂ１による電源電位Ｖａが電源ライン２上に印加され、列電極Ｚiの電位が電源電位Ｖａに固定される。
次に、スイッチング素子Ｓ１がオフ状態となり、コイルＬ１及び負荷容量Ｃ0による共振動作が停止する。
【００３１】
次に、駆動制御回路５０は、スイッチング素子Ｓ２をオン、スイッチング素子Ｓ３をオフとし、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＺi、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介して電流がコンデンサＣ１に流れ、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ｂ）に示すように徐々に低下する。
【００３２】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、スイッチング素子Ｓ４を所定の短期間だけオン状態にすると共にスイッチング素子ＳＷＺioをオン状態にする。上述の一連の動作により、不連続な画素データパルスが列電極Ｚiに印加される。
【００３３】
上述した如く電流が大なる場合、電源回路２１は、先ず、コイルＬ１、ダイオードＤ１、及びスイッチング素子Ｓ１からなる第１スイッチング電流路により、コンデンサＣ１に蓄積されている電荷を選択的に放電せしめ、これを電源ライン２に供給する(駆動行程Ｇ１)ことにより、画素データパルスの立ち上がりエッジ部を生成する。次に、直流電源Ｂ１及びスイッチング素子Ｓ３からなる第２スイッチング電流路により、上記電源ライン２上に電源電位を印加する(駆動行程Ｇ３)ことにより、画素データパルスのパルス電圧(Ｖa)を発生する。次に、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２からなる第３スイッチング電流路により、列電極に存在する負荷容量Ｃ0に蓄積された電荷を選択的に上記電源ライン２を介してコンデンサＣ１に充電せしめて回収する(駆動行程Ｇ４)ことにより、上記画素データパルスの立ち下がりエッジ部を生成する。最後に、第４スイッチング電流路としてのスイッチング素子Ｓ４によって、上記電源ライン２を所定の短期間だけ強制的に接地する(駆動行程Ｇ５)ことにより、画素データパルスとしての最低電位を決定するのである。
【００３４】
【発明の効果】
以上、詳述した如く本発明においては、表示パネルに蓄積された電荷を電源ラインを介して回収することにより画素データパルスの立ち下がりエッジ部を生成し、更に、この回収した電荷を利用して、画素データパルスの立ち上がりエッジ部を生成するようにしている。この際、上記電源ラインを強制的に短期間だけ接地せしめることにより、画素データパルスの最低電位を決定するようにしている。
【００３５】
よって、本発明による表示パネルの駆動装置によれば、画素データパルス発生時において、列電極各々に存在する寄生容量間での無駄な充放電動作、並びに、表示パネルから駆動装置側への余分な電流の流れ込みが抑制されるので、電力消費量が低減される。
【００３６】
【図面の簡単な説明】
【図１】平面表示パネルとしてプラズマディスプレイパネルを用いたプラズマ表示装置の概略構成を示す図である。
【図２】１サブフィールド内においてＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図３】本発明による駆動装置を搭載した表示装置の構成を示す図である。
【図４】列電極駆動回路２０の内部構成を示す図である。
【図５】列電極駆動回路２０の内部動作を説明する為の図である。
【主要部分の符号の説明】
B1 直流電源
C1 コンデンサ
D1,D2 ダイオード
L1,L2 コイル
S1〜S4 スイッチング素子
10 ＰＤＰ
20 列電極駆動回路
50 駆動制御回路
【発明の属する技術分野】
本発明は、交流駆動型プラズマディスプレイパネル、又はエレクトロルミネセンスディスプレイパネルの如き表示パネルを駆動する駆動装置に関する。
【０００２】
【背景技術】
現在、壁掛ＴＶとして、プラズマディスプレイパネル、又はエレクトロルミネセンスディスプレイパネル等の如き容量性発光素子をマトリクス状に配列してなる表示パネルを用いた表示装置が製品化されている。
図１は、かかる表示パネルとしてプラズマディスプレイパネルを用いた表示装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【０００４】
この際、各放電セルは、その放電セル内において放電が生起されるか否かにより、"発光"及び"非発光"の２つの状態しかもたない。すなわち、最低輝度(非発光状態)、及び最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。
そこで、このような発光素子を有するＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度を得るべく、駆動装置１００は、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、入力された映像信号を各画素毎に対応したＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。各サブフィールドには、そのサブフィールドの重み付けに対応した放電実行回数が夫々割り当ててあり、映像信号に応じたサブフィールドにおいてのみでこの放電を選択的に生起させる。この際、各サブフィールドで生起された放電回数の合計(１フィールド表示期間内での)により、映像信号に対応した中間調の輝度が得られるのである。
【０００６】
尚、かかるサブフィールド法を利用して実際にＰＤＰを階調駆動する方法として、選択消去アドレス法が知られている。
図２は、かかる選択消去アドレス法に基づく階調駆動を実施する際に、駆動装置１００が、１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００７】
先ず、駆動装置１００は、負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する(一斉リセット行程Ｒｃ)。
これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、"発光セル"に初期設定される。
【０００８】
次に、駆動装置１００は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換する。駆動装置１００は、かかる画素データを各ビット桁毎に分割して画素データビットを求め、この画素データビットの論理レベルに応じたパルス電圧を有する画素データパルスを発生する。駆動装置１００は、かかる画素データパルスを１行分毎(ｍ個)にグループ化した、第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ1〜ＤＰnを、図２に示されるように順次、列電極Ｚ1-mに印加して行く。尚、駆動装置１００は、上記画素データビットが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生する。更に、駆動装置１００は、上記画素データパルス群ＤＰ各々の印加タイミングにて、図２に示されるが如き走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗｃ)。
【０００９】
この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。これにより、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された"行"及び"列"に交叉して形成されている放電セルには前述した如き選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【００１０】
次に、駆動装置１００は、図２に示されるが如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ1〜Ｘnに印加されていない期間中に、図２に示されるが如き正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。
この際、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが交互に印加される度に放電(維持放電)する。つまり、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、このサブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。尚、これら維持パルスＩＰX及びＩＰYが印加される回数は、各サブフィールド毎の重み付けに応じて予め設定されている回数である。
【００１１】
次に、駆動装置１００は、図２に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消去行程Ｅ)。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を消滅させる。
上述した如き一連の動作を１フィールド内において複数回実行することにより、視覚状において、映像信号に対応した中間輝度が得られるのである。
【００１２】
しかしながら、プラズマディスプレイパネル又はエレクトロルミネセンスディスプレイパネルの如き容量性発光素子を有する表示パネルの列電極に画素データパルスを印加すると、列電極間に生じる電位差により列電極間に存在する寄生容量で充放電が生起されてしまい、無効電力が消費されるという問題があった。 又、高品位なテレビジョン画像表示のために列電極の数を増加すると、それに応じて、列電極に印加すべき画素データパルスの数も増加するので、電力消費量も増加してしまう。
【００１３】
よって、現在、電力消費を抑えつつ画素データパルスを表示パネルに印加させることが出来る駆動装置が望まれている。
【００１４】
【発明が解決しようとする課題】
本発明は、画素データパルス発生時の電力消費量を低減可能な表示パネルの駆動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明による表示パネルの駆動装置は、複数の行電極と、前記行電極に交差して配列された複数の列電極とを有する表示パネルの前記列電極の各々に、映像信号に基づく各画素毎の画素データのレベルに応じた電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、コンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを電源ラインに供給する第１スイッチング電流路と、電源電位を選択的に前記電源ラインに印加する第２スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第３スイッチング電流路と、前記電源ラインを選択的に所定の短期間だけ接地せしめる第４スイッチング電流路と、からなる電源回路と、前記画素データが第１論理レベルを示す場合には前記列電極を接地する一方、前記画素データが前記第１論理レベルとは異なる第２論理レベルを示す場合には前記電源ラインと前記列電極とを接続することにより前記列電極上に前記画素データパルスを発生せしめる画素データパルス発生回路と、を有し、前記短期間は、高電圧の前記画素データパルスを連続して前記列電極に印加した場合に前記電源ラインを接地してから前記電源ライン上の電位が０ボルトに到るまでの時間よりも短い期間である。
【００１６】
【発明の実施の形態】
図３は、本発明による駆動装置を備えた表示装置の構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【００１７】
駆動制御回路５０は、図２に示されるが如き、リセットパルスＲＰX及びＲＰY、走査パルスＳＰ、並びに維持パルスＩＰX及びＩＰY各々を生成させる為の各種タイミング信号を発生し、これらを行電極駆動回路３０及び４０の各々に供給する。行電極駆動回路３０は、かかるタイミング信号に応じてリセットパルスＲＰX及び維持パルスＩＰXを生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。一方、行電極駆動回路４０は、上記駆動制御回路５０から供給された各種タイミング信号に応じてリセットパルスＲＰY、走査パルスＳＰ、維持パルスＩＰY及び消去パルスＥＰの各々を生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００１８】
更に、駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して第１〜第ｎ行各々に対応したもの同士で１行分(ｍ個)毎に抽出したものを画素データビットＤＢ1〜ＤＢmとして列電極駆動回路２０に供給する。この際、駆動制御回路５０は、かかる画素データビットＤＢに応じた画素データパルスを発生する為のスイッチング信号ＳＷ１〜ＳＷ４を生成し、これらを列電極駆動回路２０に供給する。
【００１９】
図４は、かかる列電極駆動回路２０の内部構成を示す図である。
図４に示されるように、列電極駆動回路２０は、電源回路２１及び画素データパルス発生回路２２から構成される。
電源回路２１におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが"１"である場合にはオン状態となって、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加する。これによりコンデンサＣ１は放電を開始し、その放電により生じた電位が電源ライン２上に印加される。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ２の論理レベルが"１"である場合にはオン状態となって上記電源ライン２上の電位をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電位によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ３の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ１による電源電位Ｖaを電源ライン２上に印加する。尚、この直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されている。スイッチング素子Ｓ４は、上記駆動制御回路５０から論理レベル"０"のスイッチング信号ＳＷ４が供給されている間はオフ状態である一方、かかるスイッチング信号ＳＷ４の論理レベルが"１"である場合にはオン状態となって上記電源ライン２をＰＤＰ接地電位Ｖｓに接地する。
【００２０】
画素データパルス発生回路２２には、駆動制御回路５０から供給された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル"１"である場合に限りオン状態となって、上記電源ライン２上に生じている電位をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。上記スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素データビットＤＢが論理レベル"０"である場合に限りオン状態となって、列電極上の電位をＰＤＰ接地電位Ｖｓに接地する。
【００２１】
図５は、上記列電極駆動回路２０の内部動作波形を示す図である。
高電圧の画素データパルスが連続して列電極Ｚi（ｉは１〜ｍ）に印加される場合には、図５（ｂ)に示されるようにスイッチング素子ＳＷＺi（ｉは１〜ｍ）がオン状態で、スイッチング素子ＳＷＺio（ｉは１〜ｍ）がオフ状態となっている。
【００２２】
一方、駆動制御回路５０は、論理レベル“０”のスイッチング信号ＳＷ２〜ＳＷ４、及び論理レベル“１”のスイッチング信号ＳＷ１を電源回路２１に供給する（駆動行程Ｇ１）。
これにより、スイッチング素子Ｓ１〜Ｓ４の内、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。よって、コイルＬ１，ダイオードＤ１、スイッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介して電流が列電極Ｚiに流れ、負荷容量Ｃ0が充電される。このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ｂ）に示すように徐々に上昇する。
【００２３】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、駆動制御回路５０は、スイッチング信号ＳＷ３のみを論理レベル“１”に切り換える（駆動行程Ｇ２）。これにより、スイッチング素子Ｓ３がオン状態となり、上記直流電源Ｂ１による電源電位Ｖａが電源ライン２上に印加され、列電極Ｚiの電位が電源電位Ｖａに固定される。
【００２４】
次に、駆動制御回路５０は、スイッチング信号ＳＷ１を論理レベル“０”に切り換える（駆動行程Ｇ３）。これにより、スイッチング素子Ｓ１がオフ状態となり、コイルＬ１及び負荷容量Ｃ0による共振動作が停止する。
次に、駆動制御回路５０は、スイッチング信号ＳＷ２を論理レベル“１”、スイッチング信号ＳＷ３を論理レベル“０”に各々切り換える（駆動行程Ｇ４）。これにより、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＺi、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介して電流がコンデンサＣ１に流れ、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ｂ）に示すように徐々に低下する。
【００２５】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、駆動制御回路５０は、スイッチング素子Ｓ４を所定の短期間だけオン状態にせしめるべく短パルスの論理レベル“１”のスイッチング信号ＳＷ４を電源回路２１に供給する（駆動行程Ｇ５）。
これにより、電源ライン２は、上記短期間だけＰＤＰ接地電位Ｖｓに接地される。この際、ＰＤＰ１０から、スイッチング素子ＳＷＺi、電源ライン２を介してスイッチング素子Ｓ４に電流が流れ込んでくるが、スイッチング素子Ｓ４に流れ込む電流を制限して電源ライン２の電位が０［Ｖ］まで下がりきらないように上記スイッチング素子Ｓ４のオン期間が短く設定されている。この際、図５（ｂ）に示されるように、電源ライン２上の電位波形の振幅Ｖfは、高電圧の画素データパルスが不連続に列電極Ｚiに印加される場合に比して小さくなっている。
【００２６】
上記駆動行程Ｇ１〜Ｇ５からなる一連の動作により、電源回路２１は、上記図５（ｂ）に示されるが如き電位変動を有する電源電位を発生し、これを電源ライン２及びスイッチング素子ＳＷＺiを介して高電圧の画素データパルスとして、連続して列電極Ｚiに印加する。以上のように、スイッチング素子Ｓ４に流れ込む電流を制限して電源ライン２の電位が０［Ｖ］まで下がりきらないようにして電源ライン２上に生じる電位変化の振幅を小さくすることにより、電力消費を低減することができる。
【００２７】
一方、高電圧の画素データパルスが不連続に列電極Ｚiに印加される場合には、図５（ａ）に示されるが如き電位変動を有する電源電位を発生する。この場合、画素データビットＤＢが論理レベル“１”である場合、画素データパルス発生回路２２のスイッチング素子ＳＷＺiはオン状態、スイッチング素子ＳＷＺioはオフ状態となり、一方、画素データビットＤＢが論理レベル“０”である場合、画素データパルス発生回路２２のスイッチング素子ＳＷＺiはオフ状態、スイッチング素子ＳＷＺioはオン状態となる。
【００２８】
従って、画素データビットＤＢが論理レベル“１”から“０”に切り換わると、スイッチング素子ＳＷＺi0はオン状態となり、列電極Ｚiは接地され、列電極Ｚiの電位は０［Ｖ］に固定される。
また、画素データビットＤＢが論理レベル“０”から“１”に切り換わると、スイッチング素子ＳＷＺiはオン状態、スイッチング素子ＳＷＺi0はオフ状態となる。
【００２９】
このスイッチング素子ＳＷＺiのオンと同時に、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。よって、コイルＬ１、ダイオードＤ１、スイッチング素子Ｓ１及びスイッチング素子ＳＷＺiを介して電流が列電極Ｚiに流れ、負荷容量Ｃ0が充電される。このとき、コイルＬ１及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ａ）に示すように徐々に上昇する。
【００３０】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、スイッチング素子Ｓ３をオン状態とし、上記直流電源Ｂ１による電源電位Ｖａが電源ライン２上に印加され、列電極Ｚiの電位が電源電位Ｖａに固定される。
次に、スイッチング素子Ｓ１がオフ状態となり、コイルＬ１及び負荷容量Ｃ0による共振動作が停止する。
【００３１】
次に、駆動制御回路５０は、スイッチング素子Ｓ２をオン、スイッチング素子Ｓ３をオフとし、負荷容量Ｃ0に蓄えられていた電荷が放電される。よって、スイッチング素子ＳＷＺi、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介して電流がコンデンサＣ１に流れ、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により列電極Ｚiの電位は、図５（ｂ）に示すように徐々に低下する。
【００３２】
次に、コイルＬ１及び負荷容量による共振周期の半周期が経過した時点で、スイッチング素子Ｓ４を所定の短期間だけオン状態にすると共にスイッチング素子ＳＷＺioをオン状態にする。上述の一連の動作により、不連続な画素データパルスが列電極Ｚiに印加される。
【００３３】
上述した如く電流が大なる場合、電源回路２１は、先ず、コイルＬ１、ダイオードＤ１、及びスイッチング素子Ｓ１からなる第１スイッチング電流路により、コンデンサＣ１に蓄積されている電荷を選択的に放電せしめ、これを電源ライン２に供給する(駆動行程Ｇ１)ことにより、画素データパルスの立ち上がりエッジ部を生成する。次に、直流電源Ｂ１及びスイッチング素子Ｓ３からなる第２スイッチング電流路により、上記電源ライン２上に電源電位を印加する(駆動行程Ｇ３)ことにより、画素データパルスのパルス電圧(Ｖa)を発生する。次に、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２からなる第３スイッチング電流路により、列電極に存在する負荷容量Ｃ0に蓄積された電荷を選択的に上記電源ライン２を介してコンデンサＣ１に充電せしめて回収する(駆動行程Ｇ４)ことにより、上記画素データパルスの立ち下がりエッジ部を生成する。最後に、第４スイッチング電流路としてのスイッチング素子Ｓ４によって、上記電源ライン２を所定の短期間だけ強制的に接地する(駆動行程Ｇ５)ことにより、画素データパルスとしての最低電位を決定するのである。
【００３４】
【発明の効果】
以上、詳述した如く本発明においては、表示パネルに蓄積された電荷を電源ラインを介して回収することにより画素データパルスの立ち下がりエッジ部を生成し、更に、この回収した電荷を利用して、画素データパルスの立ち上がりエッジ部を生成するようにしている。この際、上記電源ラインを強制的に短期間だけ接地せしめることにより、画素データパルスの最低電位を決定するようにしている。
【００３５】
よって、本発明による表示パネルの駆動装置によれば、画素データパルス発生時において、列電極各々に存在する寄生容量間での無駄な充放電動作、並びに、表示パネルから駆動装置側への余分な電流の流れ込みが抑制されるので、電力消費量が低減される。
【００３６】
【図面の簡単な説明】
【図１】平面表示パネルとしてプラズマディスプレイパネルを用いたプラズマ表示装置の概略構成を示す図である。
【図２】１サブフィールド内においてＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図３】本発明による駆動装置を搭載した表示装置の構成を示す図である。
【図４】列電極駆動回路２０の内部構成を示す図である。
【図５】列電極駆動回路２０の内部動作を説明する為の図である。
【主要部分の符号の説明】
B1 直流電源
C1 コンデンサ
D1,D2 ダイオード
L1,L2 コイル
S1〜S4 スイッチング素子
10 ＰＤＰ
20 列電極駆動回路
50 駆動制御回路
Claims (3)
- 複数の行電極と、前記行電極に交差して配列された複数の列電極とを有する表示パネルの前記列電極の各々に、映像信号に基づく各画素毎の画素データのレベルに応じた電圧を有する画素データパルスを印加する表示パネルの駆動装置であって、
コンデンサと、前記コンデンサに蓄積されている電荷を選択的に放電せしめてこれを電源ラインに供給する第１スイッチング電流路と、電源電位を選択的に前記電源ラインに印加する第２スイッチング電流路と、前記列電極上に蓄積された電荷を選択的に前記電源ラインを介して前記コンデンサに充電せしめる第３スイッチング電流路と、前記電源ラインを選択的に所定の短期間だけ接地せしめる第４スイッチング電流路と、からなる電源回路と、
前記画素データが第１論理レベルを示す場合には前記列電極を接地する一方、前記画素データが前記第１論理レベルとは異なる第２論理レベルを示す場合には前記電源ラインと前記列電極とを接続することにより前記列電極上に前記画素データパルスを発生せしめる画素データパルス発生回路と、を有し、
前記短期間は、高電圧の前記画素データパルスを連続して前記列電極に印加した場合に前記電源ラインを接地してから前記電源ライン上の電位が０ボルトに到るまでの時間よりも短い期間であることを特徴とする表示パネルの駆動装置。 - 前記第１スイッチング電流路は、前記コンデンサの一端にその一端が接続された第１コイルと、前記第１コイルの他端に発生した電位を前記電源ラインに印加する第１スイッチング素子とからなり、
前記第３スイッチング電流路は、前記電源ラインにその一端が接続された第２コイルと、前記第２コイルの他端を前記コンデンサの一端に接続せしめる第２スイッチング素子と、からなることを特徴とする請求項１記載の表示パネルの駆動装置。 - 前記画素データパルス発生回路は、
前記電源ラインと前記列電極とを選択的に接続する第１画素データスイッチング素子と、
前記列電極を選択的に接地せしめる第２画素データスイッチング素子と、
高電圧の前記画素データパルスを連続して前記列電極上に印加する場合には前記第１画素データスイッチング素子をオン状態固定にすると共に前記第２画素データスイッチング素子をオフ状態固定に設定する制御手段と、を含むことを特徴とする請求項１記載の表示パネルの駆動装置。
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