KR100791326B1 - 반도체 소자의 컨택홀 형성 방법 - Google Patents

반도체 소자의 컨택홀 형성 방법 Download PDF

Info

Publication number
KR100791326B1
KR100791326B1 KR1020040069874A KR20040069874A KR100791326B1 KR 100791326 B1 KR100791326 B1 KR 100791326B1 KR 1020040069874 A KR1020040069874 A KR 1020040069874A KR 20040069874 A KR20040069874 A KR 20040069874A KR 100791326 B1 KR100791326 B1 KR 100791326B1
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
forming
contact hole
etch stop
Prior art date
Application number
KR1020040069874A
Other languages
English (en)
Other versions
KR20060021059A (ko
Inventor
이주현
조태희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040069874A priority Critical patent/KR100791326B1/ko
Publication of KR20060021059A publication Critical patent/KR20060021059A/ko
Application granted granted Critical
Publication of KR100791326B1 publication Critical patent/KR100791326B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 컨택홀 형성 방법이 제공된다. 반도체 소자의 컨택홀 형성 방법은, 기판 상에 에스에이씨(SAC : self-align contact) 패드층을 형성하는 단계, SAC 패드층 상에 제 1 절연층, 식각 저지층 및 제 2 절연층을 형성하는 단계로서, 상기 제 1 절연층은 상기 식각 저지층 및 상기 제 2 절연층의 습식 식각율보다 높은 물질로 형성하는 단계, 제 2 절연층 상에 비트 라인(BL : bit line) 패턴을 형성하는 단계, 제 2 절연층 및 식각 저지층을 건식 식각하여 제 1 절연층을 노출시키는 단계 및 노출된 제 1 절연층을 습식 식각하여 SAC 패드층을 노출시킴으로써 상기 비트 라인 하부와 절연된 컨택홀을 완성하는 단계를 포함한다..
디램(DRAM), 컨택홀, BC(buried contact), BL(bit line), 저항, 미스얼라인 마진(misalign margin)

Description

반도체 소자의 컨택홀 형성 방법{Method for making contact-hole of semiconductor chip}
도 1 내지 도 3은 본 발명의 일실시예에 따른 반도체 소자의 컨택홀 형성 방법을 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
110 : 기판 120 : SAC 패드층
130 : 제 1 절연층 140 : 식각 저지층
150 : 제 2 절연층 160 : BL 패턴층
165 : 제 3 절연층 170 : 컨택홀
180: 컨택
본 발명은 반도체 소자의 컨택홀 형성 방법에 관한 것으로, 더욱 상세하게는, 미스얼라인 마진(misalign margin)을 확보하고 컨택 저항을 감소시킬 수 있도록 하기 위한 반도체 소자의 컨택홀 형성 방법에 관한 것이다.
반도체 집적 회로들은 일련의 마스킹(masking) 층들을 패터닝함으로써 제조되는데 연속적인 층들 상에서의 형상(feature)들은 서로 공간적인 관계를 갖는다. 따라서 제조 공정의 한 부분으로써 각 레벨은 이전 레벨에 얼라인(align) 되어야 한다.
즉, 사진 공정 중 새로 형성할 마스크의 패턴은 이전 단계에서 웨이퍼 상에 형성된 패턴에 얼라인 되어야 한다. 특히, 반도체 소자가 고집적화 됨에 따라 전(前) 공정 또는 후속 공정에 형성되는 패턴층과의 미스얼라인 마진의 중요성이 크게 부각되고 있다.
한편, 반도체 소자가 고집적화 및 고속화됨에 따라 폴리실리콘과 같은 도전성 층들이 점점 다층화되고 있다. 이에 따라 도전층들 사이에 형성되는 절연층의 두께가 두꺼워져 후속 공정에서 도전층들 사이를 연결하기 위한 컨택홀(contact hole)을 형성할 때 과도 식각 마진이 중요해지고 있다.
특히, 디램(DRAM) 등의 메모리 소자에 있어서는 소자의 고집적화에 따라 컨택 크기의 감소로 컨택 저항이 증가하여 소자 구동력이 저하되고 얼라인 하용 오차가 감소되는 등의 문제점이 있다.
따라서, BC(buried contact) 건식식각 시 확보해야 할 마진을 증대시키며 소자의 동작 과정 중 읽기/쓰기(write/read)의 방해요소로 작용하는 저항값을 감소시킬 수 있도록 하기 위한 방안이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 미스얼라인 마진을 확보하고 컨택 저항을 감소시킬 수 있도록 하기 위한 반도체 소자의 컨택홀 형성 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 컨택홀 형성 방법은, 기판 상에 에스에이씨(SAC : self-align contact) 패드층을 형성하는 단계, SAC 패드층 상에 제 1 절연층, 식각 저지층 및 제 2 절연층을 형성하는 단계로서, 상기 제 1 절연층은 상기 식각 저지층 및 상기 제 2 절연층의 습식 식각율보다 높은 물질로 형성하는 단계, 제 2 절연층 상에 비트 라인(BL : bit line) 패턴을 형성하는 단계, 제 2 절연층 및 식각 저지층을 건식 식각하여 상기 제 1 절연층을 노출시키는 단계 및 노출된 제 1 절연층을 습식 식각하여 SAC 패드층을 노출시킴으로써 상기 비트 라인 하부와 절연된 컨택홀을 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 3은 본 발명의 일실시예에 따른 반도체 소자의 컨택홀 형성 방법을 공정순서에 따라 도시한 단면도들이다.
도 1 내지 도 3의 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 컨택홀 형성 과정을 설명하면 다음과 같다.
먼저, 기판(110) 위에 형성된 SAC 패드층(120) 상에 제 1 절연층(130)을 형성하고, 제 1 절연층(130) 상에 식각 저지층(140)과 제 2 절연층(150)을 순차적으로 형성한다. 여기서 상기 SAC 패드층(120)은 다수의 게이트 전극 및 랜딩 패드(landing pad) 등을 포함하여 구성된다. 또한, 상기 제 1 절연층(130)은 비피에스지(BPSG : borophosphosilicate glass), 식각 저지층(140)은 실리콘 나이트라이드(SiN), 제 2 절연층(150)은 고밀도 플라즈마(HDP) 등의 물질로 형성되는 것이 바람직할 것이다.
다음, 상기 제 2 절연층(150) 상에 BL 패턴층(160)을 형성하고 스페이서 및 아이엘디(ILD : interlayer dielectric로써 HDP 등을 적층하여 제 3 절연층(165)을 형성한다. 그리고 상기 제 3 절연층(165) 상에 마스크 패터닝 후 건식식각을 수행함으로써 컨택홀(170)을 형성하게 되는데, 이때 건식식각은 상기 식각 저지층(140)에 의해 저지됨으로써 SAC 패드층(120)을 노출시키지 못하고 정지된다.
이에 따라 상기 식각 저지층(140)을 제거한 후 습식식각을 수행함으로써 형성 완료된 컨택홀(170)에 의해 SAC 패드층(120)을 노출시킬 수 있게 된다.
여기서, 등방식각인 습식식각에 의해 형성된 컨택홀(170) 하부에 상대적으로 넓은 공간이 형성됨으로 인해 SAC 패드층(120)과 컨택홀(170) 사이의 면적이 증가됨으로써 컨택홀(170) 내에 도전 물질을 매립하여 형성하는 컨택(180)의 접촉 저항 감소 및 미스얼라인 마진의 용이한 확보가 가능하게 되는 것이다.
이때, 상기 제 1 절연층(130)의 습식 식각율(wet etch rate)이 상기 제 2 절연층(150) 및 제 3 절연층(165)의 습식 식각율에 비해 더 클수록 보다 효율적인 공정의 진행이 가능하게 된다.
이상에서 설명한 본 발명의 실시예에 있어서는, 디램 소자를 중심으로 랜딩 패드와 연결 노드 사이의 전촉 면적을 증가시킬 수 있는 컨택홀 형성 방법에 대하여 설명하였으나, 상기의 방법이 디램 이외의 기타 메모리 소자(SRAM, FRAM 등)를 포함하는 다양한 반도체 소자에 응용 및 적용 가능함은 당업자에 있어 자명할 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
상기한 바와 같은 본 발명의 반도체 소자의 컨택홀 형성 방법에 따르면, 디램 등의 반도체 소자에 있어서 랜딩 패드와 연결 노드의 접촉 면적을 최대한 증가 시켜 접촉 저항을 감소시키며 BC 건식 식각에 필요한 미스얼라인 마진의 확보를 용이하게 한다는 장점이 있다. 즉, 종래의 컨택홀 형성 방법은 미스얼라인 마진이 발생하면 두 개 중 한 개의 BC는 랜딩 패드와 연결되지 않거나 접촉 면적이 감소하여 쓰기(write)가 되지 않는 등의 불량이 발생되었지만, 본 발명의 컨택홀 형성 방법에 따르면, 최소한의 컨택홀만 확보되면 습식 식각에 의해 접촉면을 증가시킬수 있게 되는 장점이 있다.

Claims (4)

  1. 기판 상에 에스에이씨(SAC : self-align contact) 패드층을 형성하는 단계;
    상기 SAC 패드층 상에 제 1 절연층, 식각 저지층 및 제 2 절연층을 형성하는 단계로서, 상기 제 1 절연층은 상기 식각 저지층 및 상기 제 2 절연층의 습식 식각율보다 높은 물질로 형성하는 단계;
    상기 제 2 절연층 상에 비트 라인(BL : bit line) 패턴을 형성하는 단계;
    상기 제 2 절연층 및 상기 식각 저지층을 건식 식각하여 상기 제 1 절연층을 노출시키는 단계; 및
    상기 노출된 제 1 절연층을 습식 식각하여 상기 SAC 패드층을 노출시킴으로써 상기 비트 라인 하부와 절연된 컨택홀을 완성하는 단계를 포함하는 반도체 소자의 컨택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 비트 라인 패턴을 형성하고 난 후 평탄화된 제 3 절연층을 형성하는 단계를 더 포함하는 반도체 소자의 컨택홀 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 3 절연층은 상기 제 1 절연층의 습식 식각율보다 낮은 습식 식각율을 갖는 반도체 소자의 컨택홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 1 절연층은 비피에스지(BPSG : borophosphosilicate glass)로 형성하고, 상기 식각 저지층은 실리콘 나이트라이드(SiN)으로 형성하며, 상기 제 2 절연층은 고밀도 플라즈마(HDP)로 형성하는 반도체 소자의 컨택홀 형성 방법.
KR1020040069874A 2004-09-02 2004-09-02 반도체 소자의 컨택홀 형성 방법 KR100791326B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040069874A KR100791326B1 (ko) 2004-09-02 2004-09-02 반도체 소자의 컨택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040069874A KR100791326B1 (ko) 2004-09-02 2004-09-02 반도체 소자의 컨택홀 형성 방법

Publications (2)

Publication Number Publication Date
KR20060021059A KR20060021059A (ko) 2006-03-07
KR100791326B1 true KR100791326B1 (ko) 2008-01-03

Family

ID=37128043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040069874A KR100791326B1 (ko) 2004-09-02 2004-09-02 반도체 소자의 컨택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR100791326B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102468257B1 (ko) * 2016-08-08 2022-11-18 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013720A (ko) * 1998-08-12 2000-03-06 윤종용 반도체장치의 접촉창의 제조방법
JP2001326338A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR20020094520A (ko) * 2001-06-12 2002-12-18 삼성전자 주식회사 반도체 장치의 제조에서 콘택 형성 방법
KR20030095464A (ko) * 2002-06-10 2003-12-24 삼성전자주식회사 반도체 소자의 콘택 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000013720A (ko) * 1998-08-12 2000-03-06 윤종용 반도체장치의 접촉창의 제조방법
JP2001326338A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR20020094520A (ko) * 2001-06-12 2002-12-18 삼성전자 주식회사 반도체 장치의 제조에서 콘택 형성 방법
KR20030095464A (ko) * 2002-06-10 2003-12-24 삼성전자주식회사 반도체 소자의 콘택 형성방법

Also Published As

Publication number Publication date
KR20060021059A (ko) 2006-03-07

Similar Documents

Publication Publication Date Title
KR100339683B1 (ko) 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
US6709972B2 (en) Methods for fabricating semiconductor devices by forming grooves across alternating elongated regions
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100434511B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
KR100448719B1 (ko) 다마신공정을 이용한 반도체 장치 및 그의 제조방법
KR100649350B1 (ko) 반도체 소자의 랜딩 플러그 콘택 형성 방법
KR100791326B1 (ko) 반도체 소자의 컨택홀 형성 방법
KR100351915B1 (ko) 반도체 메모리 소자의 제조 방법
KR100859831B1 (ko) 매립형 비트라인을 구비한 반도체 소자의 제조 방법
KR100510998B1 (ko) 스토리지 노드 콘택 형성 방법
US20080057694A1 (en) Method for manufacturing semiconductor device
US8685852B2 (en) Method of forming metal line of semiconductor device
KR101173478B1 (ko) 반도체 소자 제조방법
KR100906641B1 (ko) 랜딩플러그를 구비하는 반도체 소자의 제조 방법
KR100546145B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR100755059B1 (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20080095669A (ko) 콘택 구조물 형성 방법
KR100799123B1 (ko) 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법
KR20070031678A (ko) 반도체 메모리 소자 및 그 제조 방법
KR20040058757A (ko) 반도체 소자의 제조 방법
KR20060038242A (ko) 반도체 소자 제조 방법
KR20020037851A (ko) 비트라인을 갖는 반도체 장치 및 그의 제조 방법
KR20060072382A (ko) 반도체 소자의 콘택홀 형성 방법
KR20030042098A (ko) 반도체 장치의 콘택 홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee