JP4813643B2 - 半導体集積回路の自己整列コンタクト構造体形成方法 - Google Patents

半導体集積回路の自己整列コンタクト構造体形成方法 Download PDF

Info

Publication number
JP4813643B2
JP4813643B2 JP2000248885A JP2000248885A JP4813643B2 JP 4813643 B2 JP4813643 B2 JP 4813643B2 JP 2000248885 A JP2000248885 A JP 2000248885A JP 2000248885 A JP2000248885 A JP 2000248885A JP 4813643 B2 JP4813643 B2 JP 4813643B2
Authority
JP
Japan
Prior art keywords
forming
layer
insulating layer
contact hole
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000248885A
Other languages
English (en)
Other versions
JP2001217201A (ja
Inventor
鍾佑 朴
允基 金
東建 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2001217201A publication Critical patent/JP2001217201A/ja
Application granted granted Critical
Publication of JP4813643B2 publication Critical patent/JP4813643B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335Making a connection between the transistor and the capacitor, e.g. plug
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/482Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体集積回路素子の製造方法に関するものであり、特に自己整列(自己整合)コンタクト構造体の形成方法に関するものである。
【0002】
【従来の技術】
マイクロ電子集積回路の集積度を高めるための試図はパタ−ンの間の間隔が狭くなるほど微細な素子の製造に対する結果を招来した。これにより、これら素子のコンタクトホ−ルの位置をフォトリソグラフィ工程に限定するための従来の技術も改善されなければならなかった。そのような改善は全て整列余裕度に対する許容誤差を減少させるフォトリソグラフィ工程の開発を含んで進行された。他方、高集積素子を形成する時コンタクトホ−ルのサイズを縮めるための試図は望ましい技術に採択されないことである。これはコンタクトホ−ルのサイズが縮まるとコンタクト抵抗が増加するからである。
【0003】
フォトリソグラフィ工程の整列許容誤差を減少させる技術はマイクロ電子素子のサイズを縮める比率に比例して減少しない。フォトリソグラフィ工程の整列と関連したこのような限界を克服するためにフォトリソグラフィ工程の精度に依存しない自己整列コンタクトホ−ル製造技術が開発されてきた。
【0004】
米国特許第5,897,372号は自己整列コンタクトホ−ルを形成する方法を開示する。米国特許第5,897,372号によると、半導体基板上に上部保護層及び側壁スペ−サにより取り囲まれたゲ−ト電極を形成し、形成物全面に薄いシリコンリッチシリコン窒化層(silicon−rich siliconnitride layer)及び厚い層間絶縁層を順次に形成し、層間絶縁層及びシリコンリッチシリコン窒化層を順次に乾式エッチングしてゲ−ト電極の間の半導体基板を露出させる自己整列コンタクトホ−ルを形成する。ここで、自己整列コンタクトホ−ルは露出された半導体基板の面積を極大化させて整列余裕度を高めるためにゲ−ト電極上に形成された保護層の縁部を露出させる。この際、保護層及びスペ−サを酸化層に形成する場合には自己整列コンタクトホ−ルを形成するための乾式エッチング工程を実施する間オ−バ−エッチングに起因してゲ−ト電極が露出できる。これにより、保護層及びスペ−サを層間絶縁層に対してエッチング選択比を有するシリコン窒化層で形成するか、或いはシリコンリッチシリコン窒化層を厚く形成すると、ゲ−ト電極が露出される問題点が解決できる。しかし、シリコン窒化層又はシリコンリッチシリコン窒化層は層間絶縁層として広く使用されるシリコン酸化層に比べて高い誘電定数を示す。これにより、自己整列コンタクトホ−ルを充填する配線及びゲ−ト電極の間の寄生キャパシタンスが増加されて半導体素子の電気的な特性を劣化させる。
【0005】
結果的に、このような自己整列コンタクトホ−ル製造技術は相対的に大きい整列誤差を有するフォトリソグラフィ工程が使用される時、やはり信頼性に対する問題点が存在する。従って、そのような自己整列技術にもかかわらず、高集積回路のコンタクトホ−ルを形成することにおいてさらに改善された方法が要求されている実情である。
【0006】
【発明が解決しようとする課題】
本発明の目的は相互隣接した二つの導電層の間寄生キャパシタンスを最小化して整列技術に対する信頼性を改善させ得る自己整列コンタクト構造体の形成方法を提供することである。
【0007】
本発明の他の目的はコンタクト抵抗を最小化させ得る自己整列コンタクト構造体の形成方法を提供することである。
【0008】
【課題を解決するための手段】
本発明の目的及び特徴は集積回路素子の自己整列コンタクト構造体の形成方法により提供できる。これら方法はコンタクトホ−ルが下部の集積回路素子の構造体に対して誤整列できる可能性を減少させることにより工程の信頼性を改善させる。本発明の一実施形態によると、自己整列コンタクト構造体の形成方法は基板上に複数の配線パタ−ンを形成する段階と、配線パタ−ンの表面及び基板の表面をキャッピング絶縁層(capping insulating layer)で覆う段階とを含む。次に、キャッピング絶縁層上に配線パタ−ンの間のギャップ領域を充填する場合は上部層間絶縁層(upper inter−layerinsulating layer)を形成する。続いて、上部層間絶縁層及びキャッピング絶縁層を連続的に乾式エッチングして基板を露出させる第1コンタクトホ−ルを形成する。ここで、第1コンタクトホ−ルは配線パタ−ンを露出させないことが望ましい。この実施形態において、キャッピング絶縁層はシリコン窒化層で形成できる。キャッピング絶縁層をエッチング阻止層として使用して自己整列方式で第1コンタクトホ−ルを拡張させる。特に、キャッピング絶縁層より上部層間絶縁層をさらに早くエッチングするエッチング溶液を使用して第1コンタクトホ−ルの側壁を湿式エッチングすることによりキャッピング絶縁層が露出されるように第1コンタクトホ−ルを拡張させて第2コンタクトホ−ルを形成する。この方法で、誤整列に対する可能性を根本的に補償する自己整列コンタクトホ−ルが形成できて自己整列される湿式エッチング段階が第1コンタクトホ−ルを拡張させて拡張された第2コンタクトホ−ル内に低抵抗コンタクト(即ち、コンタクトプラグ)が提供できる。この拡張段階を実施する間、湿式エッチング溶液の選択比が高いので、配線パタ−ンが第2コンタクトホ−ルにより露出される可能性を減少させる。
【0009】
本発明の他の態様によると、第2コンタクトホ−ルを形成する段階後に第2コンタクトホ−ルの側壁上に酸化層スペ−サ(oxide spacer)を形成する段階と、酸化層スペ−サをエッチングマスクとして使用して基板の反対側に延びたキャッピング絶縁層の突出部(protrusion)をエッチングする段階を実施することが望ましい。この後者の連続的な段階は第2コンタクトホ−ルにより露出される基板の面積を広めるために実施され、後続工程で形成されるコンタクトプラグ及び基板の間のコンタクト抵抗を減少させる。
【0010】
本発明の他の実施形態によると、集積回路のメモリ素子を形成する望ましい方法は半導体基板上に下部層間絶縁層(lower inter−layer insulating layer)を形成する段階と、下部層間絶縁層内にパッドコンタクトホ−ルを形成する段階とを含む。パッドコンタクトホ−ル内に通常の方法を使用してパッドプラグを形成する。続いて、下部層間絶縁層の上部表面上に相互隣る第1及び第2ビットラインパタ−ンを形成する。続けて、パッドプラグ及び第1及び第2ビットラインパタ−ンを覆うキャッピング絶縁層を形成する。キャッピング絶縁層上に上部層間絶縁層を形成する。上部層間絶縁層及びキャッピング絶縁層を連続的にエッチングしてパッドプラグの第1部分を露出させる第1コンタクトホ−ルを形成する。続いて、キャッピング絶縁層より上部層間絶縁層をさらに早くエッチングさせるエッチング溶液で第1コンタクトホ−ルの側壁を選択的にエッチングすることにより望ましい自己整列方式でビットラインパタ−ンの側壁上のキャッピング絶縁層を露出させる第2コンタクトホ−ルを形成する。次に、第2コンタクトホ−ルの側壁上に酸化層を露出させる第2コンタクトホ−ルを形成する。次に、第2コンタクトホ−ルの側壁上に酸化層スペ−サを形成する。酸化層スペ−サを形成した後にキャッピング絶縁層を再びエッチングして第1部分よりさらに大きいパッドプラグの第2部分を露出させる。この段階は酸化層スペ−サをエッチングマスクとして使用して実施するのが望ましい。他方、キャッピング絶縁層に対して低いエッチング選択比を示すエッチング工程を使用して酸化層スペ−サを形成することもできる。この場合に、酸化層スペ−サが形成されることと同時にキャッピング絶縁層がエッチングされる。従って、キャッピング絶縁層を追加にエッチングするための別途のエッチング工程が要求されない。続いて、第2コンタクトホ−ル内部にコンタクトプラグを形成する。
【0011】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限らず異なる形態で具体化することもできる。むしろここで紹介される実施形態は開示された内容が徹底して完全になり得るようにそして当業者に本発明の思想が十分に伝達できるようにするため提供されることである。図面において、層及び領域の厚さは明確性を期するために誇張している。又、層が他の層又は基板“上”にあると言及される場合にそれは他の層又は基板上に直接形成できるか、或いはそれら間に第3の層が介在されることもできる。明細書全体にかけて同一な参照番号は同一な構成要素を示す。
【0012】
図1は一般的なDRAM素子のセルアレイ領域の一部分に対する平面図である。
【0013】
図1を参照すると、P型の半導体基板の所定領域に活性領域2が限定され、活性領域を横切る一対のワ−ドライン4a,4bが配置される。活性領域2の周辺領域には素子分離膜が形成される。一対のワ−ドライン4a,4bの間の活性領域2はN型の不純物でド−ピングされた共通ドレ−ン領域6dに相当する。一対のワ−ドライン4a,4bの中第1ワ−ドライン4aの両側活性領域中共通ドレ−ン領域6dと向き合う活性領域2はN型の不純物でド−ピングされた第1ソ−ス領域6s′に相当する。又、第2ワ−ドライン4bの両側活性領域中共通ドレ−ン領域6dと向き合う活性領域2はN型の不純物にド−ピングされた第2ソ−ス領域6s″に相当する。
【0014】
第1ソ−ス領域6s′上には第1ソ−ス領域6s′と電気的に連結された第1ストレ−ジノ−ドパッド10a、即ち第1パッドプラグが配置され、第2ソ−ス領域6s″上には第2ソ−ス領域6s″と電気的に連結された第2ストレ−ジノ−ドパッド10b、即ち第2パッドプラグが配置される。又、共通ドレ−ン領域6d上には共通ドレ−ン領域6dと電気的に連結されたビットラインパッド10dが配置される。ビットラインパッド10dは共通ドレ−ン領域6dの一側に向いて延びた突出部を含む、一対のワ−ドライン4a,4bを横切って活性領域2の両側に各々第1及び第2ビットライン19が配置される。第1ビットライン19はビットラインパッド10dの突出部を露出させるビットラインコンタクトホ−ル14を通じてビットラインパッド10dと電気的に連結される。これと同じく、第2ビットライン19は他のビットラインパッド(図示せず)と電気的に連結される。
【0015】
図2乃至図9は図1のI−Iに沿って本発明による自己整列コンタクト構造体の形成方法を説明するための断面図である。
【0016】
図2を参照すると、自己整列コンタクトホ−ルを有する集積回路素子の望ましい製造方法はP型半導体基板1の所定領域に活性領域を限定する素子分離層2aを形成する。活性領域を横切る一対のワ−ドライン(図1の4a及び4b)を形成する。各ワ−ドラインの両側の活性領域にN型の不純物を注入してソ−ス/ドレ−ン領域(図1の6d、6s′及び6s″)を形成する。ソ−ス/ドレ−ン領域が形成された形成物全面に下部層間絶縁層8を形成する。下部層間絶縁層8はBPSG(Borophosphosilicate Glass)層、PSG(Phospho Silicate Glass)層又はアンド−プ酸化層USG(Undoped Silicate Glass)で形成できる。通常のフォトリソグラフィ工程でマスキングを実施して下部層間絶縁層8内にパッドコンタクトホ−ル9を形成する。このパッドコンタクトホ−ル9はソ−ス/ドレ−ン領域を露出させる。下部層間絶縁層8の上部及びパッドコンタクトホ−ル9内にポリシリコン層を全面蒸着する。このポリシリコン層はN型不純物にド−ピングされた高い導電性のポリシリコン層であり得る。続いて、下部層間絶縁層8を平坦化阻止層として使用してポリシリコン層を平坦化させる。この平坦化段階は下部の第1ソ−ス領域6s′、第2ソ−ス領域6s″及び共通ドレ−ン領域6dに対して高導電性のコンタクト役割を果たすパッドプラグ(図1の10a,10b及び10d)を形成する結果を招く。
【0017】
図3を参照すると、示されたようにパッドプラグ10a,10b,10d及び下部層間絶縁層8上に絶縁層12、望ましくは高温酸化層HTO(High Temperature Oxide)のようなシリコン酸化層を形成する。絶縁層12をパタ−ニングしてビットラインパッド(図1の10d)を露出させるビットラインコンタクトホ−ル(図1の14)を形成する。ビットラインコンタクトホ−ルが形成された形成物全面に導電層19及び保護層(protection layer)20を順次に形成する。導電層19はポリシリコン層16及び金属シリサイド層18を順次に積層させて形成することが望ましく、保護層20は高温酸化層HTOのようなシリコン酸化層で形成するのが望ましい。保護層20はシリコン窒化層又はシリコン酸化窒化物層で形成することもできる。金属シリサイド層18はタングステンシリサイド層のような耐化性金属シリサイド層で形成する。タングステンシリサイド層はスパッタリング工程を使用して形成できる。
【0018】
図4を参照すると、フォトリソグラフィ/エッチング工程で保護層20、導電層19及び絶縁層12を連続的にパタ−ニングしてビットラインコンタクトホ−ルを覆う複数の配線パタ−ン、例えば、第1及び第2ビットラインパタ−ン22を形成して下部層間絶縁層8及びパッドプラグ10a,10b,10dを露出させる。これらビットラインパタ−ン22は3次元的に延びて相互平行に形成される。各ビットラインパタ−ン22は順次に積層された絶縁層パタ−ン12a、ビットライン19a及び保護層パタ−ン20aを含む。ここで、各ビットライン19aは順次に積層されたポリシリコンパタ−ン16a及びタングステンシリサイドパタ−ン18aを含める。この分野の通常の知識を持つ者なら分かるようにビットライン物質としてタングステンシリサイドの使用は各ビットライン19aの電気的な抵抗を低下させる。
【0019】
下部層間絶縁層8、パッドプラグ10a,10b,10d及びビットラインパタ−ン22の表面上に、示されたように、キャッピング絶縁層24をコンフォ−マルに全面形成する。キャッピング絶縁層24は50乃至100Åの厚さで形成することが望ましい。又、キャッピング絶縁層24は後続工程で形成される上部層間絶縁層に対して湿式エッチング選択比を有する絶縁層、例えばシリコン窒化層又はシリコン酸化窒化物層で形成することが望ましい。キャッピング絶縁層24上にビットラインパタ−ン22の間のギャップ領域を十分に充填するために相対的に厚い上部層間絶縁層26を形成する。上部層間絶縁層26はアンド−プ酸化物USG、BPSG、PSG及び高温酸化物HTOより成る一群から選択されたいずれか一つの物質を含める。
【0020】
図5を参照すると、上部層間絶縁層26上にフォトレジストパタ−ン27を形成して第1及び第2パッドプラグ10a,10bの上部の上部層間絶縁層26を選択的に露出させる。次に、フォトレジストパタ−ン27をエッチングマスクとして使用して露出された上部層間絶縁層26及びキャッピング絶縁層24を連続的に望ましくは乾式エッチングして第1及び第2パッドプラグ10a,10bの第1部分を露出させる相対的に狭くて深い第1コンタクトホ−ル32を形成する。この際、第1コンタクトホ−ル32を形成するための乾式エッチング工程はシリコン窒化層に対して低いエッチング選択比を示す通常のシリコン酸化層エッチングレシピを使用して実施することが望ましい。より詳しく、第1コンタクトホ−ル32を形成するための乾式エッチング工程はCF4ガス又はCHF3ガスを使用するシリコン酸化層エッチングレシピで実施できる。
【0021】
フォトレジストパタ−ン27が誤整列された状態で乾式エッチング段階を実施する間下部のビットラインパタ−ン22が露出されることを防止するために第1コンタクトホ−ル32を狭く形成することが望ましい。ビットラインパタ−ン22の露出は活性領域に形成されるDRAM阻止の信頼性及び寿命を縮められる電気的なブリッジ及び異なる寄生的な欠陥を誘発させ得る。
【0022】
図6は第1コンタクトホ−ル32を狭く形成できる他の一つの方法を説明するための断面図である。
【0023】
図6を参照すると、図5で説明したように上部層間絶縁層26上にフォトレジストパタ−ン27を形成する。フォトレジストパタ−ン27を約150℃乃至200℃の温度でフロ−させて傾斜した側壁を有するフォトレジストパタ−ン27aを形成する。これにより、フロ−されたフォトレジストパタ−ン27aにより露出される上部層間絶縁層26の面積はフォトレジストパタ−ン27により露出される上部層間絶縁層26の面積より狭い。フロ−されたフォトレジストパタ−ン27aをエッチングマスクとして使用して露出された上部層間絶縁層26及びキャッピング24を連続的に乾式エッチングして相対的に狭い第1コンタクトホ−ル32を形成する。
【0024】
他方、図7を参照すると、第1コンタクトホ−ル32を限定するために上部層間絶縁層26上にハ−ドマスク層を形成する。ハ−ドマスク層は高温酸化層HTOのような密な(dense)シリコン酸化層に形成することが望ましい。マスク層を通常のフォトリソグラフィ/エッチング工程を使用してパタ−ニングして上部層間絶縁層26の所定領域を露出させる予備コンタクトホ−ルを有するマスクパタ−ン28を形成する。通常のスペ−サ技術を使用して予備コンタクトホ−ルの内側壁にマスクスペ−サ30を形成する。マスクスペ−サ30はマスク層と同一な物質層で形成することが望ましい。
【0025】
マスクスペ−サ30は予備コンタクトホ−ルの有効幅を狭くして第1及び第2パッドプラグ10a,10bを露出させるための後続のエッチング段階を実施する間、ビットラインパタ−ン22を構成するビットライン19aが露出される可能性を減少させる。言い換えれば、マスクスペ−サ30は第1コンタクトホ−ル32のサイズを縮めることに有用に使用されてマスク層をパタ−ニングするためのフォトリソグラフィ工程時誤整列が発生する場合に工程信頼性を高める。続いて、マスクパタ−ン28及びマスクスペ−サ30をエッチングマスクとして使用して上部層間絶縁層26及びキャッピング絶縁層24を連続的にエッチングして第1及び第2パッドプラグ10a,10bの第1部分を露出させる第1コンタクトホ−ル32を形成する。この際、マスクパタ−ン28及びマスクスペ−サ30もエッチングされる。従って、マスクパタ−ン28及びマスクスペ−サ30は第1コンタクトホ−ル32を形成する間除去できる。
【0026】
図8を参照すると、フォトレジストパタ−ン27又はフロ−されたフォトレジストパタ−ン27aを除去した後、第1コンタクトホ−ル32は湿式エッチング工程を使用して自己整列方式に拡張させて第1コンタクトホ−ル32aを形成する。この際、上部層間絶縁層26は等方性エッチングされてその上部面が低くなる。これにより、縮まった上部層間絶縁層(shrank upper inter−layer insulating layer)26aが形成される。湿式エッチング工程はビットラインパタ−ン22の側壁上のキャッピング絶縁層24が露出される時まで実施することが望ましい。特に、湿式エッチング工程はキャッピング絶縁層24より上部層間絶縁層26を選択的にずっとさらに早くエッチングするエッチング溶液を使用して実施することが望ましい。この際、キャッピング絶縁層24及び上部層間絶縁層26が各々シリコン窒化層及びシリコン酸化層で形成された場合に湿式エッチング工程のためのエッチング溶液にはフッ酸(hydrofluoric acid;HF)又は緩衝酸化膜エッチング溶液(buffered oxide etchant;BOE)を使用することが望ましい。
【0027】
湿式エッチング工程を実施する間、キャッピング絶縁層24はエッチング阻止層、即ちビットラインパタ−ン24の側壁に対する保護層役割を果たす。キャッピング絶縁層24をエッチング阻止層として使用することにより、第1コンタクトホ−ル32を形成するためのフォトリソグラフィ工程で誤整列が発生しても第2コンタクトホ−ル32aをビットラインパタ−ン22に対して自己整列方式に形成できる。続けて、第2コンタクトホ−ル32aの側壁に通常の方法を使用して約500Åの幅を有する酸化層スペ−サ34を形成する。この際、第2コンタクトホ−ル32aの底にキャッピング絶縁層24の一部分、即ちキャッピング絶縁層24の突出部24aが露出できる。酸化層スペ−サ34は高温酸化層HTOのような誘電定数を有するシリコン酸化層に形成することが望ましい。酸化層スペ−サ34の幅は第2コンタクトホ−ル32aの幅により適切に調節できる。
【0028】
図9を参照すると、キャッピング絶縁層24の突出部24aを乾式エッチングして第1コンタクトホ−ル32により露出されたパッドプラグ10a,10bの第1部分よりさらに広い第2部分を露出させる。ここで、酸化層スペ−サ34を図5乃至図7で説明した第1コンタクトホ−ル32を形成するための乾式エッチング工程と同一なレシピを使用して形成する場合にキャッピング絶縁層24の突出部24aは別途のエッチング工程を使用せず容易に除去できる。従って、酸化層スペ−サ34を形成する段階及び突出部24aをエッチングする段階は一つのエッチングレシピを使用してインサイチュ工程で実施できる。結果的に、酸化層スペ−サ34の下ではキャッピング絶縁層24の延長部24bが残存する。
【0029】
一方、本発明によると、第1コンタクトホ−ル32を形成する間パッドプラグ10a,10bが露出されなくても、パッドプラグ10a,10bの第2部分を完全に露出させる第2コンタクトホ−ル32aが形成できる。これは、第2コンタクトホ−ル32aを形成するための湿式エッチング工程を実施する間第2コンタクトホ−ル32aの底にキャッピング絶縁層24が完全に露出され、露出されたキャッピング絶縁層24は酸化層スペ−サ34を形成する間除去しやすいからである。結果的に、本発明によると、第1コンタクトホ−ル32を形成するための乾式エッチング工程の余裕度が増加させ得る。
【0030】
続けて、酸化層スペ−サ34の内側壁上にエッチング阻止スペ−サ36を追加に形成することもできる。より詳しく、キャッピング絶縁層24の突出部24aが除去された形成物全面に50Å乃至100Åの薄いエッチング阻止層を形成し、エッチング阻止層を異方性エッチングして酸化層スペ−サ34の内側壁上にエッチング阻止スペ−サ34を形成する。エッチング阻止層は酸化物エッチング溶液に対して高いエッチング選択比を有する絶縁体膜、例えばシリコン窒化層又はシリコン酸化窒化層に形成するのが望ましい。一方、キャッピング絶縁層24の突出部24aはエッチング阻止スペ−サ34を形成した後、連続的に除去することもできる。
【0031】
エッチング阻止スペ−サ36が形成された形成物全面に第2コンタクトホ−ル32aを充填するド−ピングされたポリシリコン層のような導電層を形成する。導電層を形成する前に第2コンタクトホ−ル32aにより露出されたパッドプラグ10a,10bの表面上の自然酸化層及び汚染物質を除去するために湿式洗浄工程を実施することもできる。湿式洗浄工程は一般的に水酸化アンモニウム(NH4OH)、過酸化水素(hydrogen peroxide)(H22)及び脱イオン水(DI(De−ionized) water)が混合された洗浄溶液と緩衝酸化物エッチング溶液(buffered oxide etchant)(BOE)を使用して実施する。この際、エッチング阻止スペ−サ36は湿式洗浄液に対して高いエッチング選択比を示す。従って、酸化層スペ−サ34がエッチングされる現象が防止できる。
【0032】
続けて、縮まれた上部層間絶縁層26aの上部面が露出される時まで導電層をエッチバックして第2コンタクトホ−ル32a内にコンタクトプラグ38を形成する。
【0033】
図9を再び参照すると、コンタクトプラグ38及びビットラインパタ−ン22の間にはキャッピング絶縁層24,酸化層スペ−サ34及びエッチング阻止スペ−サ36が介在される。ここで、キャッピング絶縁層24及びエッチング阻止スペ−サ36が100Å以下の非常に薄いシリコン窒化層又はシリコン酸化窒化物層で形成されてもビットラインパタ−ン22にどのような損傷も与えることがなく自己整列コンタクトホ−ルが形成できる。これにより、キャッピング絶縁層24及びエッチング阻止スペ−サ36の間に適切な幅を有する酸化層スペ−サ34を形成することによりコンタクトプラグ38及びビットライン19aの間の寄生キャパシタンスを顕著に減少させ得ることは勿論、コンタクト抵抗を最小化させることが容易である。
【0034】
【発明の効果】
前述したように本発明によると、高エッチング選択比を得られる湿式エッチング工程を使用して狭いコンタクトホ−ルを拡張させることにより誤整列に対する余裕度は勿論配線パタ−ンが露出される現象が防止できる。これにより、自己整列コンタクト技術の信頼性を向上させ得る。又、拡張されたコンタクトホ−ルの側壁に低誘電定数を有する酸化層スペ−サを形成することにより自己整列コンタクトホ−ルを充填するコンタクトプラグ及びコンタクトプラグの両側を過ぎる配線の間の寄生キャパシタンスを顕著に減少させ得る。
【図面の簡単な説明】
【図1】 本発明及び従来技術に適用される一般的なDRAMセルアレイ領域の一部分を示す平面図である。
【図2】 図1のI−Iに沿って本発明による自己整列コンタクト構造体の形成方法を説明するための断面図であって、最初の工程を説明するための図である。
【図3】 図2の後の工程を説明するための断面図である。
【図4】 図3の後の工程を説明するための断面図である。
【図5】 図4の後の工程を説明するための断面図である。
【図6】 図5の後の工程を説明するための断面図である。
【図7】 図6の後の工程を説明するための断面図である。
【図8】 図7の後の工程を説明するための断面図である。
【図9】 図8の後の工程を説明するための断面図である。
【符号の説明】
10a,10b パッドプラグ
19a ビットライン
22 ビットラインパタ−ン
24 キャッピング絶縁層
24a 突出部
24b 延長部
26a 上部層間絶縁層
32 第1コンタクトホ−ル
32a 第2コンタクトホ−ル
34 酸化層スペ−サ
36 エッチング阻止スペ−サ
38 コンタクトプラグ

Claims (30)

  1. 基板上に複数の配線パターンを形成する段階と、
    前記配線パターンの表面及び前記基板の表面を覆うキャッピング絶縁層を形成する段階と、
    前記キャッピング絶縁層上に前記配線パターンの間のギャップ領域を充填する上部層間絶縁層を形成する段階と、
    前記上部層間絶縁層及び前記キャッピング絶縁層を連続的にパターニングして前記配線パターンの間に第1コンタクトホールを形成する段階と、
    前記上部層間絶縁層を選択的に湿式エッチングすることにより前記第1コンタクトホールを拡張させて前記配線パターンの側壁上のキャッピング絶縁層を露出させる第2コンタクトホールを形成する段階と、
    記第2コンタクトホールの側壁に酸化層スペーサを形成する段階と、
    前記酸化層スペーサが形成された形成物の前記第2コンタクトホールの底に露出される前記キャッピング絶縁層の突出部を乾式エッチングして前記酸化層スペーサ下で前記キャッピング絶縁層の延長部を残存させる段階と、
    前記酸化層スペーサにより取り囲まれた前記第2コンタクトホール内部を充填するコンタクトプラグを形成する段階とを含む自己整列コンタクト構造体の形成方法。
  2. 前記配線パターンを形成する段階前に
    前記基板上に下部層間絶縁層を形成する段階と、
    前記下部層間絶縁層をパターニングして前記基板の所定領域を露出させるパッドーコンタクトホールを形成する段階と、
    前記パッドーコンタクトホール内にパッドープラグを形成する段階とを付加的に含み、前記第1コンタクトホールを形成する段階は前記上部層間絶縁層及び前記キャッピング絶縁層を連続的にパターニングして前記パッドープラグの一部分を露出させることを特徴とする請求項1に記載の自己整列コンタクト構造体の形成方法。
  3. 前記配線パターンを形成する段階は
    前記基板上に絶縁層、導電層及び保護層を順次に形成する段階と、
    前記保護層、前記導電層及び前記絶縁層を連続的にパターニングして前記基板の所定領域を露出させる段階とを含むことを特徴とする請求項1に記載の自己整列コンタクト構造体の形成方法。
  4. 前記導電層はドーピングされたポリシリコン層及び金属シリサイドー層を順次に積層させて形成することを特徴とする請求項3に記載の自己整列コンタクト構造体の形成方法。
  5. 前記保護層はシリコン酸化層、シリコン窒化層又はシリコン酸化窒化物層で形成することを特徴とする請求項3に記載の自己整列コンタクト構造体の形成方法。
  6. 前記キャッピング絶縁層はシリコン窒化層又はシリコン酸化窒化物層で形成することを特徴とする請求項1に記載の自己整列コンタクト構造体の形成方法。
  7. 前記上部層間絶縁層はシリコン酸化層で形成することを特徴とする請求項1に記載の自己整列コンタクト構造体の形成方法。
  8. 前記第1コンタクトホールを形成する段階は前記上部層間絶縁層上に前記上部層間絶縁層の所定領域を露出させる予備コンタクトホールを有するフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンをエッチングマスクとして使用して前記上部層間絶縁層及び前記キャッピング絶縁層を連続的に乾式エッチングする段階と、
    前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項1に記載の自己整列コンタクト構造体の形成方法。
  9. 前記フォトレジストパターンを形成する段階後に前記フォトレジストパターンをフローさせて前記予備コンタクトホールの直径を縮める段階を付加的に含むことを特徴とする請求項8に記載の自己整列コンタクト構造体の形成方法。
  10. 前記第1コンタクトホールを形成する段階は前記上部層間絶縁層上に前記上部層間絶縁層の所定領域を露出させる予備コンタクトホールを有するマスクパターンを形成する段階と、
    前記予備コンタクトホールの内側壁上にマスクスペーサを形成する段階と、
    前記マスクパターン及び前記マスクスペーサをエッチングマスクとして使用して前記上部層間絶縁層及び前記キャッピング絶縁層を連続的に乾式エッチングする段階とを含むことを特徴とする請求項1に記載の自己整列コンタクト構造体の形成方法。
  11. 前記マスクパターン及び前記マスクスペーサはシリコン酸化層で形成することを特徴とする請求項10に記載の自己整列コンタクト構造体の形成方法。
  12. 前記酸化層スペーサは高温酸化層で形成することを特徴とする請求項に記載の自己整列コンタクト構造体の形成方法。
  13. 前記コンタクトプラグを形成する段階の前に前記酸化層スペーサの内側壁上にエッチング阻止スペーサを形成する段階を付加的に含むことを特徴とする請求項に記載の自己整列コンタクト構造体の形成方法。
  14. 前記エッチング阻止スペーサはシリコン窒化層又はシリコン酸化窒化物層で形成することを特徴とする請求項13に記載の自己整列コンタクト構造体の形成方法。
  15. 半導体基板上に下部層間絶縁層を形成する段階と、
    前記下部層間絶縁層の所定領域を貫通し、前記半導体基板の所定領域と接触するパッドープラグを形成する段階と、
    前記パッドープラグが形成された形成物上に相互隣接した第1及び第2ビットラインパターンを形成する段階と、
    前記パッドープラグの表面及び前記第1及び第2ビットラインパターンの表面を覆うキャッピング絶縁層を形成する段階と、
    前記キャッピング絶縁層上に前記第1及び第2ビットラインパターンの間のギャップ領域を充填する上部層間絶縁層を形成する段階と、
    前記第1及び第2ビットラインパターンの間の前記上部層間絶縁層及び前記キャッピング絶縁層を連続的にパターニングして前記パッドープラグの第1部分を露出させる第1コンタクトホールを形成する段階と、
    前記上部層間絶縁層を選択的に湿式エッチングすることにより前記第1コンタクトホールを拡張させて前記第1及び第2ビットラインパターンの側壁上の前記キャッピング絶縁層を露出させる第2コンタクトホールを形成する段階と、
    前記第2コンタクトホールの内側壁上に酸化層スペーサを形成する段階と、
    前記酸化層スペーサにより取り囲まれた前記第2コンタクトホールの底に露出された前記キャッピング絶縁層の突出部を乾式エッチングして前記第1部分より広い前記パッドープラグの第2部分を露出させることと同時に前記酸化層スペーサ下で前記キャッピング絶縁層の延長部を残存させる段階とを含む自己整列コンタクト構造体の形成方法。
  16. 前記下部層間絶縁層及び前記上部層間絶縁層はBPSG層、PSG層、アンドープ酸化層又は高温酸化層で形成することを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  17. 前記第1及び第2ビットラインパターンを形成する段階は前記パッドープラグが形成された形成物の全面にシリコン酸化層、ドーピングされたポリシリコン層、タングステンシリサイドー層及び保護層を順次に形成する段階と、
    前記保護層と、前記タングステンシリサイドー層と、前記ドーピングされたポリシリコン層及び前記シリコン酸化層を連続的にパターニングして前記パッドープラグの両側に順次に積層されたシリコン酸化層パターンと、ポリシリコンパターンと、タングステンシリサイドーパターン及び保護層パターンとを形成する段階を含むことを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  18. 前記保護層はシリコン窒化層、シリコン酸化窒化物層又はシリコン酸化層であることを特徴とする請求項17に記載の自己整列コンタクト構造体の形成方法。
  19. 前記キャッピング絶縁層はシリコン窒化層又はシリコン酸化窒化物層で形成することを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  20. 前記第1コンタクトホールを形成する段階は前記上部層間絶縁層上に上部層間絶縁層の所定領域を露出させる予備コンタクトホールを有するフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンをエッチングマスクとして使用して前記上部層間絶縁層及び前記キャッピング絶縁層を連続的に乾式エッチングする段階と、
    前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  21. 前記フォトレジストパターンを形成する段階後に前記フォトレジストパターンをフローさせて前記予備コンタクトホールの直径を縮める段階を付加的に含むことを特徴とする請求項20に記載の自己整列コンタクト構造体の形成方法。
  22. 前記第1コンタクトホールを形成する段階は前記上部層間絶縁層上に前記上部層間絶縁層の所定領域を露出させる予備コンタクトホールを有するマスクパターンを形成する段階と、
    前記予備コンタクトホールの内側壁上にマスクスペーサを形成する段階と、
    前記マスクパターン及び前記マスクスペーサをエッチングマスクとして使用して前記上部層間絶縁層及び前記キャッピング絶縁層を連続的に乾式エッチングする段階とを含むことを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  23. 前記マスクパターン及び前記マスクスペーサは高温酸化層で形成することを特徴とする請求項22に記載の自己整列コンタクト構造体の形成方法。
  24. 前記上部層間絶縁層を選択的に湿式エッチングする工程はフッ酸溶液又は緩衝酸化膜エッチング溶液を使用して実施することを特徴とする請求項16に記載の自己整列コンタクト構造体の形成方法。
  25. 前記酸化層スペーサは高温酸化層で形成することを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  26. 前記酸化層スペーサを形成する段階及び前記キャッピング層の突出部を乾式エッチングする段階はインサイチュ工程を使用して実施することを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  27. 前記インサイチュ工程はCFガス又はCHFガスをエッチングガスとして使用して実施することを特徴とする請求項26に記載の自己整列コンタクト構造体の形成方法。
  28. 前記キャッピング絶縁層の突出部を乾式エッチングする段階後に前記第2コンタクトホール内部を充填するコンタクトプラグを形成する段階を付加的に含むことを特徴とする請求項15に記載の自己整列コンタクト構造体の形成方法。
  29. 前記コンタクトプラグを形成する段階前に前記酸化層スペーサの内側壁上にエッチング阻止スペーサを形成する段階を付加的に含むことを特徴とする請求項28に記載の自己整列コンタクト構造体の形成方法。
  30. 前記エッチング阻止スペーサはシリコン窒化層又はシリコン酸化窒化物層で形成することを特徴とする請求項29に記載の自己整列コンタクト構造体の形成方法。
JP2000248885A 2000-02-03 2000-08-18 半導体集積回路の自己整列コンタクト構造体形成方法 Expired - Fee Related JP4813643B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020000005358A KR100339683B1 (ko) 2000-02-03 2000-02-03 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
KR20005358 2000-02-03

Publications (2)

Publication Number Publication Date
JP2001217201A JP2001217201A (ja) 2001-08-10
JP4813643B2 true JP4813643B2 (ja) 2011-11-09

Family

ID=19644085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000248885A Expired - Fee Related JP4813643B2 (ja) 2000-02-03 2000-08-18 半導体集積回路の自己整列コンタクト構造体形成方法

Country Status (6)

Country Link
US (2) US6649508B1 (ja)
EP (1) EP1122772B1 (ja)
JP (1) JP4813643B2 (ja)
KR (1) KR100339683B1 (ja)
CN (1) CN1151550C (ja)
TW (1) TW451321B (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388477B1 (ko) * 2000-12-11 2003-06-25 주식회사 하이닉스반도체 반도체 장치의 콘택홀 형성 방법
KR100871369B1 (ko) * 2002-07-12 2008-12-02 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20040008527A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6766498B2 (en) * 2002-08-28 2004-07-20 Advanced Micro Devices, Inc. Extracting wiring parasitics for filtered interconnections in an integrated circuit
KR100486273B1 (ko) * 2002-10-16 2005-04-29 삼성전자주식회사 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
KR100475118B1 (ko) * 2002-11-22 2005-03-10 삼성전자주식회사 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법
KR100505656B1 (ko) * 2002-12-10 2005-08-04 삼성전자주식회사 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법
KR100487951B1 (ko) * 2003-02-11 2005-05-06 삼성전자주식회사 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법
KR100485388B1 (ko) * 2003-02-28 2005-04-27 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
JP2005109236A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5064651B2 (ja) * 2003-11-14 2012-10-31 ラピスセミコンダクタ株式会社 半導体記憶装置
KR100543471B1 (ko) 2003-12-30 2006-01-20 삼성전자주식회사 노어형 플래시 메모리 셀의 콘택 구조 형성방법
US8872311B2 (en) * 2004-02-13 2014-10-28 Agere Systems Inc. Semiconductor device and a method of manufacture therefor
US7312155B2 (en) * 2004-04-07 2007-12-25 Intel Corporation Forming self-aligned nano-electrodes
KR100602093B1 (ko) * 2004-07-26 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100602092B1 (ko) * 2004-07-26 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100558036B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
AU2006244479B2 (en) 2005-05-05 2012-08-09 Nyse Group, Inc. Unpriced order auction and routing
US7908201B2 (en) * 2005-05-05 2011-03-15 Archipelago Holdings, Inc. Cross and post order
US7765137B1 (en) 2005-05-05 2010-07-27 Archipelago Holdings, Inc. Method and system for maintaining an order on a selected market center
US7686392B2 (en) * 2005-08-02 2010-03-30 Shell Oil Company Vehicle seat cover
KR100695514B1 (ko) * 2005-09-29 2007-03-16 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100725350B1 (ko) * 2005-12-28 2007-06-07 동부일렉트로닉스 주식회사 반도체 제조공정에서 에스티아이 형성방법 및 그에스티아이를 포함하는 반도체 소자
KR100714893B1 (ko) 2005-12-29 2007-05-04 삼성전자주식회사 식각저지막을 갖는 반도체소자의 제조방법 및 관련된 소자
JP4717653B2 (ja) * 2006-02-08 2011-07-06 パナソニック株式会社 半導体装置及び半導体装置の製造方法
US20070197021A1 (en) * 2006-02-21 2007-08-23 Hynix Semiconductor Inc. Semiconductor device including spacer with nitride/nitride/oxide structure and method for fabricating the same
US7382054B2 (en) * 2006-04-07 2008-06-03 Macronix International Co., Ltd. Method for forming self-aligned contacts and local interconnects simultaneously
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
KR100834739B1 (ko) * 2006-09-14 2008-06-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100876758B1 (ko) * 2006-12-26 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100781874B1 (ko) * 2006-12-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008226989A (ja) * 2007-03-09 2008-09-25 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
TWI340435B (en) * 2007-07-11 2011-04-11 Nanya Technology Corp Dynamic random access memory with electrostatic discharge structure and method for manufacturing the same
JP2009152361A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置およびその製造方法
US8803245B2 (en) 2008-06-30 2014-08-12 Mcafee, Inc. Method of forming stacked trench contacts and structures formed thereby
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung
KR20120007708A (ko) * 2010-07-15 2012-01-25 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8409956B1 (en) 2011-10-27 2013-04-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices using self-aligned contact formation techniques
KR20140016663A (ko) * 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR102059863B1 (ko) 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102175040B1 (ko) * 2013-12-20 2020-11-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102251363B1 (ko) 2014-08-08 2021-05-14 삼성전자주식회사 반도체 소자
US20160126336A1 (en) * 2014-10-29 2016-05-05 Globalfoundries Inc. Method of improved ca/cb contact and device thereof
JP2016174064A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置および半導体装置の製造方法
US9553047B2 (en) 2015-06-10 2017-01-24 Macronix International Co., Ltd. Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned quadruple patterning
TWI576966B (zh) * 2015-07-07 2017-04-01 旺宏電子股份有限公司 半導體裝置及其製造方法
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10770466B2 (en) * 2019-01-25 2020-09-08 Micron Technology, Inc. Semiconductor devices comprising digit line contacts and related systems
TWI690055B (zh) * 2019-07-01 2020-04-01 華邦電子股份有限公司 記憶體裝置與其製造方法
CN114121778B (zh) * 2020-08-26 2024-07-16 长鑫存储技术有限公司 存储器及其制造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4966868A (en) 1988-05-16 1990-10-30 Intel Corporation Process for selective contact hole filling including a silicide plug
US5043790A (en) * 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
US5384287A (en) 1991-12-13 1995-01-24 Nec Corporation Method of forming a semiconductor device having self-aligned contact holes
KR960012259B1 (ko) 1993-03-13 1996-09-18 삼성전자 주식회사 반도체 장치의 제조방법
DE4309611A1 (de) * 1993-03-24 1994-09-29 Siemens Ag Herstellverfahren für ein Kontaktloch
KR100256800B1 (ko) 1993-06-22 2000-05-15 김영환 콘택홀 제조방법
KR970004922B1 (ko) 1993-07-27 1997-04-08 삼성전자 주식회사 고집적 반도체 배선구조 및 그 제조방법
FR2711275B1 (fr) * 1993-10-15 1996-10-31 Intel Corp Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits.
US5436188A (en) * 1994-04-26 1995-07-25 Industrial Technology Research Institute Dram cell process having elk horn shaped capacitor
FR2728393A1 (fr) 1994-12-20 1996-06-21 Korea Electronics Telecomm Transistor bipolaire a colonnes et procede de fabrication de celui-ci
JPH0982924A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体記憶装置の製造方法
US5897372A (en) 1995-11-01 1999-04-27 Micron Technology, Inc. Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer
KR0183897B1 (ko) * 1996-06-28 1999-04-15 김광호 반도체장치의 콘택 형성방법
US5683922A (en) * 1996-10-04 1997-11-04 United Microelectronics Corporation Method of fabricating a self-aligned contact
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
TW320765B (en) * 1997-02-22 1997-11-21 United Microelectronics Corp Manufacturing method of self-aligned contact of dynamic random access memory
US5933730A (en) * 1997-03-07 1999-08-03 Advanced Micro Devices, Inc. Method of spacer formation and source protection after self-aligned source is formed and a device provided by such a method
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5766992A (en) 1997-04-11 1998-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Process for integrating a MOSFET device, using silicon nitride spacers and a self-aligned contact structure, with a capacitor structure
US5731236A (en) 1997-05-05 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Process to integrate a self-aligned contact structure, with a capacitor structure
KR100244426B1 (ko) * 1997-06-30 2000-03-02 김영환 반도체 장치의 콘택홀 형성 방법
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
US5935873A (en) * 1997-09-29 1999-08-10 Siemens Aktiengesellschaft Deposition of carbon into nitride layer for improved selectivity of oxide to nitride etchrate for self aligned contact etching
KR100252039B1 (ko) * 1997-10-06 2000-04-15 윤종용 자기정렬 콘택홀 형성방법
KR100257766B1 (ko) * 1997-12-30 2000-06-01 김영환 자기정렬콘택방법을 사용하는 반도체 소자의 콘택 형성 방법
US6259131B1 (en) * 1998-05-27 2001-07-10 Taiwan Semiconductor Manufacturing Company Poly tip and self aligned source for split-gate flash cell
KR100282704B1 (ko) * 1998-06-29 2001-03-02 윤종용 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device)
JP2000021983A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6191444B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6214739B1 (en) * 1999-02-05 2001-04-10 Taiwan Semiconductor Manufacturing Company Method of metal etching with in-situ plasma cleaning
US6218689B1 (en) * 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
TW425668B (en) * 1999-10-07 2001-03-11 Taiwan Semiconductor Mfg Self-aligned contact process
US6403417B1 (en) * 2001-03-13 2002-06-11 United Microelectronics Corp. Method for in-situ fabrication of a landing via and a strip contact in an embedded memory

Also Published As

Publication number Publication date
KR20010077518A (ko) 2001-08-20
TW451321B (en) 2001-08-21
US6881659B2 (en) 2005-04-19
EP1122772A3 (en) 2003-03-12
JP2001217201A (ja) 2001-08-10
EP1122772B1 (en) 2012-01-11
EP1122772A2 (en) 2001-08-08
CN1151550C (zh) 2004-05-26
KR100339683B1 (ko) 2002-06-05
US6649508B1 (en) 2003-11-18
US20040043542A1 (en) 2004-03-04
CN1319886A (zh) 2001-10-31

Similar Documents

Publication Publication Date Title
JP4813643B2 (ja) 半導体集積回路の自己整列コンタクト構造体形成方法
KR100726145B1 (ko) 반도체소자 제조방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20050103635A (ko) 커패시터 및 그 제조 방법
KR101244161B1 (ko) 반도체 소자의 배선 구조물 및 그 형성 방법
US6562651B2 (en) Method of manufacturing a semiconductor device having contact pads
KR100265773B1 (ko) 반도체장치의 접촉창의 제조방법
KR100366634B1 (ko) 반도체 소자의 제조 방법
KR100576083B1 (ko) 반도체 장치 및 그 제조방법
KR100505101B1 (ko) 반도체 장치의 콘택 형성 방법
KR100429008B1 (ko) 반도체 장치의 콘택 홀 형성 방법
KR100333541B1 (ko) 반도체소자의제조방법
KR100431708B1 (ko) 반도체장치제조방법
KR100991379B1 (ko) 반도체소자 제조 방법
KR100853477B1 (ko) 반도체 소자 제조방법
KR100605102B1 (ko) 반도체소자의 콘택 플러그 구조체 및 그 형성 방법
KR930010082B1 (ko) 고집적 소자용 콘택제조방법
KR100755059B1 (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20010083349A (ko) 광범위하게 평탄화된 반도체 소자의 제조방법
KR20080095669A (ko) 콘택 구조물 형성 방법
KR19980026089A (ko) 반도체 소자의 자기정합 콘택홀 형성방법
KR20070031678A (ko) 반도체 메모리 소자 및 그 제조 방법
KR20020084480A (ko) 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법
KR20050067467A (ko) 반도체소자 제조 방법
KR20040059924A (ko) 디램 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110726

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110825

R150 Certificate of patent or registration of utility model

Ref document number: 4813643

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140902

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees