JP2003031694A - シリンダ型キャパシタを含む半導体素子及びその製造方法 - Google Patents

シリンダ型キャパシタを含む半導体素子及びその製造方法

Info

Publication number
JP2003031694A
JP2003031694A JP2002054677A JP2002054677A JP2003031694A JP 2003031694 A JP2003031694 A JP 2003031694A JP 2002054677 A JP2002054677 A JP 2002054677A JP 2002054677 A JP2002054677 A JP 2002054677A JP 2003031694 A JP2003031694 A JP 2003031694A
Authority
JP
Japan
Prior art keywords
hole
semiconductor device
pattern
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002054677A
Other languages
English (en)
Inventor
Yotetsu Go
容哲 呉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2003031694A publication Critical patent/JP2003031694A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 セル領域と周辺回路間の段差が生ぜずに隣接
する下部電極同士の接触でブリッジされることが防止で
きるシリンダ型キャパシタを含む半導体素子及びその製
造方法を提供する。 【解決手段】 半導体基板上に形成されて半導体基板の
セル領域から周辺回路領域まで同じ高さで延びるが、セ
ル領域でホールを備える絶縁膜パターンを含む。シリン
ダ型キャパシタ下部電極がホールの内壁と間隔を維持し
つつホールの底に接して形成されている。誘電膜がセル
領域上の絶縁膜パターン及び下部電極上に形成されてお
り、上部電極が誘電膜上に形成されている。これによ
り、セル領域と周辺回路間の段差を生ぜずにセル領域に
シリンダ型キャパシタを製造でき、後続の金属配線工程
のために形成するＩＭＤを従来の技術に比べて易しく平
坦化できるか、または平坦化工程自体を省略できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特にシリンダ型キャパシタを含む半導
体素子及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのようなメモリセルの特性は、
セルキャパシタの静電容量と直接的な関係がある。例え
ば、セルキャパシタの静電容量が増加するほどメモリセ
ルの低電圧特性及びソフトエラー特性などが向上する。
ところで、半導体素子の集積化によってキャパシタが形
成される単位セルの面積は益益狭まる勢いである。した
がって、制限された面積内でキャパシタの静電容量を増
加させるための方法が開発されている。例えば、犠牲酸
化膜を利用して、シリンダ型キャパシタ下部電極を形成
することによって電極の有効面積を広める方法が提案さ
れたことがある。
【０００３】図１ないし図３を参照して、従来のシリン
ダ型キャパシタを含む半導体素子及びその製造方法を説
明すれば次の通りである。
【０００４】まず図１を参照すれば、セル領域Ｃと周辺
回路領域Ｐとに限定された半導体基板１０が提供され
る。上記セル領域Ｃで隣接する二つのゲート２０によっ
て自己整列されるコンタクトパッド３０を形成する。次
に、上記コンタクトパッド３０の上面に接するコンタク
トプラグ４５を形成する。参照符号２５及び３５はどち
らも絶縁膜である。
【０００５】続いて図１を参照すれば、上記コンタクト
プラグ４５及び絶縁膜３５上に上記コンタクトプラグ４
５の上面を露出させるストレージノードホールＨを含む
犠牲酸化膜５０を形成する。上記犠牲酸化膜５０が形成
された結果物上に上記ストレージノードホールＨが完全
に埋込められない程度の厚さを有する導電層５５を形成
する。
【０００６】図２を参照すれば、上記導電層５５の上部
及び犠牲酸化膜５０を完全に除去してノード分離する。
例えば、上記導電層５５が形成された結果物上に上記ス
トレージノードホールＨを完全に埋込む酸化膜(図示せ
ず)を形成した後、上記犠牲酸化膜５０の上面が現れる
ように上記酸化膜の上面を平坦化する。そして、上記ス
トレージノードホールＨ内に残留する酸化膜と上記犠牲
酸化膜５０を湿式エッチング工程で除去する。これによ
り分離された下部電極５５ａが形成される。
【０００７】図３を参照すれば、上記下部電極５５ａ上
に誘電膜６０と上部電極６５を順次に形成及びパターニ
ングしてキャパシタ７０を製造する。
【０００８】ところが、前記従来の方法によれば、上記
セル領域Ｃと周辺回路領域Ｐとの間に段差が生じる。こ
れは図２を参照して説明したノード分離段階で上記犠牲
酸化膜５０を完全に除去するからである。これにより、
後続の金属配線工程を行うためには、上記キャパシタ７
０が形成された結果物上に金属間誘電膜(Inter MetalDi
electric：ＩＭＤ)を形成し、上記金属間誘電膜を平坦
化する工程を必ず行わなければならない。
【０００９】上記ＩＭＤ金属間誘電膜を平坦化する方法
としては、第一に、ＩＭＤとしてＢＰＳＧ(Boron Phosp
horus Silicate Glass)膜を形成し、これをリフローさ
せる方法がある。しかし、リフロー工程は高温で行われ
るので、高集積素子のトランジスタに熱的負担を与えて
その特性が低下する恐れがある。そして、コンタクト領
域の抵抗が増加することもある。これによって、半導体
素子の信頼性が落ちる問題がある。
【００１０】第二には次のような方法がある。まず、上
記周辺回路領域Ｐに形成されるＩＭＤの上面が上記セル
領域Ｃに形成されたキャパシタ７０の上面より高くなる
ように上記ＩＭＤを厚く形成する。次に、上記セル領域
Ｃだけを露出させる感光膜パターンを形成する。上記セ
ル領域Ｃと上記周辺回路領域Ｐに形成された上記ＩＭＤ
の段差が小さくなるように上記感光膜パターンをエッチ
ングマスクとして上記セル領域Ｃ上の上記ＩＭＤを一部
エッチングする。上記感光膜パターンを除去し、上記Ｉ
ＭＤを化学的機械的研磨(Chemical Mechanical Polishi
ng:ＣＭＰ)する。ところが、この方法は非常に複雑であ
るという問題がある。
【００１１】一方、半導体素子の集積化によって半導体
素子を構成する各膜質も薄くなる。これにより、図２を
参照して説明したようなノード分離段階で上記下部電極
５５ａがたわむ問題が発生することがある。ところで、
前述した従来の方法によれば、上記犠牲酸化膜５０を完
全に除去するためにたわんだ下部電極が隣接する他の下
部電極に接触してブリッジされることが発生する問題が
ある。
【００１２】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、隣接するシリンダ型キ
ャパシタの下部電極同士で接触してブリッジされること
を防止できる半導体素子を提供することである。
【００１３】本発明が解決しようとする他の技術的課題
は、半導体素子のセル領域と周辺回路領域間の段差を生
ぜずに上記セル領域にシリンダ型キャパシタを製造する
方法を提供することである。
【００１４】
【課題を解決するための手段】上記技術的課題を達成す
るために本発明に係る半導体素子は、半導体基板上に形
成されて上記半導体基板のセル領域から周辺回路領域ま
で同じ高さで延びるが、上記セル領域でホールを備える
絶縁膜パターンを含む。シリンダ型キャパシタ下部電極
が上記ホールの内壁と間隔を維持しつつ上記ホールの底
に接して形成されている。誘電膜が上記セル領域上の絶
縁膜パターン及び下部電極上に形成されており、上部電
極が上記誘電膜上に形成されている。
【００１５】上記技術的課題を達成するために本発明に
係る他の半導体素子は、半導体基板上に形成されて上記
半導体基板のセル領域から周辺回路領域まで同じ高さで
延びるが、上記セル領域でホールを備える絶縁膜パター
ンを含む。上記ホールの底には導電性ダミーパターンが
形成されている。シリンダ型キャパシタ下部電極が上記
ホールの内壁と間隔を維持しつつ、上記導電性ダミーパ
ターンの上面に接して形成されている。誘電膜が上記セ
ル領域上の絶縁膜パターン及び下部電極上に形成されて
おり、上部電極が上記誘電膜上に形成されている。誘電
膜が上記セル領域上の絶縁膜パターン及び下部電極上に
形成されており、上部電極が上記誘電膜上に形成されて
いる。ここで、上記導電性ダミーパターンはチタン膜、
チタン窒化膜またはこれらの複合膜よりなることが望ま
しく、その厚さは１５０〜２５０Åでありうる。
【００１６】本発明による半導体素子において、上記ホ
ールはソース／ドレーン領域に電気的に接続するコンタ
クトプラグの上面を露出させるものでありうる。上記ホ
ールの内壁と上記下部電極との間隔は１５０〜２５０Å
でありうる。上記下部電極と上部電極は各々ポリシリコ
ン膜でありうる。上記誘電膜は、アルミニウム酸化膜、
タンタル酸化膜、またはシリコン窒化膜及びシリコン酸
化膜よりなる二重膜でありうる。
【００１７】上記他の技術的課題を達成するために本発
明による半導体素子の製造方法では、半導体基板上に、
上記半導体基板のセル領域から周辺回路領域まで同じ高
さで延びるが、上記セル領域でホールを備える絶縁膜パ
ターンを形成する。上記ホールの内壁とギャップを置い
て上記ホールの底に接するシリンダ型キャパシタ下部電
極を形成する。上記下部電極が形成された結果物上に上
記ギャップを完全に埋込まない程度の厚さの誘電膜を形
成する。上記誘電膜上に上記ギャップを完全に埋込む上
部電極を形成する。
【００１８】ここで、上記下部電極を形成するために、
上記ホールの内壁上のみに上記ホールを完全に埋込まな
い程度の厚さのダミーパターンを形成する。上記ダミー
パターンが形成された結果物上に上記ホールを完全に埋
込まない程度の厚さの導電層を形成する。上記導電層の
上部を除去して各々分離された複数のストレージノード
を形成し、上記ダミーパターンを除去する。上記ダミー
パターンの厚さは１５０〜２５０Åでありうる。上記ダ
ミーパターンがシリコン窒化膜である場合、上記ダミー
パターンを除去する段階は燐酸を利用した湿式エッチン
グ工程によって行うことが望ましい。
【００１９】上記他の技術的課題を達成するために本発
明による他の半導体素子の製造方法では、半導体基板上
に、上記半導体基板のセル領域から周辺回路領域まで同
じ高さで延びるが、上記セル領域でホールを備える絶縁
膜パターンを形成する。上記ホールの底に導電性ダミー
パターンを介在させ、上記ホールの内壁とギャップを置
いて上記導電性ダミーパターンに接するシリンダ型キャ
パシタ下部電極を形成する。上記下部電極が形成された
結果物上に上記ギャップを完全に埋込まない程度の厚さ
の誘電膜を形成し、上記誘電膜上に上記ギャップを完全
に埋込む上部電極を形成する。
【００２０】ここで、上記下部電極を形成するために、
上記絶縁膜パターンが形成された結果物上に上記ホール
を完全に埋込まない程度の厚さの導電性ダミー層を形成
する。上記導電性ダミー層が形成された結果物上に上記
ホールを完全に埋込まない程度の厚さの導電層を形成す
る。上記導電層の上部及び導電性ダミー層の上部を除去
して各々分離された複数のストレージノードを形成す
る。上記ホールの内壁上に形成された導電性ダミー層部
分を除去して導電性ダミーパターンを形成する。上記導
電性ダミー層はチタン膜、チタン窒化膜またはこれらの
複合膜であることが望ましく、その厚さは１５０〜２５
０Åでありうる。上記導電性ダミー層がチタン膜、チタ
ン窒化膜またはこれらの複合膜である場合に、上記導電
性ダミーパターンを形成する段階はアンモニア及び過酸
化水素を含む溶液を利用した湿式エッチング工程によっ
て行うことが望ましい。
【００２１】本発明による半導体素子の製造方法におい
て、上記ギャップの幅は１５０〜２５０Åでありうる。
上記導電層及び上部電極は各々ポリシリコン膜で形成で
きる。上記誘電膜はアルミニウム酸化膜、タンタル酸化
膜、またはシリコン窒化膜及びシリコン酸化膜よりなる
二重膜で形成できる。
【００２２】本発明によれば、セル領域と周辺回路間の
段差を生ぜず上記セル領域にシリンダ型キャパシタを製
造できる。したがって、後続の金属配線工程のために形
成するＩＭＤを従来に比べて易しく平坦化でき、平坦化
工程自体を省略できる。そして、絶縁膜パターンが存在
するために、隣接する下部電極同士で接触してブリッジ
されることが防止される。
【００２３】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の望ましい実施形態を詳細に説明する。しかし本発
明の実施形態は色々な他の形態に変形でき、本発明の範
囲が後述する実施形態で限定されることと解釈されては
いけない。本発明の実施形態は当業者に本発明をより完
全に説明するために提供されるものである。したがっ
て、図面での要素の形状はより明確な説明を強調するた
めに誇張されたものであり、図面上で同じ符号で表示さ
れた要素は同じ要素を意味する。また、ある層が他の層
または半導体基板の“上”にあると記載される場合に、
上記ある層は上記他の層または半導体基板に直接接触し
て存在する場合もあり、または、その間に第３の層が介
在される場合もある。
【００２４】図４ないし図１２は、本発明の第１実施形
態に係るシリンダ型キャパシタを含む半導体素子及びそ
の製造方法を説明するための断面図である。
【００２５】まず図１２を参照すれば、本発明の第１実
施形態に係るシリンダ型キャパシタを含む半導体素子
は、半導体基板１００上に形成されて上記半導体基板１
００のセル領域Ｃ1から周辺回路領域Ｐ1まで同じ高さで
延びるが、上記セル領域Ｃ1でホールＨ1を備える絶縁膜
パターン１５０を含む。シリンダ型キャパシタ下部電極
１７０ａが上記ホールＨ1の内壁と間隔を維持しつつ上
記ホールＨ1の底に接して形成されている。誘電膜１７
５が上記セル領域Ｃ1上の絶縁膜パターン１５０及び下
部電極１７０ａ上に形成されており、上部電極１８０が
上記誘電膜１７５上に形成されている。
【００２６】本実施形態によれば、上記セル領域Ｃ1と
周辺回路領域Ｐ1間の段差がほとんどない。したがっ
て、後続の金属配線工程のために形成するＩＭＤを従来
の技術に比べて易しく平坦化できる。またはＩＭＤを平
坦化させる工程自体を省略できる。そして、上記絶縁膜
パターン１５０が存在するために、隣接する上記下部電
極１７０ａ同士で接触してブリッジされることが防止さ
れる。
【００２７】次に、図４ないし図１２を参照して本発明
の第１実施形態に係るシリンダ型キャパシタを含む半導
体素子の製造方法を説明する。
【００２８】図４を参照すれば、セル領域Ｃ1と周辺回
路領域Ｐ1が限定された半導体基板１００が提供され
る。上記半導体基板１００上のセル領域Ｃ1でソース／
ドレーン領域１２０に電気的に接続するコンタクトプラ
グ１４５を形成する。まず、隣接する二つのゲート１１
０によって自己整列されるコンタクトパッド１３０を形
成する。次に、上記コンタクトパッド１３０の上面に接
するコンタクトプラグ１４５を形成する。参照符号１２
５と１３５はどちらも層間絶縁膜である。
【００２９】上記層間絶縁膜１３５の最上部は、シリコ
ン窒化膜で形成して、後続工程で絶縁膜パターンを形成
する時にエッチング終了点として作用できるようにす
る。上記コンタクトプラグ１４５を形成するためにエッ
チングしなければならない層間絶縁膜１３５が薄い場合
には、上記コンタクトパッド１３０を形成せずに上記コ
ンタクトプラグ１４５が上記ソース／ドレーン領域１２
０に直接接するように形成しても関係ない。
【００３０】図５を参照すれば、上記半導体基板のセル
領域Ｃ1から周辺回路領域Ｐ1まで同じ高さで延びるが、
上記セル領域Ｃ1で上記コンタクトプラグ１４５の上面
を露出させるホールＨ1を備える絶縁膜パターン１５０
を形成する。例えば、図４の結果物上に低圧化学的気相
蒸着法(Low Pressure Chemical Vapor Deposition:ＬＰ
ＣＶＤ)でシリコン酸化膜を形成する。次に、上記コン
タクトプラグ１４５の上面を露出させるホールＨ1をフ
ォトリソグラフィ工程で形成する。
【００３１】図６を参照すれば、図５の結果物上に上記
ホールＨ1を完全に埋込まない程度の厚さのダミー層１
６０を形成する。上記ダミー層１６０としてシリコン窒
化膜を形成することが望ましい。上記シリコン窒化膜は
ＬＰＣＶＤによって形成できる。
【００３２】図７を参照すれば、上記絶縁膜パターン１
５０の上面及び上記ホールＨ1の底が現われるまで上記
ダミー層１６０をエッチバックする。これにより、上記
ホールＨ1の内壁上のみに上記ホールＨ1を完全に埋込ま
ない程度の厚さのダミーパターン１６０ａが形成され
る。上記ダミーパターン１６０ａの厚さは１５０〜２５
０Åになるように形成することが望ましい。
【００３３】図８を参照すれば、図７の結果物上に上記
ホールＨ1を完全に埋込まない程度の厚さの導電層１７
０を形成する。上記導電層１７０としてポリシリコン膜
を形成できる。上記ポリシリコン膜はＬＰＣＶＤによっ
て形成できる。上記ポリシリコン膜をドーピングする段
階は上記ポリシリコン膜を形成する段階とインサイチュ
で行われうる。
【００３４】図９を参照すれば、上記導電層１７０の上
部を除去して、各々分離された複数のストレージノード
１７０ａを形成する。このために、図８の結果物上に上
記ホールＨ1を完全に埋込む感光膜(図示せず)を塗布す
る。上記絶縁膜パターン１５０の上面が表れるように上
記感光膜が形成された結果物の上面をＣＭＰまたはエッ
チバックによって平坦化する。次に、上記ホールＨ1内
に残留する感光膜を除去する。このようなノード分離段
階では上記感光膜の代りに酸化膜を利用する場合もあ
る。
【００３５】図１０を参照すれば、図９の結果物で上記
ダミーパターン１６０ａを除去する。この時、上記絶縁
膜パターン１５０及び導電層１７０に対する上記ダミー
パターン１６０ａのエッチング選択比があるエッチング
工程を利用することが望ましい。本実施形態で上記ダミ
ーパターン１６０ａは、シリコン窒化膜よりなっている
ので、上記ダミーパターン１６０ａを除去するエッチン
グ工程は燐酸を利用した湿式エッチング工程であること
が望ましい。
【００３６】これにより、上記ストレージノード１７０
ａは、上記ホールＨ1の内壁とギャップＧ1を置いて上記
ホールＨ1の底に接するシリンダ型キャパシタ下部電極
になる。上記ギャップＧ1の幅は、上記ダミーパターン
１６０ａの厚さと同一である。隣接する上記ストレージ
ノード１７０ａ間には、上記絶縁膜パターン１５０が存
在するので、隣接するストレージノード同士で接触して
ブリッジされることを防止できる。
【００３７】図１１を参照すれば、図１０の結果物上に
上記ギャップＧ1を完全に埋込まない程度の厚さの誘電
膜１７５を形成する。したがって、上記誘電膜１７５は
上記絶縁膜パターン１５０の上面、上記ホールＨ1の内
壁と底及び上記ストレージノード１７０ａの上部表面上
に形成される。上記誘電膜１７５としてアルミニウム酸
化膜、タンタル酸化膜、またはシリコン窒化膜及びシリ
コン酸化膜よりなる二重膜を形成できる。
【００３８】図１２を参照すれば、図１１の結果物上に
上記ギャップＧ1を完全に埋込む上部電極１８０を形成
する。上記上部電極１８０としてポリシリコン膜を形成
できる。上記ポリシリコン膜はＬＰＣＶＤによって形成
できる。上記ポリシリコン膜をドーピングする段階は上
記ポリシリコン膜を形成する段階とインサイチュで行わ
れうる。上記誘電膜１７５及び上部電極１８０が上記セ
ル領域Ｃ1のみで残留するように上記誘電膜１７５及び
上部電極１８０をパターニングする。
【００３９】図１３ないし図１９は、本発明の第２実施
形態に係るシリンダ型キャパシタを含む半導体素子及び
その製造方法を説明するための断面図である。
【００４０】まず図１９を参照すれば、本発明の第２実
施形態に係るシリンダ型キャパシタを含む半導体素子は
半導体基板２００上に形成されて上記半導体基板２００
のセル領域Ｃ2から周辺回路領域Ｐ2まで同じ高さで延び
るが、上記セル領域Ｃ2でホールＨ2を備える絶縁膜パタ
ーン２５０を含む。シリンダ型キャパシタ下部電極２７
０ａが上記ホールＨ2の内壁と間隔を維持しながら上記
導電性ダミーパターン２６０ａの上面に接して形成され
ている。
【００４１】誘電膜２７５が上記セル領域Ｃ2上の絶縁
膜パターン２５０及び下部電極２７０ａ上に形成されて
おり、上部電極２８０が上記誘電膜２７５上に形成され
ている。本実施形態によれば、上記セル領域Ｃ2と周辺
回路領域Ｐ2との段差がほとんどない。したがって、後
続の金属配線工程のために形成するＩＭＤを従来の技術
に比べて易しく平坦化できる。またはＩＭＤを平坦化さ
せる工程自体を省略できる。そして、上記絶縁膜パター
ン２５０が存在するために、隣接する上記下部電極２７
０ａ同士で接触してブリッジされる不良が防止される。
【００４２】次に、図１３ないし図１９を参照して本発
明の第２実施形態に係るシリンダ型キャパシタを含む半
導体素子の製造方法を説明する。
【００４３】図１３を参照すれば、セル領域Ｃ2と周辺
回路領域Ｐ2が限定された半導体基板２００が提供され
る。上記半導体基板２００上のセル領域Ｃ2でソース／
ドレーン領域２２０に電気的に接続するコンタクトプラ
グ２４５を形成する。まず、隣接する二つのゲート２１
０によって自己整列されるコンタクトパッド２３０を形
成する。次に、上記コンタクトパッド２３０の上面に接
するコンタクトプラグ２４５を形成する。参照符号２２
５と２３５はどちらも層間絶縁膜である。
【００４４】上記層間絶縁膜２３５の最上部は、シリコ
ン窒化膜で形成して、後続工程で絶縁膜パターンを形成
する時にエッチング終了点として作用させる。上記コン
タクトプラグ２４５を形成するためにエッチングしなけ
ればならない層間絶縁膜２３５が薄い場合には、上記コ
ンタクトパッド２３０を形成せずに上記コンタクトプラ
グ２４５が上記ソース／ドレーン領域２２０に直接接す
るように形成しても関係ない。
【００４５】図１４を参照すれば、半導体素子は、上記
半導体基板のセル領域Ｃ2から周辺回路領域Ｐ2まで同じ
高さで延びるが、上記セル領域Ｃ2で上記コンタクトプ
ラグ２４５の上面を露出させるホールＨ2を備える絶縁
膜パターン２５０を形成する。例えば、図１３の結果物
上にＬＰＣＶＤによってシリコン酸化膜を形成する。次
に、上記コンタクトプラグ２４５の上面を露出させるホ
ールＨ2をフォトリソグラフィ工程で形成する。
【００４６】図１５を参照すれば、図１４の結果物上に
上記ホールＨ2を完全に埋込まない程度の厚さの導電性
ダミー層２６０を形成する。上記導電性ダミー層２６０
としてチタン膜、チタン窒化膜またはこれらの複合膜を
形成することが望ましい。上記導電性ダミー層２６０の
厚さは１５０〜２５０Åにする。上記導電性ダミー層２
６０上に上記ホールＨ2を完全に埋込まない程度の厚さ
の導電層２７０を形成する。上記導電層２７０としてポ
リシリコン膜を形成できる。上記ポリシリコン膜はＬＰ
ＣＶＤによって形成できる。上記ポリシリコン膜をドー
ピングする段階は上記ポリシリコン膜を形成する段階と
インサイチュで行われうる。
【００４７】図１６を参照すれば、上記導電層２７０の
上部及び導電性ダミー層２６０の上部を除去して各々分
離された複数のストレージノード２７０ａを形成する。
このために、図１５の結果物上に上記ホールＨ2を完全
に埋込む感光膜(図示せず)を塗布する。上記絶縁膜パタ
ーン２５０の上面が表れるように上記感光膜が形成され
た結果物の上面をＣＭＰまたはエッチバックによって平
坦化する。次に、上記ホールＨ2内に残留する感光膜を
除去する。このようなノード分離段階では上記感光膜の
代りに酸化膜を利用する場合もある。
【００４８】図１７を参照すれば、図１６の結果物で上
記ホールＨ2の内壁上に形成された導電性ダミー層２６
０部分を除去して上記ホールＨ2の底に導電性ダミーパ
ターン２６０ａを形成する。この時に、上記絶縁膜パタ
ーン２５０及び導電層２７０に対する上記導電性ダミー
層２６０のエッチング選択比があるエッチング工程を利
用することが望ましい。本実施形態で上記導電性ダミー
層２６０はチタン膜、チタン窒化膜またはこれらの複合
膜よりなっているので、上記導電性ダミー層２６０部分
を除去するエッチング工程はアンモニア及び過酸化水素
を含む溶液を利用した湿式エッチング工程であることが
望ましい。
【００４９】エッチング時間を調節することによって、
上記導電性ダミーパターン２６０ａが上記ホールＨ2の
底全体に形成されるようにすることができる。これによ
り、上記ストレージノード２７０ａは上記ホールＨ2の
内壁とギャップＧ2を置いて上記導電性ダミーパターン
２６０ａに接するシリンダ型キャパシタ下部電極にな
る。上記ギャップＧ2の幅は上記導電性ダミー層２６０
の厚さと同一である。隣接する上記ストレージノード２
７０ａ間には上記絶縁膜パターン２５０が存在するの
で、隣接するストレージノード同士で接触してブリッジ
される不良を防止できる。
【００５０】図１８を参照すれば、図１７の結果物上に
上記ギャップＧ2を完全に埋込まない程度の厚さの誘電
膜２７５を形成する。したがって、上記誘電膜２７５は
上記絶縁膜パターン２５０の上面、上記ホールＨ2の内
壁、上記導電性ダミーパターン２６０ａの上面及び上記
ストレージノード２７０ａの上部表面上に形成される。
上記誘電膜２７５としてアルミニウム酸化膜、タンタル
酸化膜、またはシリコン窒化膜及びシリコン酸化膜より
なる二重膜を形成できる。
【００５１】図１９を参照すれば、図１８の結果物上に
上記ギャップＧ2を完全に埋込む上部電極２８０を形成
する。上記上部電極２８０としてポリシリコン膜を形成
できる。上記ポリシリコン膜はＬＰＣＶＤによって形成
できる。上記ポリシリコン膜をドーピングする段階は上
記ポリシリコン膜を形成する段階とインサイチュで行わ
れうる。上記誘電膜２７５及び上部電極２８０が上記セ
ル領域Ｃ2のみで残留するように上記誘電膜２７５及び
上部電極２８０をパターニングする。
【００５２】
【発明の効果】前述した本発明によれば、セル領域と周
辺回路間の段差を生ぜずに上記セル領域にシリンダ型キ
ャパシタを製造できる。したがって、後続の金属配線工
程のために形成するＩＭＤを従来の技術に比べて易しく
平坦化できる。またはＩＭＤを平坦化させる工程自体を
省略できる。そして、絶縁膜パターンが存在するため
に、隣接する下部電極同士で接触してブリッジされるこ
とが防止される。
【００５３】以上、本発明を望ましい実施形態をあげて
詳細に説明したが、本発明は上記実施形態に限定され
ず、本発明の技術的思想内で当業者によって色々な多く
の変形が可能であるということは明らかである。一例と
して、本発明の実施形態による半導体素子の製造方法で
はキャパシタの上部電極と下部電極をポリシリコン膜で
形成したが、キャパシタの上部電極と下部電極を他の導
電層、例えば金属膜で形成する場合もある。
【図面の簡単な説明】
【図１】 従来のシリンダ型キャパシタを含む半導体素
子及びその製造方法を説明するための断面図である。
【図２】 従来のシリンダ型キャパシタを含む半導体素
子及びその製造方法を説明するための断面図である。
【図３】 従来のシリンダ型キャパシタを含む半導体素
子及びその製造方法を説明するための断面図である。
【図４】 本発明の第１実施形態に係るシリンダ型キャ
パシタを含む半導体素子及びその製造方法を説明するた
めの断面図である。
【図５】 本発明の第１実施形態に係るシリンダ型キャ
パシタを含む半導体素子及びその製造方法を説明するた
めの断面図である。
【図６】 本発明の第１実施形態に係るシリンダ型キャ
パシタを含む半導体素子及びその製造方法を説明するた
めの断面図である。
【図７】 本発明の第１実施形態に係るシリンダ型キャ
パシタを含む半導体素子及びその製造方法を説明するた
めの断面図である。
【図８】 本発明の第１実施形態に係るシリンダ型キャ
パシタを含む半導体素子及びその製造方法を説明するた
めの断面図である。
【図９】 本発明の第１実施形態に係るシリンダ型キャ
パシタを含む半導体素子及びその製造方法を説明するた
めの断面図である。
【図１０】 本発明の第１実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１１】 本発明の第１実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１２】 本発明の第１実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１３】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１４】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１５】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１６】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１７】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１８】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【図１９】 本発明の第２実施形態に係るシリンダ型キ
ャパシタを含む半導体素子及びその製造方法を説明する
ための断面図である。
【符号の説明】
１００ 半導体基板 １２０ ソース／ドレーン領域 １２５，１３５ 層間絶縁膜 １３０ コンタクトパッド １４５ コンタクトプラグ １５０ 絶縁膜パターン １６０ ダミー層 １６０ａ ダミーパターン １７０ 導電層 １７０ａ シリンダ型キャパシタ下部電極 １７５ 誘電膜 １８０ 上部電極 Ｃ1 セル領域 Ｐ1 周辺回路領域 Ｈ1 ホール

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されて上記半導体基
    板のセル領域から周辺回路領域まで同じ高さで延びる
    が、上記セル領域でホールを備える絶縁膜パターンと、 上記ホールの内壁と間隔を維持しつつ上記ホールの底に
    接して形成されたシリンダ型キャパシタ下部電極と、 上記セル領域上の絶縁膜パターン及び下部電極上に形成
    された誘電膜と、 上記誘電膜上に形成された上部電極とを含むことを特徴
    とする半導体素子。
  2. 【請求項２】 上記ホールは、ソース／ドレーン領域に
    電気的に接続するコンタクトプラグの上面を露出させる
    ことを特徴とする請求項１に記載の半導体素子。
  3. 【請求項３】 上記ホールの内壁と上記下部電極間の間
    隔は１５０〜２５０Åであることを特徴とする請求項１
    に記載の半導体素子。
  4. 【請求項４】 半導体基板上に形成されて上記半導体基
    板のセル領域から周辺回路領域まで同じ高さで延びる
    が、上記セル領域でホールを備える絶縁膜パターンと、 上記ホールの底に形成された導電性ダミーパターンと、 上記ホールの内壁と間隔を維持しつつ上記導電性ダミー
    パターンの上面に接して形成されたシリンダ型キャパシ
    タ下部電極と、 上記セル領域上の絶縁膜パターン及び下部電極上に形成
    された誘電膜と、 上記誘電膜上に形成された上部電極とを含むことを特徴
    とする半導体素子。
  5. 【請求項５】 上記ホールは、ソース／ドレーン領域に
    電気的に接続するコンタクトプラグの上面を露出させる
    ことを特徴とする請求項４に記載の半導体素子。
  6. 【請求項６】 上記導電性ダミーパターンの厚さは１５
    ０〜２５０Åであることを特徴とする請求項４に記載の
    半導体素子。
  7. 【請求項７】 上記導電性ダミーパターンは、チタン
    膜、チタン窒化膜またはこれらの複合膜であることを特
    徴とする請求項４に記載の半導体素子。
  8. 【請求項８】 上記ホールの内壁と上記下部電極間の間
    隔は１５０〜２５０Åであることを特徴とする請求項４
    に記載の半導体素子。
  9. 【請求項９】 半導体基板上に、上記半導体基板のセル
    領域から周辺回路領域まで同じ高さで延びるが、上記セ
    ル領域でホールを備える絶縁膜パターンを形成する段階
    と、 上記ホールの内壁とギャップを置いて上記ホールの底に
    接するシリンダ型キャパシタ下部電極を形成する段階
    と、 上記下部電極が形成された結果物上に上記ギャップを完
    全に埋込まない程度の厚さの誘電膜を形成する段階と、 上記誘電膜上に上記ギャップを完全に埋込む上部電極を
    形成する段階とを含むことを特徴とする半導体素子の製
    造方法。
  10. 【請求項１０】 上記ギャップの幅は１５０〜２５０Å
    であることを特徴とする請求項９に記載の半導体素子の
    製造方法。
  11. 【請求項１１】 上記下部電極を形成する段階は、 上記ホールの内壁上のみに上記ホールを完全に埋込まな
    い程度の厚さのダミーパターンを形成する段階と、 上記ダミーパターンが形成された結果物上に上記ホール
    を完全に埋込まない程度の厚さの導電層を形成する段階
    と、 上記導電層の上部を除去して各々分離された複数のスト
    レージノードを形成する段階と、 上記ダミーパターンを除去する段階とを含むことを特徴
    とする請求項９に記載の半導体素子の製造方法。
  12. 【請求項１２】 上記ダミーパターンを形成する段階
    は、 上記絶縁膜パターンが形成された結果物上に上記ホール
    を完全に埋込まない程度の厚さのダミー層を形成する段
    階と、 上記絶縁膜パターンの上面及び上記ホールの底が現われ
    るまで上記ダミー層をエッチバックする段階とを含むこ
    とを特徴とする請求項１１に記載の半導体素子の製造方
    法。
  13. 【請求項１３】 上記ダミー層はシリコン窒化膜である
    ことを特徴とする請求項１２に記載の半導体素子の製造
    方法。
  14. 【請求項１４】 上記ダミーパターンの厚さは１５０〜
    ２５０Åであることを特徴とする請求項１１に記載の半
    導体素子の製造方法。
  15. 【請求項１５】 上記ダミーパターンを除去する段階
    は、上記絶縁膜パターン及び導電層に対する上記ダミー
    パターンのエッチング選択比があるエッチング工程によ
    って行うことを特徴とする請求項１１に記載の半導体素
    子の製造方法。
  16. 【請求項１６】 上記ダミーパターンは、シリコン窒化
    膜であり、上記エッチング工程は燐酸を利用した湿式エ
    ッチング工程であることを特徴とする請求項１５に記載
    の半導体素子の製造方法。
  17. 【請求項１７】 半導体基板上に、上記半導体基板のセ
    ル領域から周辺回路領域まで同じ高さで延びるが、上記
    セル領域でホールを備える絶縁膜パターンを形成する段
    階と、 上記ホールの底に導電性ダミーパターンを介在させ、上
    記ホールの内壁とギャップを置いて上記導電性ダミーパ
    ターンに接するシリンダ型キャパシタ下部電極を形成す
    る段階と、 上記下部電極が形成された結果物上に上記ギャップを完
    全に埋込まない程度の厚さの誘電膜を形成する段階と、 上記誘電膜上に上記ギャップを完全に埋込む上部電極を
    形成する段階とを含むことを特徴とする半導体素子の製
    造方法。
  18. 【請求項１８】 上記ギャップの幅は１５０〜２５０Å
    であることを特徴とする請求項１７に記載の半導体素子
    の製造方法。
  19. 【請求項１９】 上記下部電極を形成する段階は、 上記絶縁膜パターンが形成された結果物上に上記ホール
    を完全に埋込まない程度の厚さの導電性ダミー層を形成
    する段階と、 上記導電性ダミー層が形成された結果物上に上記ホール
    を完全に埋込まない程度の厚さの導電層を形成する段階
    と、 上記導電層の上部及び導電性ダミー層の上部を除去して
    各々分離された複数のストレージノードを形成する段階
    と、 上記ホールの内壁上に形成された導電性ダミー層部分を
    除去して導電性ダミーパターンを形成する段階とを含む
    ことを特徴とする請求項１７に記載の半導体素子の製造
    方法。
  20. 【請求項２０】 上記導電性ダミー層はチタン膜、チタ
    ン窒化膜またはこれらの複合膜であることを特徴とする
    請求項１９に記載の半導体素子の製造方法。
  21. 【請求項２１】 上記導電性ダミー層の厚さは１５０〜
    ２５０Åであることを特徴とする請求項１９に記載の半
    導体素子の製造方法。
  22. 【請求項２２】 上記導電性ダミーパターンを形成する
    段階は、上記絶縁膜パターン及び導電層に対する上記導
    電性ダミー層のエッチング選択比があるエッチング工程
    によって行うことを特徴とする請求項１９に記載の半導
    体素子の製造方法。
  23. 【請求項２３】 上記導電性ダミー層は、チタン膜、チ
    タン窒化膜またはこれらの複合膜であり、上記エッチン
    グ工程はアンモニア及び過酸化水素を含む溶液を利用し
    た湿式エッチング工程であることを特徴とする請求項２
    ２に記載の半導体素子の製造方法。
JP2002054677A 2001-06-30 2002-02-28 シリンダ型キャパシタを含む半導体素子及びその製造方法 Pending JP2003031694A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0038813A KR100416601B1 (ko) 2001-06-30 2001-06-30 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법
KR2001-038813 2001-06-30

Publications (1)

Publication Number Publication Date
JP2003031694A true JP2003031694A (ja) 2003-01-31

Family

ID=19711632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002054677A Pending JP2003031694A (ja) 2001-06-30 2002-02-28 シリンダ型キャパシタを含む半導体素子及びその製造方法

Country Status (3)

Country Link
US (2) US20030001268A1 (ja)
JP (1) JP2003031694A (ja)
KR (1) KR100416601B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505667B1 (ko) * 2003-01-16 2005-08-03 삼성전자주식회사 스토리지 전극과 접촉하기 위해 비트 라인 방향으로확장된 콘택체를 포함하는 반도체 소자 제조 방법
KR100522544B1 (ko) * 2003-04-03 2005-10-19 삼성전자주식회사 캐패시터를 구비하는 반도체 장치 및 그 제조 방법
KR100937993B1 (ko) 2003-04-29 2010-01-21 주식회사 하이닉스반도체 반도체 메모리장치 및 그 제조 방법
US7049203B2 (en) * 2003-04-30 2006-05-23 Samsung Electronics Co., Ltd. Semiconductor device having a capacitor and method of fabricating same
US7101767B2 (en) * 2003-08-25 2006-09-05 Micron Technology, Inc. Methods of forming capacitors
US6962846B2 (en) * 2003-11-13 2005-11-08 Micron Technology, Inc. Methods of forming a double-sided capacitor or a contact using a sacrificial structure
US7091085B2 (en) * 2003-11-14 2006-08-15 Micron Technology, Inc. Reduced cell-to-cell shorting for memory arrays
US7312120B2 (en) * 2004-09-01 2007-12-25 Micron Technology, Inc. Method for obtaining extreme selectivity of metal nitrides and metal oxides
US7329576B2 (en) * 2004-09-02 2008-02-12 Micron Technology, Inc. Double-sided container capacitors using a sacrificial layer
DE102005020897B4 (de) * 2005-05-04 2008-12-18 Qimonda Ag Verfahren zur Herstellung eines Halbleiterbauelements
US9048180B2 (en) * 2006-05-16 2015-06-02 Texas Instruments Incorporated Low stress sacrificial cap layer
JP2010287853A (ja) * 2009-06-15 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
KR101129909B1 (ko) * 2010-07-20 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 필라형 캐패시터 및 그 형성방법
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20150206394A1 (en) * 2012-08-08 2015-07-23 Novomatic Ag Method of and system for tracking gaming activity
AU2015243508B2 (en) * 2014-04-09 2019-05-02 Nch Corporation System and method for detecting biofilm growth in water systems
KR102605847B1 (ko) * 2016-10-12 2023-11-27 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01117144A (ja) * 1987-10-30 1989-05-10 Toshiba Corp 基板供給装置
KR960003864B1 (ko) * 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
JP3435849B2 (ja) * 1994-10-27 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP3752795B2 (ja) * 1996-10-04 2006-03-08 株式会社日立製作所 半導体記憶装置の製造方法
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2000323677A (ja) * 1999-05-12 2000-11-24 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
KR20030002075A (ko) 2003-01-08
KR100416601B1 (ko) 2004-02-05
US20030003642A1 (en) 2003-01-02
US20030001268A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
KR100400033B1 (ko) 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법
KR100568733B1 (ko) 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
KR100319560B1 (ko) 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
US20050263814A1 (en) Bottom electrode of capacitor of semiconductor device and method of forming the same
JP2003031694A (ja) シリンダ型キャパシタを含む半導体素子及びその製造方法
JP2001189438A (ja) 半導体記憶装置及びその製造方法
JP4964407B2 (ja) 半導体装置及びその製造方法
US20020024093A1 (en) Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same
KR100382732B1 (ko) 반도체 소자의 실린더형 커패시터 제조 방법
JP2010123961A (ja) 半導体装置の配線構造物及びその形成方法
JP2001053248A (ja) 半導体素子のシリンダ形ストレージ電極製造方法
US6238968B1 (en) Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein
US20050037562A1 (en) Semiconductor capacitor structure and method for manufacturing the same
US7544985B2 (en) Semiconductor capacitor structure and method for manufacturing the same
JP5107499B2 (ja) 半導体装置
KR20040086649A (ko) 캐패시터를 구비하는 반도체 장치 및 그 제조 방법
US7074725B2 (en) Method for forming a storage node of a capacitor
KR100876880B1 (ko) 실린더형 캐패시터 형성방법
JP3202732B2 (ja) 半導体装置の製造方法
KR100428656B1 (ko) 캐패시터의 제조 방법
KR20050031214A (ko) 금속-절연체-금속 커패시터 및 그 제조 방법
KR20040059766A (ko) 캐패시터의 제조 방법
JPH1167767A (ja) 半導体装置の製造方法
KR20010083349A (ko) 광범위하게 평탄화된 반도체 소자의 제조방법
JPH10135421A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080408

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080411

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090113