JP2004207426A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 239000003990 capacitor Substances 0.000 claims abstract description 113
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims description 33
- 230000000149 penetrating effect Effects 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 103
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 103
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 69
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 69
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 36
- 238000000034 method Methods 0.000 description 33
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 12
- 239000010941 cobalt Substances 0.000 description 12
- 229910017052 cobalt Inorganic materials 0.000 description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 6
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 244000025254 Cannabis sativa Species 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- -1 titanium nitrides Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
【課題】リフレッシュ特性およびソフトエラー耐性を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板１００のメモリセル部には、半導体基板１００の主表面に対して垂直な方向に延びる円筒キャパシタ開口部１７ｂが形成されている。円筒キャパシタ開口部１７ｂは、シリコン酸化膜１５、シリコン窒化膜１４、およびシリコン酸化膜１２を貫通している。その円筒キャパシタ開口部１７ｂ内において、キャパシタ下部電極２１、誘電体膜５００およびキャパシタ上部電極２２が、円筒キャパシタ開口部１７ｂの表面に沿うように形成されている。また、円筒キャパシタ開口部１７ｂの底面は、シリコン窒化膜１１を用いて構成されている。
【選択図】 図１
【解決手段】半導体基板１００のメモリセル部には、半導体基板１００の主表面に対して垂直な方向に延びる円筒キャパシタ開口部１７ｂが形成されている。円筒キャパシタ開口部１７ｂは、シリコン酸化膜１５、シリコン窒化膜１４、およびシリコン酸化膜１２を貫通している。その円筒キャパシタ開口部１７ｂ内において、キャパシタ下部電極２１、誘電体膜５００およびキャパシタ上部電極２２が、円筒キャパシタ開口部１７ｂの表面に沿うように形成されている。また、円筒キャパシタ開口部１７ｂの底面は、シリコン窒化膜１１を用いて構成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置には、トランジスタの上側において、半導体基板の主表面に対して垂直に延びるホールの表面に沿うようにキャパシタが形成されているものがある。このキャパシタにおいては、トランジスタの上方に積層された多層の絶縁膜を貫通するように、前述のホールが設けられているものがある。
【０００３】
【特許文献１】
特開２００１−１９６５５３号公報
【０００４】
【発明が解決しようとする課題】
従来のキャパシタの構造では、メモリセル部のキャパシタが形成されるホール上部の位置を半導体基板の主表面から離すことができない場合がある。その場合には、キャパシタ容量を大きくすることができない。そのため、半導体装置のリフレッシュ特性およびソフトエラー耐性を向上させることができない。
【０００５】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、メモリセル部のキャパシタが形成されるホールの上部の位置を半導体基板の主表面から離すことができない場合においても、リフレッシュ特性およびソフトエラー耐性を向上させることが可能な半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明の一の局面の半導体装置は、半導体基板上に設けられたトランジスタと、トランジスタを覆うように形成された第１エッチングストッパ膜と、第１エッチングストッパ膜上に形成された第１絶縁膜とを備えている。
【０００７】
また、本発明の一の局面の半導体装置は、第１絶縁膜の上にトランジスタを覆うように形成された第２エッチングストッパ膜と、第２エッチングストッパ膜上に形成された第２絶縁膜とを備えている。
【０００８】
また、本発明の一の局面の半導体装置は、第２絶縁膜の上方において、トランジスタに電気的に接続されたキャパシタとを備えている。
【０００９】
また、キャパシタは、半導体基板の主表面に対して垂直な方向に延びるホール内において、下部電極、誘電体膜および上部電極が、ホールの表面に沿うように順次形成されている。
【００１０】
また、ホールは、第２絶縁膜、第２エッチングストッパ膜、および第１絶縁膜を貫通している。また、ホールの底面は、第１ストッパ膜の主表面よりも下に位置している。
【００１１】
上記の構成によれば、キャパシタが形成されるホールの底面が第２エッチングストッパ膜の主表面よりも上に位置する場合に比較して、半導体基板とメモリセル部配線部との間で半導体基板の主表面に対して垂直な方向に延びるホールの高さを極力高くすることができる。
【００１２】
その結果、キャパシタが形成されるホールの上部を半導体基板から離すことができない場合にも、そのホールの表面に沿って形成されるキャパシタ下部電極の表面積を極力大きくすることができる。したがって、前述の半導体装置によれば、キャパシタ容量を極力大きくすることができる。
【００１３】
本発明の他の局面の半導体装置は、半導体基板と、半導体基板の上方に半導体基板の主表面とほぼ平行に延びるように形成された第１絶縁膜とを備えている。
【００１４】
また、本発明の他の局面の半導体装置は、第１絶縁膜を半導体基板の主表面に対して垂直な方向に貫通する第１ホールと、第１の絶縁膜の上に形成された第２絶縁膜とを備えている。
【００１５】
また、本発明の他の局面の半導体装置は、第１ホールの開口よりも内側に位置し、第１絶縁膜を半導体基板の主表面に対して垂直な方向に貫通する第２ホールを備えている。
【００１６】
さらに、上述の構成において、キャパシタ下部電極が、第１ホールの内側面に沿ってその内側面の全面にわたって形成されている。
【００１７】
上記の構成によれば、第１ホールの上部を半導体基板の主表面からさらに離すことなく、第１ホール内においてキャパシタ下部電極の表面積を極力大きくすることができる。そのため、メモリセル部のキャパシタが形成されるホールの上部を半導体基板の主表面から離すことができない場合において、キャパシタ容量を極力大きくすることができる。
【００１８】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態の半導体装置を説明する。
【００１９】
（実施の形態１）
まず、図１を参照して、実施の形態１の半導体装置の構造を説明する。
【００２０】
本実施の形態の半導体装置は、半導体基板１００上にメモリセル部と非メモリセル部とが設けられている。また、メモリセル部の半導体基板１００内には、ボトムＮウエル２００が設けられている。また、ボトムＮウエル２００の上表面から半導体基板１００の主表面までの領域に、Ｐウエル３００が設けられている。
【００２１】
また、非メモリセル部の半導体基板１００内には、Ｐウエル４００が設けられている。また、半導体基板１００の主表面から所定の深さにかけて、素子分離絶縁膜１が設けられている。
【００２２】
また、Ｐウエル３００が形成されている領域内には、メモリセル部のトランジスタが設けられている。Ｐウエル４００が形成されている領域内には、非メモリセル部のトランジスタが設けられている。これらのトランジスタは、ゲート酸化膜２、ゲート電極３およびソース／ドレイン領域５，７により構成されている。
【００２３】
メモリセル部のゲート電極３の上には、エッチングマスクとしてのシリコン酸化膜４が設けられている。非メモリセル部のゲート電極３およびソース／ドレイン領域５，７の上には、低抵抗コバルトシリサイド膜１０が形成されている。また、ゲート電極３およびシリコン酸化膜４の側壁には、サイドウォール絶縁膜としてのシリコン窒化膜６が形成されている。
【００２４】
メモリセル部のゲート電極３全てを覆うように、シリコン酸化膜８が形成されている。また、シリコン酸化膜８の上側を覆うように、かつ非メモリセル部のゲート電極３を覆うように、エッチングストッパ膜としてのシリコン窒化膜１１が形成されている。シリコン窒化膜１１の上に絶縁膜としてのシリコン酸化膜１２が形成されている。また、メモリセル部のシリコン酸化膜１２の上には、エッチングストッパ膜としてのシリコン窒化膜１４が形成されている。また、シリコン窒化膜１４およびシリコン酸化膜１２を覆うように、シリコン酸化膜１５が形成されている。
【００２５】
半導体基板１００のメモリセル部には、半導体基板１００の主表面に対して垂直な方向に延びる円筒キャパシタ開口部１７ｂが形成されている。円筒キャパシタ開口部１７ｂは、シリコン酸化膜１５、シリコン窒化膜１４、およびシリコン酸化膜１２を貫通している。その円筒キャパシタ開口部１７ｂ内において、キャパシタ下部電極２１、キャパシタ誘電体膜５００およびキャパシタ上部電極２２が、円筒キャパシタ開口部１７ｂの表面に沿うように形成されている。また、円筒キャパシタ開口部１７ｂの底面は、シリコン窒化膜１１の主表面よりも下に位置している。
【００２６】
また、シリコン酸化膜１５の上には、シリコン酸化膜２３が形成されている。メモリセル部のソース／ドレイン領域５には、シリコン酸化膜１２、シリコン窒化膜１１およびシリコン酸化膜８を貫通するコンタクトホールが開口されている。そのコンタクトホールには、多結晶シリコンプラグ１３が埋め込まれている。また、多結晶シリコンプラグ１３の上側には、シリコン酸化膜２３、シリコン酸化膜１５およびシリコン窒化膜１４を貫通するホールが形成されている。そのコンタクトホール２４には、バリアメタル２５およびコンタクトプラグ２６が埋め込まれている。
【００２７】
また、非メモリセル部のソース／ドレイン領域５，７には、シリコン酸化膜２３、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１２、およびシリコン窒化膜１１を貫通するコンタクトホール２４が開口されている。そのコンタクトホール２４には、バリアメタル２５およびコンタクトプラグ２６が形成されている。
【００２８】
また、コンタクトプラグ２６からなるプラグそれぞれの上面には、別個独立して、上下から窒化チタン２７，２９に挟まれたアルミ配線層２８それぞれが電気的に接続されている。
【００２９】
上記の構成によれば、非メモリセル部のコンタクトホール２４は、アスペクト比が所定の値以下でなければ、そのコンタクトホール２４の形成そのものおよびそのコンタクトホール２４内の埋め込みが良好に行われない。そのため、コンタクトホール２４の高さは所定の値以下に制限される。したがって、メモリセル部では、半導体基板１００と窒化チタン２７，２９に挟まれたアルミ配線層２８との間の距離も制限される。
【００３０】
しかしながら、上記の構成によれば、円筒キャパシタ開口部１７ｂは、シリコン酸化膜１５、シリコン窒化膜１４、およびシリコン酸化膜１２を貫通するとともに、その円筒キャパシタ開口部１７ｂの底面は、シリコン窒化膜１１の主表面よりも下に位置している。そのため、その円筒キャパシタ開口部１７ｂの底面がシリコン窒化膜１４の主表面よりも上に位置している場合に比較して、半導体基板１００とメモリセル部の窒化チタン２７，２９に挟まれたアルミ配線層２８との間で半導体基板１００の主表面に対して垂直な方向に延びる円筒キャパシタ開口部１７ｂの高さを極力高くすることができる。その結果、その円筒キャパシタ開口部１７ｂの表面に沿って形成されるキャパシタ下部電極２１の表面積を極力大きくすることができる。したがって、キャパシタ容量を極力大きくすることができる。
【００３１】
次に、図２〜図１３を参照して、実施の形態１の半導体装置の製造方法を説明する。
【００３２】
本実施の形態の半導体装置に製造工程においては、一般的なＥＤＲＡＭ（Embedded Dynamic Random Access Memory）の製造工程が行われて図２に示す構造が得られる。その図２の構造が得られるまでの工程においては、まず、半導体基板１００の主表面から所定の深さにかけて、素子形成領域を分離するための素子分離絶縁膜１を形成する。その後、半導体基板１００のメモリセル部にボトムＮウエル２００を形成する。次に、ボトムＮウエル２００の上にＰウエル３００を形成する。
【００３３】
また、非メモリセル部の半導体基板１００内にＰウエル４００を形成する。次に、トランジスタのチャネル領域となる領域に不純物注入を行なう。その後、半導体基板１００の表面上にゲート酸化膜２を構成する酸化膜を形成する。
【００３４】
次に、その酸化膜の上にゲート電極３を構成する多結晶シリコン膜を形成する。多結晶シリコン膜の上にゲート電極３を形成するときにエッチングマスクとして用いられるＴＥＯＳ（Tetra Ethyl Ortho Silicate)からなるシリコン酸化膜４を形成する。
【００３５】
前述の酸化膜および多結晶シリコン膜を、シリコン酸化膜４をエッチングマスクとしてエッチングする。それにより、ゲート酸化膜２およびゲート電極３が形成される。その後、半導体基板１００の主表面から所定の深さにかけて不純物注入を行うことにより、ソース／ドレイン領域５を形成する。それにより、図２に示す構造が得られる。
【００３６】
次に、半導体基板１００、ゲート電極３、シリコン酸化膜４およびソース／ドレイン領域５を覆うようにシリコン窒化膜を形成する。このシリコン窒化膜を異方性エッチングすることにより、ゲート電極３およびシリコン酸化膜４の側壁部にサイドウォールスペーサとしてのシリコン窒化膜６を形成する。さらに、非メモリセル部のソース／ドレイン領域５に不純物注入を行なう。それにより、図３に示す構造が得られる。
【００３７】
次に、耐コバルトシリサイド化反応膜としてのアンドープトシリケートガラス膜（以下、「ＵＳＧ（Un-doped Silicate Grass)」という。）からなるシリコン酸化膜８をソース／ドレイン領域５、シリコン窒化膜６およびシリコン酸化膜４を覆うように形成する。
【００３８】
次に、シリコン酸化膜８の上に所定のレジストパターン９形成する。このレジストパターン９をマスクとしてエッチングを行なう。それにより、少なくとも非メモリセル部において、シリコン酸化膜８およびゲート電極３上のシリコン酸化膜４の除去を行なう。それにより、図４に示す構造が得られる。
【００３９】
次に、コバルトスパッタ法により非メモリセル部の半導体基板１上の全体を覆うようにコバルトを形成する。その後、ランプアニールなどの熱処理を行なう。それにより、非メモリセル部のソース／ドレイン領域５上およびゲート電極３上に低抵抗コバルトシリサイド膜１０が形成される。その結果、図５に示す構造が得られる。
【００４０】
その後、後にコンタクトホールを開口する工程で、非メモリセル部を保護するためのエッチングストッパ膜として機能するシリコン窒化膜１１を、半導体基板１００上の全体を覆うように形成する。シリコン窒化膜１１の上にＢＰＴＥＯＳ（Bro-Phospho Tetra Ethyl Ortho Silicate)またはＵＳＧからなるシリコン酸化膜１２を積層する。その後、熱処理またはＣＭＰ（Chemical Mechanical Polishing)法によって前述のシリコン酸化膜１２の表面を平坦化する。それにより、図６に示す構造が得られる。
【００４１】
次に、メモリセル部のゲート電極３同士の間に半導体基板１００の表面に達するコンタクトホールを形成する。そのコンタクトホールに多結晶シリコンを充填することにより、多結晶シリコンプラグ１３を形成する。それにより、図７に示す構造が得られる。
【００４２】
次に、メモリセル部のシリコン酸化膜１２の表面および多結晶シリコンプラグ１３の表面を覆うように、シリコン窒化膜１４を形成する。このシリコン窒化膜１４は、後のコンタクトホールを形成する工程においてエッチングストッパ膜として機能する。前述の工程の後、図８に示す構造が得られる。
【００４３】
次に、シリコン酸化膜１２およびシリコン窒化膜１４を覆うように、ＢＰＴＥＯＳ、ＵＳＧまたはＰＳＧ（Phospho-doped Silicate Grass)からなるシリコン酸化膜１５を積層する。その後、シリコン酸化膜１５の表面を平坦化する。次に、シリコン酸化膜１５の上にフォトレジストパターン１６を形成する。
【００４４】
このフォトレジストパターン１６をマスクとしてドライエッチングを行なう。それにより、シリコン酸化膜１５およびシリコン窒化膜１４およびシリコン酸化膜１２を貫通するとともに、シリコン窒化膜１１の主表面から所定の深さまでを除去するように、円筒キャパシタ開口部１７ｂを形成する。それにより、図９に示す構造が得られる。
【００４５】
ドライエッチング技術においてレジストに対するシリコン酸化膜またはシリコン窒化膜の選択比が向上することにより、図９に示す本構造を形成することが可能となる。
【００４６】
前述の円筒キャパシタ開口部１７ｂの表面上にキャパシタ下部電極２１となるリンがドープされた多結晶シリコン膜と何ら不純物がドープされていないアモルファスシリコン膜とを形成する。その後、アモルファスシリコン膜の表面処理を行なって表面積を増大させる。
【００４７】
次に、前述の円筒キャパシタ開口部１７ｂ内の多結晶シリコン膜およびアモルファスシリコン膜をフォトレジストで覆う。このフォトレジスト膜をマスクとして多結晶シリコン膜およびアモルファスシリコン膜を異方性エッチングする。それにより、円筒キャパシタ開口部１７ｂの表面にのみ多結晶シリコン膜およびアモルファスシリコン膜が残存する。この多結晶シリコン膜およびアモルファスシリコン膜がキャパシタ下部電極２１を構成する。このキャパシタ下部電極２１が形成された構造が図１０に示されている。
【００４８】
次に、キャパシタ下部電極２１およびシリコン酸化膜１５の表面上に、キャパシタ誘電体膜５００として機能する五酸化タンタルを形成する。次に、五酸化タンタルの上に、キャパシタ上部電極２２として機能する窒化チタンを含む膜を形成する。その後、フォトレジストを用いてパターニングすることにより、図１１に示す構造が得られる。その結果、キャパシタが完成する。
【００４９】
キャパシタ上部電極２２の上にプラズマＴＥＯＳまたはＵＳＧからなるシリコン酸化膜２３する。その後、シリコン酸化膜２３の表面をＣＭＰ研磨法により平坦化する。次に、メモリセル部の多結晶シリコンプラグ１３およびゲート電極（図示せず）およびキャパシタ上部電極２２（図示せず）ならびに非メモリセル部のソース／ドレイン領域５，７上の低抵抗コバルトシリサイド膜１０およびゲート電極（図示せず）に達するコンタクトホール２４を形成するする。それにより、図１２に示す構造が得られる。
【００５０】
このときのコンタクトホール２４を形成するためのエッチングは２回に分けて行われる。１回目のエッチングでは、メモリセル部のシリコン窒化膜１４および非メモリセル部のシリコン窒化膜１１それぞれの内部にコンタクトホール２４の底面が位置する段階でエッチングを終了する。２回目のエッチングでは、コンタクトホール２４がシリコン窒化膜１４およびシリコン窒化膜１１それぞれを貫通し、多結晶シリコンプラグ１３の表面およびソース／ドレイン領域５，７上の低抵抗コバルトシリサイド膜１０の表面が露出する。
【００５１】
その後、コンタクトホール２４内にバリアメタル２５としての窒化チタンおよびコンタクトプラグ２６としてのタングステンを順次充填する。それにより、図１３に示す構造が得られる。その後、タングステンの上表面に接するように窒化チタン２７，２９により上下から挟まれたアルミ配線層２８を形成する。それにより、図１に示す構造が得られる。
【００５２】
上記の本実施の形態の半導体装置の製造方法によれば、非メモリセル部のコンタクトプラグ２５の高さＢを高くすることなく、キャパシタ下部電極２１の高さをＡ+分だけ高くすることが可能である。その結果、キャパシタ容量が増加する。したがって、半導体装置のリフレッシュ特性およびソフトエラー耐性が向上する。
【００５３】
また、上記のような本実施の形態の半導体装置によれば、抜き円筒キャパシタ開口部１７ｂの形成プロセスにおいて、次のような効果がある。従来においては、図９に示すフォトレジストパターン１６をマスクとしてシリコン酸化膜１５に開口を形成した後に、フォトレジストパターン１６を除去し、その後、シリコン酸化膜１５をマスクとしてシリコン窒化膜１４を除去していたため工程が煩雑であった。しかしながら、本実施の形態の半導体装置の製造方法によれば、図９に示すように、フォトレジストをマスクとしてシリコン窒化膜１１、シリコン酸化膜１２、シリコン窒化膜１４、シリコン酸化膜１５および多結晶シリコンプラグ１３を一気に除去するため、工程数の大幅な削減が可能となる。
【００５４】
（実施の形態２）
まず、図１４を用いて実施の形態２の半導体装置の構造を説明する。
【００５５】
本実施の形態の半導体装置の構造は、図１に示す実施の形態１の構造とほぼ同様の構造である。しかしながら、本実施の形態の半導体装置の構造は、図１４に示すように、キャパシタ下部電極２１に接続された多結晶シリコンプラグ１３が、シリコン窒化膜１１を貫通して、シリコン窒化膜１１の表面よりも上側に突出していることが、図１を用いて示す実施の形態１の半導体装置の構造と異なっている。
【００５６】
上記本実施の形態の半導体装置の構造によれば、実施の形態１の半導体装置の構造に比較して、キャパシタ下部電極２１に接続された多結晶シリコンプラグ１３がシリコン窒化膜１１の表面から上側に突出している分だけ、キャパシタ下部電極２１の表面積を大きくすることができる。その結果、本実施の形態の半導体装置の構造によれば、実施の形態１の半導体装置の構造よりも、キャパシタ容量をより大きくすることができる。
【００５７】
次に、図１５〜図１９を用いて実施の形態２の半導体装置の製造方法を説明する。なお、本実施の形態の半導体装置の製造方法においては、図８に至る構造を製造するまでの過程は、実施の形態１の半導体装置と同様の過程を経る。
【００５８】
次に、シリコン酸化膜１２およびシリコン窒化膜１４を覆うように、ＢＰＴＥＯＳ、ＵＳＧまたはＰＳＧからなるシリコン酸化膜１５を積層する。その後、シリコン酸化膜１５の表面を平坦化する。次に、シリコン酸化膜１５の上にフォトレジストパターン１６を形成する。
【００５９】
このフォトレジストパターン１６をマスクとしてドライエッチングを行なう。それにより、シリコン酸化膜１５およびシリコン窒化膜１４およびシリコン酸化膜１２を貫通するとともに、シリコン窒化膜１１の主表面から所定の深さまでを除去するように、円筒キャパシタ開口部１７ｃを形成する。それにより、図１５に示す構造が得られる。
【００６０】
本実施の形態の製造方法は、図１５に示すように、円筒キャパシタ開口部１７ｃが形成されたときに、多結晶シリコンプラグ１３が円筒キャパシタ開口部１７ｃの底面から上側に突出していることが、実施の形態１の半導体装置の製造方法とは異なっている。そのため、本実施の形態の半導体装置のキャパシタ容量が実施の形態１の半導体装置のキャパシタ容量よりもさらに増加している。なお、前述の工程では、シリコン酸化膜およびシリコン窒化膜のみをエッチングし、多結晶シリコンプラグ１３をエッチングしないようなエッチャントを使用するのである。
【００６１】
次に、前述の円筒キャパシタ開口部１７ｃの表面上にキャパシタ下部電極となるリンがドープされた多結晶シリコン膜と何ら不純物がドープされていないアモルファスシリコン膜とを形成する。その後、アモルファスシリコン膜の表面処理を行なって表面積を増大させる。次に、前述の円筒キャパシタ開口部１７ｃ内の、多結晶シリコン膜およびアモルファスシリコン膜をフォトレジストで覆う。
【００６２】
このフォトレジスト膜をマスクとして多結晶シリコン膜およびアモルファスシリコン膜を異方性エッチングする。それにより、円筒キャパシタ開口部１７ｃの表面にのみ多結晶シリコン膜およびアモルファスシリコン膜が残存する。この多結晶シリコン膜およびアモルファスシリコン膜がキャパシタ下部電極２１を構成する。このキャパシタ下部電極２１が形成された構造が図１６に示されている。
【００６３】
次に、キャパシタ下部電極２１およびシリコン酸化膜１５の表面上に、キャパシタ誘電体膜５００として機能する五酸化タンタルを形成する。次に、五酸化タンタルの上に、キャパシタ上部電極２２として機能する窒化チタンを含む膜を形成する。その後、フォトレジストを用いてパターニングすることにより、図１７に示す構造が得られる。その結果、キャパシタが完成する。
【００６４】
次に、キャパシタ上部電極２２を覆うように、シリコン酸化膜１５の上にプラズマＴＥＯＳからなるシリコン酸化膜２３する。その後、シリコン酸化膜２３の表面をＣＭＰ研磨法により平坦化する。次に、メモリセル部の多結晶シリコンプラグ１３およびゲート電極（図示せず）ならびに非メモリセル部の低抵抗コバルトシリサイド膜１０およびゲート電極（図示せず）に達するコンタクトホール２４を形成するする。それにより、図１８に示す構造が得られる。
【００６５】
このときのコンタクトホール２４を形成するためのエッチングは２回に分けて行われる。１回目のエッチングでは、メモリセル部のシリコン窒化膜１４および非メモリセル部のシリコン窒化膜１１それぞれの内部にコンタクトホール２４の底面が位置する段階でエッチングを終了する。２回目のエッチングでは、コンタクトホール２４がシリコン窒化膜１４およびシリコン窒化膜１１それぞれを貫通し、多結晶シリコンプラグ１３の表面および低抵抗コバルトシリサイド膜１０の表面が露出する。
【００６６】
その後、コンタクトホール２４内にバリアメタル２５としての窒化チタンおよびコンタクトプラグ２６としてのタングステンを順次充填する。それにより、図１９に示す構造が得られる。
【００６７】
その後、コンタクトプラグ２５の上表面に接するように窒化チタン２７，２９により上下から挟まれたアルミ配線層２８を形成する。それにより、図１４に示す構造が得られる。
【００６８】
上記の本発明の半導体装置の製造方法によれば、図１４に示す非メモリセル部のコンタクトプラグ２５の高さＢを高くすることなく、キャパシタ下部電極２１の高さをＡ+分だけ高くすることが可能である。さらに、上記の本発明の半導体装置の製造方法によれば、多結晶シリコンプラグ１３がシリコン窒化膜１１に対して突出しているため、実施の形態１に比較して、キャパシタ下部電極２１の表面積が増加する。その結果、キャパシタ容量が増加する。したがって、半導体装置のリフレッシュ特性およびソフトエラー耐性が向上する。
【００６９】
また、上記のような本実施の形態の半導体装置によれば、図１５に示す抜き円筒キャパシタ開口部１７ｃの形成プロセスにおいて、次のような効果がある。従来においては、フォトレジストパターン１６をマスクとしてシリコン酸化膜１５を開口した後に、フォトレジストパターン１６を除去し、その後、シリコン酸化膜１５をマスクにシリコン窒化膜１４を除去していたため工程が煩雑であった。しかしながら、本実施の形態の半導体装置の製造方法によれば、図１５に示すように、フォトレジストをマスクとしてシリコン窒化膜１１、シリコン窒化膜１４およびシリコン酸化膜１５を一気に除去するため、工程数の大幅な削減が可能となる。
【００７０】
（実施の形態３）
まず、図２０を用いて実施の形態３の半導体装置の構造を説明する。
【００７１】
本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造または図１４に示す実施の形態２の半導体装置の構造とほぼ同様の構造である。しかしながら、本実施の形態の半導体装置の構造は、図２０に示すように、次に示す部分が、図１を用いて示す実施の形態１の半導体装置の構造または図１４を用いて示す実施の形態２の構造と異なっている。
【００７２】
本実施の形態の半導体装置の構造は、図２０に示すように、シリコン酸化膜１５とシリコン酸化膜２３との間に、不純物がドープされていないシリコン酸化膜３０が設けられている。このシリコン酸化膜３０は、シリコン窒化膜であってもよい。
【００７３】
また、円筒キャパシタ開口部１７ｄは、実施の形態１の円筒キャパシタ開口部１７ｂまたは実施の形態２の円筒キャパシタ開口部１７ｃに比較して、シリコン酸化膜１２およびシリコン酸化膜１５の側面が外側に広がった位置にある。つまり、本実施の形態の円筒キャパシタ開口部１７ｄは、シリコン酸化膜１２およびシリコン酸化膜１５の側面よりも、シリコン窒化膜１１，１４およびシリコン酸化膜３０またはシリコン窒化膜の側面が、内側に位置している。
【００７４】
また、キャパシタ下部電極２１は、円筒キャパシタ開口部１７ｄの内側面に沿ってその内側面の全面にわたって形成されている。
【００７５】
上記の構成によれば、円筒キャパシタ開口部１７ｄの上部を半導体基板１００の主表面からより離すことなく、円筒キャパシタ開口部１７ｄ内においてキャパシタ下部電極２１の表面積を極力大きくすることができる。そのため、メモリセル部のキャパシタが形成される円筒キャパシタ開口部１７ｄの上面を上側方向に位置させることができない場合において、キャパシタ容量を極力大きくすることができる。
【００７６】
次に、図２１〜図２３を用いて実施の形態３の半導体装置の製造方法を説明する。なお、本実施の形態の半導体装置の製造方法においては、図８に至る構造を製造するまでの過程は、実施の形態１および２の半導体装置と同様の過程を経る。
【００７７】
次に、シリコン酸化膜１２およびシリコン窒化膜１４を覆うように、ＢＰＴＥＯＳまたはＵＳＧからなるシリコン酸化膜１５を積層する。その後、シリコン酸化膜１５の表面を平坦化する。次に、シリコン酸化膜１５の上にＵＳＧからなるシリコン酸化膜３０を形成する。その後、シリコン酸化膜３０の上にフォトレジストパターン１６を形成する。
【００７８】
このフォトレジストパターン１６をマスクとしてドライエッチングを行なう。それにより、シリコン酸化膜３０、シリコン酸化膜１５、シリコン窒化膜１４およびシリコン酸化膜１２を貫通するとともに、シリコン窒化膜１１の表面から所定の深さまでを除去するように、円筒キャパシタ開口部１７ｄを形成する。それにより、図２１に示す構造が得られる。
【００７９】
なお、ドライエッチング技術において、レジストに対するシリコン酸化膜またはシリコン窒化膜の選択比が向上すれば、図２１に示す本構造を形成することが可能となる。
【００８０】
さらに、フォトレジストパターン１６をマスクとしてフッ酸処理を行なう。それにより、フッ酸に対するエッチング速度の比が高いＢＰＴＥＯＳまたはＰＳＧからなるシリコン酸化膜１２，１５が、フッ酸に対するエッチング速度が低いＵＳＧからなるシリコン酸化膜３０およびシリコン窒化膜１１，１４に比較して、大きくエッチングされる。したがって、図２２に示すように、半導体基板１の主表面に平行な方向において、シリコン酸化膜１２，１５の側壁は、シリコン酸化膜３０およびシリコン窒化膜１１，１４の側壁よりも外側に位置するようになる。
【００８１】
前述の円筒キャパシタ開口部１７ｄの表面上にキャパシタ下部電極２１となるリンがドープされた多結晶シリコン膜と何ら不純物がドープされていないアモルファスシリコン膜とを形成する。その後、アモルファスシリコン膜の表面処理を行なって表面積を増大させる。
【００８２】
次に、前述の円筒キャパシタ開口部１７ｄをフォトレジストで覆う。このフォトレジスト膜をマスクとして多結晶シリコン膜およびアモルファスシリコン膜を異方性エッチングする。それにより、円筒キャパシタ開口部１７ｄの表面にのみ多結晶シリコン膜およびアモルファスシリコン膜が残存する。この多結晶シリコン膜およびアモルファスシリコン膜がキャパシタ下部電極２１を構成する。このキャパシタ下部電極２１が形成された構造が図２３に示されている。
【００８３】
このとき、ＵＳＧからなるシリコン酸化膜３０の突出し部の遮蔽効果により、キャパシタ下部電極２１の後退量Ｃはシリコン酸化膜３０の膜厚で規定されることになる。したがって、シリコン酸化膜３０の膜厚を極力薄くすることにより、キャパシタ下部電極２１の後退量Ｃを最小限に食い止めることが可能となる。
【００８４】
次に、キャパシタ下部電極２１およびシリコン酸化膜１５の表面上に、キャパシタ誘電体膜５００として機能する五酸化タンタルを形成する。次に、五酸化タンタルの上に、キャパシタ上部電極２２として機能する窒化チタンを含む膜を形成する。その後、フォトレジストを用いてパターニングすることにより、図２４に示す構造が得られる。その結果、キャパシタが完成する。
【００８５】
キャパシタ上部電極２２の上にプラズマＴＥＯＳからなるシリコン酸化膜２３する。その後、シリコン酸化膜２３の表面をＣＭＰ研磨法により平坦化する。次に、メモリセル部の多結晶シリコンプラグ１３およびゲート電極（図示せず）ならびに非メモリセル部の低抵抗コバルトシリサイド膜１０およびゲート電極（図示せず）に達するコンタクトホール２４を形成する。
【００８６】
このときのコンタクトホール２４を形成するためのエッチングは２回に分けて行われる。１回目のエッチングでは、メモリセル部のシリコン窒化膜１４および非メモリセル部のシリコン窒化膜１１それぞれの内部にコンタクトホール２４の底面が位置する段階でエッチングを終了する。２回目のエッチングでは、コンタクトホール２４がシリコン窒化膜１４およびシリコン窒化膜１１それぞれを貫通し、多結晶シリコンプラグ１３の表面および低抵抗コバルトシリサイド膜１０の表面が露出する。
【００８７】
その後、コンタクトホール２４内にバリアメタル２５としての窒化チタンおよびコンタクトプラグ２６としてのタングステンを順次充填する。その後、コンタクトプラグ２５の上表面に接するように窒化チタン２７，２９により上下から挟まれたアルミ配線層２８を形成する。それにより、図２０に示す構造が得られる。
【００８８】
上記の本発明の半導体装置の製造方法によれば、非メモリセル部のコンタクトプラグ２５の高さＢを高くすることなく、キャパシタ下部電極２１の高さをＡ+分だけ高くすることが可能である。その結果、キャパシタ容量が増加する。したがって、半導体装置のリフレッシュ特性およびソフトエラー耐性が向上する。
【００８９】
また、上記のような本実施の形態の半導体装置の製造方法によれば、図２２に示す抜き円筒キャパシタ開口部１７ｄの形成プロセスにおいて、次のような効果がある。従来においては、フォトレジストパターン１６をマスクとしてシリコン酸化膜１５を開口後に、フォトレジストパターン１６を除去し、その後、シリコン酸化膜１５をマスクにシリコン窒化膜１４を除去していたため工程が煩雑であった。しかしながら、本実施の形態の半導体装置の製造方法によれば、図１５に示すように、フォトレジストをマスクとしてシリコン窒化膜１１、シリコン窒化膜１４、シリコン酸化膜１５および多結晶シリコンプラグ１３を一気に除去するため、工程数の大幅な削減が可能となる。
【００９０】
また、シリコン酸化膜３０の膜厚を薄く設定することにより、キャパシタ下部電極２１の後退量Ｃを従来のキャパシタ下部電極の後退量に比べて減少させることが可能である。なお、前述の後退量を減少させる効果は、シリコン酸化膜３０の代わりにシリコン窒化膜を用いた場合にも得られる。
【００９１】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９２】
【発明の効果】
本発明の半導体装置によれば、メモリセル部のキャパシタが形成されるホールの高さを所定の値以上半導体基板の主表面から離すことができない場合においても、リフレッシュ特性およびソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置の構造を説明するための図である。
【図２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態２の半導体装置の構造を説明するための図である。
【図１５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２０】実施の形態３の半導体装置の構造を説明するための図である。
【図２１】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態３の半導体装置の製造方法を説明するための図である。
【符号の説明】
１ 素子分離酸化膜、２ ゲート酸化膜、３ ゲート電極、４ シリコン酸化膜、５，７ ソース／ドレイン領域、６ シリコン窒化膜、８ シリコン酸化膜、９ フォトレジストパターン、１０ コバルトシリサイド膜、１１ シリコン窒化膜、１２ シリコン酸化膜、１３ 多結晶シリコンプラグ、１４ シリコン窒化膜、１５ シリコン酸化膜、１６ フォトレジストパターン、１７ｂ，１７ｃ，１７ｄ 抜き円筒キャパシタ開口部、２１ キャパシタ下部電極、２２ キャパシタ上部電極、２３ シリコン酸化膜、２４ コンタクトホール、２５ バリアメタル、２６ コンタクトプラグ、２７ 窒化チタン、２８ アルミ配線、２９ 窒化チタン、３０ シリコン酸化膜、Ａ，Ａ+ キャパシタの高さ、Ｂ 非メモリセル部のコンタクトホール高さ、Ｃ 後退量。
【発明の属する技術分野】
本発明は、キャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置には、トランジスタの上側において、半導体基板の主表面に対して垂直に延びるホールの表面に沿うようにキャパシタが形成されているものがある。このキャパシタにおいては、トランジスタの上方に積層された多層の絶縁膜を貫通するように、前述のホールが設けられているものがある。
【０００３】
【特許文献１】
特開２００１−１９６５５３号公報
【０００４】
【発明が解決しようとする課題】
従来のキャパシタの構造では、メモリセル部のキャパシタが形成されるホール上部の位置を半導体基板の主表面から離すことができない場合がある。その場合には、キャパシタ容量を大きくすることができない。そのため、半導体装置のリフレッシュ特性およびソフトエラー耐性を向上させることができない。
【０００５】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、メモリセル部のキャパシタが形成されるホールの上部の位置を半導体基板の主表面から離すことができない場合においても、リフレッシュ特性およびソフトエラー耐性を向上させることが可能な半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明の一の局面の半導体装置は、半導体基板上に設けられたトランジスタと、トランジスタを覆うように形成された第１エッチングストッパ膜と、第１エッチングストッパ膜上に形成された第１絶縁膜とを備えている。
【０００７】
また、本発明の一の局面の半導体装置は、第１絶縁膜の上にトランジスタを覆うように形成された第２エッチングストッパ膜と、第２エッチングストッパ膜上に形成された第２絶縁膜とを備えている。
【０００８】
また、本発明の一の局面の半導体装置は、第２絶縁膜の上方において、トランジスタに電気的に接続されたキャパシタとを備えている。
【０００９】
また、キャパシタは、半導体基板の主表面に対して垂直な方向に延びるホール内において、下部電極、誘電体膜および上部電極が、ホールの表面に沿うように順次形成されている。
【００１０】
また、ホールは、第２絶縁膜、第２エッチングストッパ膜、および第１絶縁膜を貫通している。また、ホールの底面は、第１ストッパ膜の主表面よりも下に位置している。
【００１１】
上記の構成によれば、キャパシタが形成されるホールの底面が第２エッチングストッパ膜の主表面よりも上に位置する場合に比較して、半導体基板とメモリセル部配線部との間で半導体基板の主表面に対して垂直な方向に延びるホールの高さを極力高くすることができる。
【００１２】
その結果、キャパシタが形成されるホールの上部を半導体基板から離すことができない場合にも、そのホールの表面に沿って形成されるキャパシタ下部電極の表面積を極力大きくすることができる。したがって、前述の半導体装置によれば、キャパシタ容量を極力大きくすることができる。
【００１３】
本発明の他の局面の半導体装置は、半導体基板と、半導体基板の上方に半導体基板の主表面とほぼ平行に延びるように形成された第１絶縁膜とを備えている。
【００１４】
また、本発明の他の局面の半導体装置は、第１絶縁膜を半導体基板の主表面に対して垂直な方向に貫通する第１ホールと、第１の絶縁膜の上に形成された第２絶縁膜とを備えている。
【００１５】
また、本発明の他の局面の半導体装置は、第１ホールの開口よりも内側に位置し、第１絶縁膜を半導体基板の主表面に対して垂直な方向に貫通する第２ホールを備えている。
【００１６】
さらに、上述の構成において、キャパシタ下部電極が、第１ホールの内側面に沿ってその内側面の全面にわたって形成されている。
【００１７】
上記の構成によれば、第１ホールの上部を半導体基板の主表面からさらに離すことなく、第１ホール内においてキャパシタ下部電極の表面積を極力大きくすることができる。そのため、メモリセル部のキャパシタが形成されるホールの上部を半導体基板の主表面から離すことができない場合において、キャパシタ容量を極力大きくすることができる。
【００１８】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態の半導体装置を説明する。
【００１９】
（実施の形態１）
まず、図１を参照して、実施の形態１の半導体装置の構造を説明する。
【００２０】
本実施の形態の半導体装置は、半導体基板１００上にメモリセル部と非メモリセル部とが設けられている。また、メモリセル部の半導体基板１００内には、ボトムＮウエル２００が設けられている。また、ボトムＮウエル２００の上表面から半導体基板１００の主表面までの領域に、Ｐウエル３００が設けられている。
【００２１】
また、非メモリセル部の半導体基板１００内には、Ｐウエル４００が設けられている。また、半導体基板１００の主表面から所定の深さにかけて、素子分離絶縁膜１が設けられている。
【００２２】
また、Ｐウエル３００が形成されている領域内には、メモリセル部のトランジスタが設けられている。Ｐウエル４００が形成されている領域内には、非メモリセル部のトランジスタが設けられている。これらのトランジスタは、ゲート酸化膜２、ゲート電極３およびソース／ドレイン領域５，７により構成されている。
【００２３】
メモリセル部のゲート電極３の上には、エッチングマスクとしてのシリコン酸化膜４が設けられている。非メモリセル部のゲート電極３およびソース／ドレイン領域５，７の上には、低抵抗コバルトシリサイド膜１０が形成されている。また、ゲート電極３およびシリコン酸化膜４の側壁には、サイドウォール絶縁膜としてのシリコン窒化膜６が形成されている。
【００２４】
メモリセル部のゲート電極３全てを覆うように、シリコン酸化膜８が形成されている。また、シリコン酸化膜８の上側を覆うように、かつ非メモリセル部のゲート電極３を覆うように、エッチングストッパ膜としてのシリコン窒化膜１１が形成されている。シリコン窒化膜１１の上に絶縁膜としてのシリコン酸化膜１２が形成されている。また、メモリセル部のシリコン酸化膜１２の上には、エッチングストッパ膜としてのシリコン窒化膜１４が形成されている。また、シリコン窒化膜１４およびシリコン酸化膜１２を覆うように、シリコン酸化膜１５が形成されている。
【００２５】
半導体基板１００のメモリセル部には、半導体基板１００の主表面に対して垂直な方向に延びる円筒キャパシタ開口部１７ｂが形成されている。円筒キャパシタ開口部１７ｂは、シリコン酸化膜１５、シリコン窒化膜１４、およびシリコン酸化膜１２を貫通している。その円筒キャパシタ開口部１７ｂ内において、キャパシタ下部電極２１、キャパシタ誘電体膜５００およびキャパシタ上部電極２２が、円筒キャパシタ開口部１７ｂの表面に沿うように形成されている。また、円筒キャパシタ開口部１７ｂの底面は、シリコン窒化膜１１の主表面よりも下に位置している。
【００２６】
また、シリコン酸化膜１５の上には、シリコン酸化膜２３が形成されている。メモリセル部のソース／ドレイン領域５には、シリコン酸化膜１２、シリコン窒化膜１１およびシリコン酸化膜８を貫通するコンタクトホールが開口されている。そのコンタクトホールには、多結晶シリコンプラグ１３が埋め込まれている。また、多結晶シリコンプラグ１３の上側には、シリコン酸化膜２３、シリコン酸化膜１５およびシリコン窒化膜１４を貫通するホールが形成されている。そのコンタクトホール２４には、バリアメタル２５およびコンタクトプラグ２６が埋め込まれている。
【００２７】
また、非メモリセル部のソース／ドレイン領域５，７には、シリコン酸化膜２３、シリコン酸化膜１５、シリコン窒化膜１４、シリコン酸化膜１２、およびシリコン窒化膜１１を貫通するコンタクトホール２４が開口されている。そのコンタクトホール２４には、バリアメタル２５およびコンタクトプラグ２６が形成されている。
【００２８】
また、コンタクトプラグ２６からなるプラグそれぞれの上面には、別個独立して、上下から窒化チタン２７，２９に挟まれたアルミ配線層２８それぞれが電気的に接続されている。
【００２９】
上記の構成によれば、非メモリセル部のコンタクトホール２４は、アスペクト比が所定の値以下でなければ、そのコンタクトホール２４の形成そのものおよびそのコンタクトホール２４内の埋め込みが良好に行われない。そのため、コンタクトホール２４の高さは所定の値以下に制限される。したがって、メモリセル部では、半導体基板１００と窒化チタン２７，２９に挟まれたアルミ配線層２８との間の距離も制限される。
【００３０】
しかしながら、上記の構成によれば、円筒キャパシタ開口部１７ｂは、シリコン酸化膜１５、シリコン窒化膜１４、およびシリコン酸化膜１２を貫通するとともに、その円筒キャパシタ開口部１７ｂの底面は、シリコン窒化膜１１の主表面よりも下に位置している。そのため、その円筒キャパシタ開口部１７ｂの底面がシリコン窒化膜１４の主表面よりも上に位置している場合に比較して、半導体基板１００とメモリセル部の窒化チタン２７，２９に挟まれたアルミ配線層２８との間で半導体基板１００の主表面に対して垂直な方向に延びる円筒キャパシタ開口部１７ｂの高さを極力高くすることができる。その結果、その円筒キャパシタ開口部１７ｂの表面に沿って形成されるキャパシタ下部電極２１の表面積を極力大きくすることができる。したがって、キャパシタ容量を極力大きくすることができる。
【００３１】
次に、図２〜図１３を参照して、実施の形態１の半導体装置の製造方法を説明する。
【００３２】
本実施の形態の半導体装置に製造工程においては、一般的なＥＤＲＡＭ（Embedded Dynamic Random Access Memory）の製造工程が行われて図２に示す構造が得られる。その図２の構造が得られるまでの工程においては、まず、半導体基板１００の主表面から所定の深さにかけて、素子形成領域を分離するための素子分離絶縁膜１を形成する。その後、半導体基板１００のメモリセル部にボトムＮウエル２００を形成する。次に、ボトムＮウエル２００の上にＰウエル３００を形成する。
【００３３】
また、非メモリセル部の半導体基板１００内にＰウエル４００を形成する。次に、トランジスタのチャネル領域となる領域に不純物注入を行なう。その後、半導体基板１００の表面上にゲート酸化膜２を構成する酸化膜を形成する。
【００３４】
次に、その酸化膜の上にゲート電極３を構成する多結晶シリコン膜を形成する。多結晶シリコン膜の上にゲート電極３を形成するときにエッチングマスクとして用いられるＴＥＯＳ（Tetra Ethyl Ortho Silicate)からなるシリコン酸化膜４を形成する。
【００３５】
前述の酸化膜および多結晶シリコン膜を、シリコン酸化膜４をエッチングマスクとしてエッチングする。それにより、ゲート酸化膜２およびゲート電極３が形成される。その後、半導体基板１００の主表面から所定の深さにかけて不純物注入を行うことにより、ソース／ドレイン領域５を形成する。それにより、図２に示す構造が得られる。
【００３６】
次に、半導体基板１００、ゲート電極３、シリコン酸化膜４およびソース／ドレイン領域５を覆うようにシリコン窒化膜を形成する。このシリコン窒化膜を異方性エッチングすることにより、ゲート電極３およびシリコン酸化膜４の側壁部にサイドウォールスペーサとしてのシリコン窒化膜６を形成する。さらに、非メモリセル部のソース／ドレイン領域５に不純物注入を行なう。それにより、図３に示す構造が得られる。
【００３７】
次に、耐コバルトシリサイド化反応膜としてのアンドープトシリケートガラス膜（以下、「ＵＳＧ（Un-doped Silicate Grass)」という。）からなるシリコン酸化膜８をソース／ドレイン領域５、シリコン窒化膜６およびシリコン酸化膜４を覆うように形成する。
【００３８】
次に、シリコン酸化膜８の上に所定のレジストパターン９形成する。このレジストパターン９をマスクとしてエッチングを行なう。それにより、少なくとも非メモリセル部において、シリコン酸化膜８およびゲート電極３上のシリコン酸化膜４の除去を行なう。それにより、図４に示す構造が得られる。
【００３９】
次に、コバルトスパッタ法により非メモリセル部の半導体基板１上の全体を覆うようにコバルトを形成する。その後、ランプアニールなどの熱処理を行なう。それにより、非メモリセル部のソース／ドレイン領域５上およびゲート電極３上に低抵抗コバルトシリサイド膜１０が形成される。その結果、図５に示す構造が得られる。
【００４０】
その後、後にコンタクトホールを開口する工程で、非メモリセル部を保護するためのエッチングストッパ膜として機能するシリコン窒化膜１１を、半導体基板１００上の全体を覆うように形成する。シリコン窒化膜１１の上にＢＰＴＥＯＳ（Bro-Phospho Tetra Ethyl Ortho Silicate)またはＵＳＧからなるシリコン酸化膜１２を積層する。その後、熱処理またはＣＭＰ（Chemical Mechanical Polishing)法によって前述のシリコン酸化膜１２の表面を平坦化する。それにより、図６に示す構造が得られる。
【００４１】
次に、メモリセル部のゲート電極３同士の間に半導体基板１００の表面に達するコンタクトホールを形成する。そのコンタクトホールに多結晶シリコンを充填することにより、多結晶シリコンプラグ１３を形成する。それにより、図７に示す構造が得られる。
【００４２】
次に、メモリセル部のシリコン酸化膜１２の表面および多結晶シリコンプラグ１３の表面を覆うように、シリコン窒化膜１４を形成する。このシリコン窒化膜１４は、後のコンタクトホールを形成する工程においてエッチングストッパ膜として機能する。前述の工程の後、図８に示す構造が得られる。
【００４３】
次に、シリコン酸化膜１２およびシリコン窒化膜１４を覆うように、ＢＰＴＥＯＳ、ＵＳＧまたはＰＳＧ（Phospho-doped Silicate Grass)からなるシリコン酸化膜１５を積層する。その後、シリコン酸化膜１５の表面を平坦化する。次に、シリコン酸化膜１５の上にフォトレジストパターン１６を形成する。
【００４４】
このフォトレジストパターン１６をマスクとしてドライエッチングを行なう。それにより、シリコン酸化膜１５およびシリコン窒化膜１４およびシリコン酸化膜１２を貫通するとともに、シリコン窒化膜１１の主表面から所定の深さまでを除去するように、円筒キャパシタ開口部１７ｂを形成する。それにより、図９に示す構造が得られる。
【００４５】
ドライエッチング技術においてレジストに対するシリコン酸化膜またはシリコン窒化膜の選択比が向上することにより、図９に示す本構造を形成することが可能となる。
【００４６】
前述の円筒キャパシタ開口部１７ｂの表面上にキャパシタ下部電極２１となるリンがドープされた多結晶シリコン膜と何ら不純物がドープされていないアモルファスシリコン膜とを形成する。その後、アモルファスシリコン膜の表面処理を行なって表面積を増大させる。
【００４７】
次に、前述の円筒キャパシタ開口部１７ｂ内の多結晶シリコン膜およびアモルファスシリコン膜をフォトレジストで覆う。このフォトレジスト膜をマスクとして多結晶シリコン膜およびアモルファスシリコン膜を異方性エッチングする。それにより、円筒キャパシタ開口部１７ｂの表面にのみ多結晶シリコン膜およびアモルファスシリコン膜が残存する。この多結晶シリコン膜およびアモルファスシリコン膜がキャパシタ下部電極２１を構成する。このキャパシタ下部電極２１が形成された構造が図１０に示されている。
【００４８】
次に、キャパシタ下部電極２１およびシリコン酸化膜１５の表面上に、キャパシタ誘電体膜５００として機能する五酸化タンタルを形成する。次に、五酸化タンタルの上に、キャパシタ上部電極２２として機能する窒化チタンを含む膜を形成する。その後、フォトレジストを用いてパターニングすることにより、図１１に示す構造が得られる。その結果、キャパシタが完成する。
【００４９】
キャパシタ上部電極２２の上にプラズマＴＥＯＳまたはＵＳＧからなるシリコン酸化膜２３する。その後、シリコン酸化膜２３の表面をＣＭＰ研磨法により平坦化する。次に、メモリセル部の多結晶シリコンプラグ１３およびゲート電極（図示せず）およびキャパシタ上部電極２２（図示せず）ならびに非メモリセル部のソース／ドレイン領域５，７上の低抵抗コバルトシリサイド膜１０およびゲート電極（図示せず）に達するコンタクトホール２４を形成するする。それにより、図１２に示す構造が得られる。
【００５０】
このときのコンタクトホール２４を形成するためのエッチングは２回に分けて行われる。１回目のエッチングでは、メモリセル部のシリコン窒化膜１４および非メモリセル部のシリコン窒化膜１１それぞれの内部にコンタクトホール２４の底面が位置する段階でエッチングを終了する。２回目のエッチングでは、コンタクトホール２４がシリコン窒化膜１４およびシリコン窒化膜１１それぞれを貫通し、多結晶シリコンプラグ１３の表面およびソース／ドレイン領域５，７上の低抵抗コバルトシリサイド膜１０の表面が露出する。
【００５１】
その後、コンタクトホール２４内にバリアメタル２５としての窒化チタンおよびコンタクトプラグ２６としてのタングステンを順次充填する。それにより、図１３に示す構造が得られる。その後、タングステンの上表面に接するように窒化チタン２７，２９により上下から挟まれたアルミ配線層２８を形成する。それにより、図１に示す構造が得られる。
【００５２】
上記の本実施の形態の半導体装置の製造方法によれば、非メモリセル部のコンタクトプラグ２５の高さＢを高くすることなく、キャパシタ下部電極２１の高さをＡ+分だけ高くすることが可能である。その結果、キャパシタ容量が増加する。したがって、半導体装置のリフレッシュ特性およびソフトエラー耐性が向上する。
【００５３】
また、上記のような本実施の形態の半導体装置によれば、抜き円筒キャパシタ開口部１７ｂの形成プロセスにおいて、次のような効果がある。従来においては、図９に示すフォトレジストパターン１６をマスクとしてシリコン酸化膜１５に開口を形成した後に、フォトレジストパターン１６を除去し、その後、シリコン酸化膜１５をマスクとしてシリコン窒化膜１４を除去していたため工程が煩雑であった。しかしながら、本実施の形態の半導体装置の製造方法によれば、図９に示すように、フォトレジストをマスクとしてシリコン窒化膜１１、シリコン酸化膜１２、シリコン窒化膜１４、シリコン酸化膜１５および多結晶シリコンプラグ１３を一気に除去するため、工程数の大幅な削減が可能となる。
【００５４】
（実施の形態２）
まず、図１４を用いて実施の形態２の半導体装置の構造を説明する。
【００５５】
本実施の形態の半導体装置の構造は、図１に示す実施の形態１の構造とほぼ同様の構造である。しかしながら、本実施の形態の半導体装置の構造は、図１４に示すように、キャパシタ下部電極２１に接続された多結晶シリコンプラグ１３が、シリコン窒化膜１１を貫通して、シリコン窒化膜１１の表面よりも上側に突出していることが、図１を用いて示す実施の形態１の半導体装置の構造と異なっている。
【００５６】
上記本実施の形態の半導体装置の構造によれば、実施の形態１の半導体装置の構造に比較して、キャパシタ下部電極２１に接続された多結晶シリコンプラグ１３がシリコン窒化膜１１の表面から上側に突出している分だけ、キャパシタ下部電極２１の表面積を大きくすることができる。その結果、本実施の形態の半導体装置の構造によれば、実施の形態１の半導体装置の構造よりも、キャパシタ容量をより大きくすることができる。
【００５７】
次に、図１５〜図１９を用いて実施の形態２の半導体装置の製造方法を説明する。なお、本実施の形態の半導体装置の製造方法においては、図８に至る構造を製造するまでの過程は、実施の形態１の半導体装置と同様の過程を経る。
【００５８】
次に、シリコン酸化膜１２およびシリコン窒化膜１４を覆うように、ＢＰＴＥＯＳ、ＵＳＧまたはＰＳＧからなるシリコン酸化膜１５を積層する。その後、シリコン酸化膜１５の表面を平坦化する。次に、シリコン酸化膜１５の上にフォトレジストパターン１６を形成する。
【００５９】
このフォトレジストパターン１６をマスクとしてドライエッチングを行なう。それにより、シリコン酸化膜１５およびシリコン窒化膜１４およびシリコン酸化膜１２を貫通するとともに、シリコン窒化膜１１の主表面から所定の深さまでを除去するように、円筒キャパシタ開口部１７ｃを形成する。それにより、図１５に示す構造が得られる。
【００６０】
本実施の形態の製造方法は、図１５に示すように、円筒キャパシタ開口部１７ｃが形成されたときに、多結晶シリコンプラグ１３が円筒キャパシタ開口部１７ｃの底面から上側に突出していることが、実施の形態１の半導体装置の製造方法とは異なっている。そのため、本実施の形態の半導体装置のキャパシタ容量が実施の形態１の半導体装置のキャパシタ容量よりもさらに増加している。なお、前述の工程では、シリコン酸化膜およびシリコン窒化膜のみをエッチングし、多結晶シリコンプラグ１３をエッチングしないようなエッチャントを使用するのである。
【００６１】
次に、前述の円筒キャパシタ開口部１７ｃの表面上にキャパシタ下部電極となるリンがドープされた多結晶シリコン膜と何ら不純物がドープされていないアモルファスシリコン膜とを形成する。その後、アモルファスシリコン膜の表面処理を行なって表面積を増大させる。次に、前述の円筒キャパシタ開口部１７ｃ内の、多結晶シリコン膜およびアモルファスシリコン膜をフォトレジストで覆う。
【００６２】
このフォトレジスト膜をマスクとして多結晶シリコン膜およびアモルファスシリコン膜を異方性エッチングする。それにより、円筒キャパシタ開口部１７ｃの表面にのみ多結晶シリコン膜およびアモルファスシリコン膜が残存する。この多結晶シリコン膜およびアモルファスシリコン膜がキャパシタ下部電極２１を構成する。このキャパシタ下部電極２１が形成された構造が図１６に示されている。
【００６３】
次に、キャパシタ下部電極２１およびシリコン酸化膜１５の表面上に、キャパシタ誘電体膜５００として機能する五酸化タンタルを形成する。次に、五酸化タンタルの上に、キャパシタ上部電極２２として機能する窒化チタンを含む膜を形成する。その後、フォトレジストを用いてパターニングすることにより、図１７に示す構造が得られる。その結果、キャパシタが完成する。
【００６４】
次に、キャパシタ上部電極２２を覆うように、シリコン酸化膜１５の上にプラズマＴＥＯＳからなるシリコン酸化膜２３する。その後、シリコン酸化膜２３の表面をＣＭＰ研磨法により平坦化する。次に、メモリセル部の多結晶シリコンプラグ１３およびゲート電極（図示せず）ならびに非メモリセル部の低抵抗コバルトシリサイド膜１０およびゲート電極（図示せず）に達するコンタクトホール２４を形成するする。それにより、図１８に示す構造が得られる。
【００６５】
このときのコンタクトホール２４を形成するためのエッチングは２回に分けて行われる。１回目のエッチングでは、メモリセル部のシリコン窒化膜１４および非メモリセル部のシリコン窒化膜１１それぞれの内部にコンタクトホール２４の底面が位置する段階でエッチングを終了する。２回目のエッチングでは、コンタクトホール２４がシリコン窒化膜１４およびシリコン窒化膜１１それぞれを貫通し、多結晶シリコンプラグ１３の表面および低抵抗コバルトシリサイド膜１０の表面が露出する。
【００６６】
その後、コンタクトホール２４内にバリアメタル２５としての窒化チタンおよびコンタクトプラグ２６としてのタングステンを順次充填する。それにより、図１９に示す構造が得られる。
【００６７】
その後、コンタクトプラグ２５の上表面に接するように窒化チタン２７，２９により上下から挟まれたアルミ配線層２８を形成する。それにより、図１４に示す構造が得られる。
【００６８】
上記の本発明の半導体装置の製造方法によれば、図１４に示す非メモリセル部のコンタクトプラグ２５の高さＢを高くすることなく、キャパシタ下部電極２１の高さをＡ+分だけ高くすることが可能である。さらに、上記の本発明の半導体装置の製造方法によれば、多結晶シリコンプラグ１３がシリコン窒化膜１１に対して突出しているため、実施の形態１に比較して、キャパシタ下部電極２１の表面積が増加する。その結果、キャパシタ容量が増加する。したがって、半導体装置のリフレッシュ特性およびソフトエラー耐性が向上する。
【００６９】
また、上記のような本実施の形態の半導体装置によれば、図１５に示す抜き円筒キャパシタ開口部１７ｃの形成プロセスにおいて、次のような効果がある。従来においては、フォトレジストパターン１６をマスクとしてシリコン酸化膜１５を開口した後に、フォトレジストパターン１６を除去し、その後、シリコン酸化膜１５をマスクにシリコン窒化膜１４を除去していたため工程が煩雑であった。しかしながら、本実施の形態の半導体装置の製造方法によれば、図１５に示すように、フォトレジストをマスクとしてシリコン窒化膜１１、シリコン窒化膜１４およびシリコン酸化膜１５を一気に除去するため、工程数の大幅な削減が可能となる。
【００７０】
（実施の形態３）
まず、図２０を用いて実施の形態３の半導体装置の構造を説明する。
【００７１】
本実施の形態の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造または図１４に示す実施の形態２の半導体装置の構造とほぼ同様の構造である。しかしながら、本実施の形態の半導体装置の構造は、図２０に示すように、次に示す部分が、図１を用いて示す実施の形態１の半導体装置の構造または図１４を用いて示す実施の形態２の構造と異なっている。
【００７２】
本実施の形態の半導体装置の構造は、図２０に示すように、シリコン酸化膜１５とシリコン酸化膜２３との間に、不純物がドープされていないシリコン酸化膜３０が設けられている。このシリコン酸化膜３０は、シリコン窒化膜であってもよい。
【００７３】
また、円筒キャパシタ開口部１７ｄは、実施の形態１の円筒キャパシタ開口部１７ｂまたは実施の形態２の円筒キャパシタ開口部１７ｃに比較して、シリコン酸化膜１２およびシリコン酸化膜１５の側面が外側に広がった位置にある。つまり、本実施の形態の円筒キャパシタ開口部１７ｄは、シリコン酸化膜１２およびシリコン酸化膜１５の側面よりも、シリコン窒化膜１１，１４およびシリコン酸化膜３０またはシリコン窒化膜の側面が、内側に位置している。
【００７４】
また、キャパシタ下部電極２１は、円筒キャパシタ開口部１７ｄの内側面に沿ってその内側面の全面にわたって形成されている。
【００７５】
上記の構成によれば、円筒キャパシタ開口部１７ｄの上部を半導体基板１００の主表面からより離すことなく、円筒キャパシタ開口部１７ｄ内においてキャパシタ下部電極２１の表面積を極力大きくすることができる。そのため、メモリセル部のキャパシタが形成される円筒キャパシタ開口部１７ｄの上面を上側方向に位置させることができない場合において、キャパシタ容量を極力大きくすることができる。
【００７６】
次に、図２１〜図２３を用いて実施の形態３の半導体装置の製造方法を説明する。なお、本実施の形態の半導体装置の製造方法においては、図８に至る構造を製造するまでの過程は、実施の形態１および２の半導体装置と同様の過程を経る。
【００７７】
次に、シリコン酸化膜１２およびシリコン窒化膜１４を覆うように、ＢＰＴＥＯＳまたはＵＳＧからなるシリコン酸化膜１５を積層する。その後、シリコン酸化膜１５の表面を平坦化する。次に、シリコン酸化膜１５の上にＵＳＧからなるシリコン酸化膜３０を形成する。その後、シリコン酸化膜３０の上にフォトレジストパターン１６を形成する。
【００７８】
このフォトレジストパターン１６をマスクとしてドライエッチングを行なう。それにより、シリコン酸化膜３０、シリコン酸化膜１５、シリコン窒化膜１４およびシリコン酸化膜１２を貫通するとともに、シリコン窒化膜１１の表面から所定の深さまでを除去するように、円筒キャパシタ開口部１７ｄを形成する。それにより、図２１に示す構造が得られる。
【００７９】
なお、ドライエッチング技術において、レジストに対するシリコン酸化膜またはシリコン窒化膜の選択比が向上すれば、図２１に示す本構造を形成することが可能となる。
【００８０】
さらに、フォトレジストパターン１６をマスクとしてフッ酸処理を行なう。それにより、フッ酸に対するエッチング速度の比が高いＢＰＴＥＯＳまたはＰＳＧからなるシリコン酸化膜１２，１５が、フッ酸に対するエッチング速度が低いＵＳＧからなるシリコン酸化膜３０およびシリコン窒化膜１１，１４に比較して、大きくエッチングされる。したがって、図２２に示すように、半導体基板１の主表面に平行な方向において、シリコン酸化膜１２，１５の側壁は、シリコン酸化膜３０およびシリコン窒化膜１１，１４の側壁よりも外側に位置するようになる。
【００８１】
前述の円筒キャパシタ開口部１７ｄの表面上にキャパシタ下部電極２１となるリンがドープされた多結晶シリコン膜と何ら不純物がドープされていないアモルファスシリコン膜とを形成する。その後、アモルファスシリコン膜の表面処理を行なって表面積を増大させる。
【００８２】
次に、前述の円筒キャパシタ開口部１７ｄをフォトレジストで覆う。このフォトレジスト膜をマスクとして多結晶シリコン膜およびアモルファスシリコン膜を異方性エッチングする。それにより、円筒キャパシタ開口部１７ｄの表面にのみ多結晶シリコン膜およびアモルファスシリコン膜が残存する。この多結晶シリコン膜およびアモルファスシリコン膜がキャパシタ下部電極２１を構成する。このキャパシタ下部電極２１が形成された構造が図２３に示されている。
【００８３】
このとき、ＵＳＧからなるシリコン酸化膜３０の突出し部の遮蔽効果により、キャパシタ下部電極２１の後退量Ｃはシリコン酸化膜３０の膜厚で規定されることになる。したがって、シリコン酸化膜３０の膜厚を極力薄くすることにより、キャパシタ下部電極２１の後退量Ｃを最小限に食い止めることが可能となる。
【００８４】
次に、キャパシタ下部電極２１およびシリコン酸化膜１５の表面上に、キャパシタ誘電体膜５００として機能する五酸化タンタルを形成する。次に、五酸化タンタルの上に、キャパシタ上部電極２２として機能する窒化チタンを含む膜を形成する。その後、フォトレジストを用いてパターニングすることにより、図２４に示す構造が得られる。その結果、キャパシタが完成する。
【００８５】
キャパシタ上部電極２２の上にプラズマＴＥＯＳからなるシリコン酸化膜２３する。その後、シリコン酸化膜２３の表面をＣＭＰ研磨法により平坦化する。次に、メモリセル部の多結晶シリコンプラグ１３およびゲート電極（図示せず）ならびに非メモリセル部の低抵抗コバルトシリサイド膜１０およびゲート電極（図示せず）に達するコンタクトホール２４を形成する。
【００８６】
このときのコンタクトホール２４を形成するためのエッチングは２回に分けて行われる。１回目のエッチングでは、メモリセル部のシリコン窒化膜１４および非メモリセル部のシリコン窒化膜１１それぞれの内部にコンタクトホール２４の底面が位置する段階でエッチングを終了する。２回目のエッチングでは、コンタクトホール２４がシリコン窒化膜１４およびシリコン窒化膜１１それぞれを貫通し、多結晶シリコンプラグ１３の表面および低抵抗コバルトシリサイド膜１０の表面が露出する。
【００８７】
その後、コンタクトホール２４内にバリアメタル２５としての窒化チタンおよびコンタクトプラグ２６としてのタングステンを順次充填する。その後、コンタクトプラグ２５の上表面に接するように窒化チタン２７，２９により上下から挟まれたアルミ配線層２８を形成する。それにより、図２０に示す構造が得られる。
【００８８】
上記の本発明の半導体装置の製造方法によれば、非メモリセル部のコンタクトプラグ２５の高さＢを高くすることなく、キャパシタ下部電極２１の高さをＡ+分だけ高くすることが可能である。その結果、キャパシタ容量が増加する。したがって、半導体装置のリフレッシュ特性およびソフトエラー耐性が向上する。
【００８９】
また、上記のような本実施の形態の半導体装置の製造方法によれば、図２２に示す抜き円筒キャパシタ開口部１７ｄの形成プロセスにおいて、次のような効果がある。従来においては、フォトレジストパターン１６をマスクとしてシリコン酸化膜１５を開口後に、フォトレジストパターン１６を除去し、その後、シリコン酸化膜１５をマスクにシリコン窒化膜１４を除去していたため工程が煩雑であった。しかしながら、本実施の形態の半導体装置の製造方法によれば、図１５に示すように、フォトレジストをマスクとしてシリコン窒化膜１１、シリコン窒化膜１４、シリコン酸化膜１５および多結晶シリコンプラグ１３を一気に除去するため、工程数の大幅な削減が可能となる。
【００９０】
また、シリコン酸化膜３０の膜厚を薄く設定することにより、キャパシタ下部電極２１の後退量Ｃを従来のキャパシタ下部電極の後退量に比べて減少させることが可能である。なお、前述の後退量を減少させる効果は、シリコン酸化膜３０の代わりにシリコン窒化膜を用いた場合にも得られる。
【００９１】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９２】
【発明の効果】
本発明の半導体装置によれば、メモリセル部のキャパシタが形成されるホールの高さを所定の値以上半導体基板の主表面から離すことができない場合においても、リフレッシュ特性およびソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置の構造を説明するための図である。
【図２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態２の半導体装置の構造を説明するための図である。
【図１５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２０】実施の形態３の半導体装置の構造を説明するための図である。
【図２１】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態３の半導体装置の製造方法を説明するための図である。
【符号の説明】
１ 素子分離酸化膜、２ ゲート酸化膜、３ ゲート電極、４ シリコン酸化膜、５，７ ソース／ドレイン領域、６ シリコン窒化膜、８ シリコン酸化膜、９ フォトレジストパターン、１０ コバルトシリサイド膜、１１ シリコン窒化膜、１２ シリコン酸化膜、１３ 多結晶シリコンプラグ、１４ シリコン窒化膜、１５ シリコン酸化膜、１６ フォトレジストパターン、１７ｂ，１７ｃ，１７ｄ 抜き円筒キャパシタ開口部、２１ キャパシタ下部電極、２２ キャパシタ上部電極、２３ シリコン酸化膜、２４ コンタクトホール、２５ バリアメタル、２６ コンタクトプラグ、２７ 窒化チタン、２８ アルミ配線、２９ 窒化チタン、３０ シリコン酸化膜、Ａ，Ａ+ キャパシタの高さ、Ｂ 非メモリセル部のコンタクトホール高さ、Ｃ 後退量。
Claims (3)
- 半導体基板上に設けられたトランジスタと、
該トランジスタを覆うように形成された第１エッチングストッパ膜と、
該第１エッチングストッパ膜上に形成された第１絶縁膜と、
該第１絶縁膜の上に前記トランジスタを覆うように形成された第２エッチングストッパ膜と、
該第２エッチングストッパ膜上に形成された第２絶縁膜と、
前記トランジスタに電気的に接続されたキャパシタとを備え、
前記キャパシタは、前記半導体基板の主表面に対して垂直な方向に延びるホール内において、下部電極、誘電体膜および上部電極が、前記ホールの表面に沿うように順次形成され、
前記ホールは、前記第２絶縁膜、前記第２エッチングストッパ膜、および前記第１絶縁膜を貫通するとともに、該ホールの底面は、前記第１ストッパ膜の主表面よりも下に位置している、半導体装置。 - 前記キャパシタと前記メモリセル部トランジスタとは、前記半導体基板の主表面に対して垂直な方向に延びるコンタクトプラグにより電気的に接続されており、
該コンタクトプラグは、前記ホールの底面よりも上側に突出している、請求項１に記載の半導体装置。 - 半導体基板と、
該半導体基板の上方に該半導体基板の主表面とほぼ平行に延びるように形成された第１絶縁膜と、
該第１絶縁膜を前記半導体基板の主表面に対して垂直な方向に貫通する第１ホールと、
前記第１の絶縁膜の上に形成された第２絶縁膜と、
前記第１ホールの開口よりも内側に位置し、前記第１絶縁膜を前記半導体基板の主表面に対して垂直な方向に貫通する第２ホールとを備え、
キャパシタ下部電極が、前記第１ホールの内側面に沿って該内側面の全面にわたって形成された、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002373669A JP2004207426A (ja) | 2002-12-25 | 2002-12-25 | 半導体装置 |
| US10/425,929 US6774423B2 (en) | 2002-12-25 | 2003-04-30 | Semiconductor device having a capacitor with increased capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002373669A JP2004207426A (ja) | 2002-12-25 | 2002-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207426A true JP2004207426A (ja) | 2004-07-22 |
| JP2004207426A5 JP2004207426A5 (ja) | 2006-02-09 |
Family
ID=32652663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002373669A Pending JP2004207426A (ja) | 2002-12-25 | 2002-12-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6774423B2 (ja) |
| JP (1) | JP2004207426A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008053300A (ja) * | 2006-08-22 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
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| WO2021251029A1 (ja) * | 2020-06-11 | 2021-12-16 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置、及び半導体記憶装置の製造方法 |
| WO2024135286A1 (ja) * | 2022-12-19 | 2024-06-27 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置およびトランジスタ装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999298B2 (en) * | 2003-09-18 | 2006-02-14 | American Semiconductor, Inc. | MIM multilayer capacitor |
| KR100632938B1 (ko) * | 2004-12-22 | 2006-10-12 | 삼성전자주식회사 | 커패시터를 구비하는 디램 소자 및 그 형성 방법 |
| US20060157776A1 (en) * | 2005-01-20 | 2006-07-20 | Cheng-Hung Chang | System and method for contact module processing |
| KR100604943B1 (ko) * | 2005-06-20 | 2006-07-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US7538006B1 (en) * | 2008-05-24 | 2009-05-26 | International Business Machines Corporation | Annular damascene vertical natural capacitor |
| US20100271962A1 (en) * | 2009-04-22 | 2010-10-28 | Motorola, Inc. | Available backhaul bandwidth estimation in a femto-cell communication network |
| JP2010287853A (ja) * | 2009-06-15 | 2010-12-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US9553096B2 (en) * | 2013-11-22 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with capacitor |
| US11101175B2 (en) * | 2018-11-21 | 2021-08-24 | International Business Machines Corporation | Tall trenches for via chamferless and self forming barrier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169010B1 (en) * | 1999-01-26 | 2001-01-02 | Lucent Technologies Inc. | Method for making integrated circuit capacitor including anchored plug |
| JP2001196553A (ja) | 2000-01-07 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2002076297A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-12-25 JP JP2002373669A patent/JP2004207426A/ja active Pending
-
2003
- 2003-04-30 US US10/425,929 patent/US6774423B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040124457A1 (en) | 2004-07-01 |
| US6774423B2 (en) | 2004-08-10 |
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Legal Events
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|
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