JP2008066335A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2008066335A JP2008066335A JP2006239386A JP2006239386A JP2008066335A JP 2008066335 A JP2008066335 A JP 2008066335A JP 2006239386 A JP2006239386 A JP 2006239386A JP 2006239386 A JP2006239386 A JP 2006239386A JP 2008066335 A JP2008066335 A JP 2008066335A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- voltage transistors
- voltage
- transistors
- current path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】半導体装置は、それぞれの電流経路の一端Sが共通接続され、電流経路の他端が第1書き込み用配線BL1に接続され第1方向に配置された第1ゲートG1を有する第1高耐圧トランジスタTr1と、電流経路の他端が第2書き込み用配線に接続され、前記第1方向と交差する第2方向に配置された第2ゲートを有する第2高耐圧トランジスタTr2と、電流経路の他端が第3書き込み用配線に接続され、前記第1方向に配置された第3ゲートを有する第3高耐圧トランジスタTr3と、電流経路の他端が第4書き込み用配線に接続され、前記第2方向に配置された第4ゲートを有する第4高耐圧トランジスタTr4とを備えた単位高耐圧トランジスタ22−Aを具備する。
【選択図】 図2
Description
まず、図1乃至図4を用いてこの発明の第1の実施形態に係る半導体装置を説明する。図1は、この実施形態に係る半導体装置を示す回路図である。本例では、半導体装置の一例としてNAND型フラッシュメモリを一例に挙げて説明する。
次に、本例に係る半導体装置の書き込み動作、消去動作、プリチャージ動作、および読み出し動作の際のカットオフ回路19のバイアス関係について、図5乃至図7を用いて説明する。この説明においては、図5に則して説明する。
まず、奇数(Odd)書き込みの際のバイアス関係について説明する。この動作は、奇数ビット線BLに接続されたメモリセルトランジスタMT中の浮遊電極FGに電子をNANDセル列20単位で注入することにより行う。
偶数(Even)書き込み動作は、図5に示すように、奇数ゲートG1、G3および奇数ドレインD1、D3に印加する電圧と、偶数ゲートG2、G4および偶数ドレインD2、D4に印加する電圧とを、上記奇数(Odd)書き込み動作の際のバイアス関係とを置換したバイアス関係である。
次に、消去動作の際のバイアス関係について説明する。この動作は、上記書き込み動作の際にメモリセルトランジスタMT中の浮遊電極FGに注入した電子をブロックBlock単位で一括して基板21中に放出することにより行う。
次に、プリチャージ動作の際のバイアス関係について説明する。このプリチャージ動作は、読み出し動作前に、読み出しビット線BLを充電するための動作である。この説明では、ビット線BL1(単位高耐圧トランジスタ22の各ドレインD1)をプリチャージする場合を一例に挙げる。
次に、読み出し動作の際のバイアス関係について説明する。この動作は、プリチャージしたビット線BLに接続されたメモリセルトランジスタMTのデータをNANDセル列20単位でセンスアンプS/Aと導通させ、増幅することにより行う。この説明では、ビット線BL1に接続されたデータを読み出す場合を一例に挙げる。
次に、第2の実施形態に係る半導体装置について、図8を用いて説明する。この実施形態は、アクティブ領域AAが網目状であって、カットオフゲート(Cut-off Gate)を更に備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、本例に係る半導体装置の書き込み、消去、読み出し動作の際のカットオフ回路19のバイアス関係について、図9、図10を用いて説明する。この説明においては、図9に則して説明する。
次に、図10を用いて、消去動作の際のバイアス関係について説明する。
Claims (5)
- それぞれの電流経路の一端が共通接続され、電流経路の他端が第1書き込み用配線に接続され第1方向に配置された第1ゲートを有する第1高耐圧トランジスタと、
電流経路の他端が第2書き込み用配線に接続され、前記第1方向と交差する第2方向に配置された第2ゲートを有する第2高耐圧トランジスタと、
電流経路の他端が第3書き込み用配線に接続され、前記第1方向に配置された第3ゲートを有する第3高耐圧トランジスタと、
電流経路の他端が第4書き込み用配線に接続され、前記第2方向に配置された第4ゲートを有する第4高耐圧トランジスタとを備えた単位高耐圧トランジスタを具備すること
を特徴とする半導体装置。 - 前記単位高耐圧トランジスタのアクティブ領域の平面レイアウトは、前記第1乃至第4高耐圧トランジスタの電流経路の他端が前記第1および第2方向に沿った十字形状であること
を特徴とする請求項1に記載の半導体装置。 - それぞれが前記第1乃至第4高耐圧トランジスタを有し、千鳥状に配置された複数の前記単位高耐圧トランジスタを更に具備し、
前記第1、第3ゲート電極は、前記第1方向に隣接する前記複数の単位高耐圧トランジスタに共通接続され、
前記第2、第4ゲート電極は、前記第2方向に隣接する前記複数の単位高耐圧トランジスタに共通接続されること
を特徴とする請求項1または2に記載の半導体装置。 - プリチャージ動作の際、前記第2、第4ゲート電極を前記第1方向に沿って挟むように設けられ、異なる単位高耐圧トランジスタにおける第1、第3高耐圧トランジスタの電流経路の他端には同一の電位が印加されること
を特徴とする請求項3に記載の半導体装置。 - それぞれが前記第1乃至第4高耐圧トランジスタを有した複数の前記単位高耐圧トランジスタを更に具備し、
前記複数の単位高耐圧トランジスタのアクティブ領域の平面レイアウトは、前記第1乃至第4高耐圧トランジスタの電流経路の他端が、前記第1および第2方向に沿って延設され隣接する前記単位高耐圧トランジスタで共有される網目形状であって、
前記第1、第2方向に隣接する単位高耐圧トランジスタ間にそれぞれ設けられた第1、第2カットオフゲートを更に具備すること
を特徴とする請求項1に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006239386A JP4564476B2 (ja) | 2006-09-04 | 2006-09-04 | 半導体装置 |
US11/849,707 US7583533B2 (en) | 2006-09-04 | 2007-09-04 | Semiconductor device with high-breakdown-voltage transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006239386A JP4564476B2 (ja) | 2006-09-04 | 2006-09-04 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008066335A true JP2008066335A (ja) | 2008-03-21 |
JP4564476B2 JP4564476B2 (ja) | 2010-10-20 |
Family
ID=39151285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006239386A Expired - Fee Related JP4564476B2 (ja) | 2006-09-04 | 2006-09-04 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7583533B2 (ja) |
JP (1) | JP4564476B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009206492A (ja) * | 2008-01-31 | 2009-09-10 | Toshiba Corp | 半導体装置 |
JP5431189B2 (ja) * | 2010-01-29 | 2014-03-05 | 株式会社東芝 | 半導体装置 |
JP2012199292A (ja) | 2011-03-18 | 2012-10-18 | Toshiba Corp | 半導体記憶装置 |
US8619471B2 (en) | 2011-07-27 | 2013-12-31 | Micron Technology, Inc. | Apparatuses and methods including memory array data line selection |
US8760957B2 (en) * | 2012-03-27 | 2014-06-24 | SanDisk Technologies, Inc. | Non-volatile memory and method having a memory array with a high-speed, short bit-line portion |
US8837252B2 (en) | 2012-05-31 | 2014-09-16 | Atmel Corporation | Memory decoder circuit |
US11443820B2 (en) | 2018-01-23 | 2022-09-13 | Microchip Technology Incorporated | Memory device, memory address decoder, system, and related method for memory attack detection |
JP2022046045A (ja) * | 2020-09-10 | 2022-03-23 | キオクシア株式会社 | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08306875A (ja) * | 1995-04-25 | 1996-11-22 | At & T Corp | 半導体デバイス |
JPH11251445A (ja) * | 1998-02-27 | 1999-09-17 | Rohm Co Ltd | 半導体素子 |
JP2000228509A (ja) * | 1999-02-05 | 2000-08-15 | Fujitsu Ltd | 半導体装置 |
JP2001057092A (ja) * | 1993-08-27 | 2001-02-27 | Toshiba Corp | 不揮発性半導体メモリ及びそのデータプログラム方法 |
JP2001332093A (ja) * | 2000-05-22 | 2001-11-30 | Toshiba Corp | 不揮発性半導体メモリ |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3584866B2 (ja) | 2000-08-31 | 2004-11-04 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US6480419B2 (en) * | 2001-02-22 | 2002-11-12 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
KR100562508B1 (ko) * | 2003-12-01 | 2006-03-21 | 삼성전자주식회사 | 비트 라인의 고전압이 누설되는 것을 막아주는 불휘발성반도체 메모리 장치 |
JP2006059978A (ja) | 2004-08-19 | 2006-03-02 | Toshiba Corp | 半導体装置 |
JP4709523B2 (ja) * | 2004-10-14 | 2011-06-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100729351B1 (ko) * | 2004-12-31 | 2007-06-15 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 |
-
2006
- 2006-09-04 JP JP2006239386A patent/JP4564476B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-04 US US11/849,707 patent/US7583533B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057092A (ja) * | 1993-08-27 | 2001-02-27 | Toshiba Corp | 不揮発性半導体メモリ及びそのデータプログラム方法 |
JPH08306875A (ja) * | 1995-04-25 | 1996-11-22 | At & T Corp | 半導体デバイス |
JPH11251445A (ja) * | 1998-02-27 | 1999-09-17 | Rohm Co Ltd | 半導体素子 |
JP2000228509A (ja) * | 1999-02-05 | 2000-08-15 | Fujitsu Ltd | 半導体装置 |
JP2001332093A (ja) * | 2000-05-22 | 2001-11-30 | Toshiba Corp | 不揮発性半導体メモリ |
Also Published As
Publication number | Publication date |
---|---|
JP4564476B2 (ja) | 2010-10-20 |
US7583533B2 (en) | 2009-09-01 |
US20080055992A1 (en) | 2008-03-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100659211B1 (ko) | 반도체 집적 회로 장치 | |
KR100648553B1 (ko) | 각각이 부유 게이트와 제어 게이트를 갖는 mos트랜지스터들을 구비한 반도체 메모리 장치와, 이것을포함하는 메모리 카드 | |
JP5317742B2 (ja) | 半導体装置 | |
JP4381278B2 (ja) | 不揮発性半導体記憶装置の制御方法 | |
US7423910B2 (en) | Semiconductor device including MOS transistors having floating gate and control gate | |
JP4113211B2 (ja) | 半導体集積回路装置 | |
JP4564476B2 (ja) | 半導体装置 | |
JP5550609B2 (ja) | 半導体記憶装置 | |
JP4709523B2 (ja) | 不揮発性半導体記憶装置 | |
JP2005191413A (ja) | 不揮発性半導体記憶装置 | |
KR101384316B1 (ko) | 반도체 기억장치 | |
JP7132443B2 (ja) | メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法 | |
JP2007164899A (ja) | 不揮発性半導体記憶装置 | |
TW201435880A (zh) | 非揮發性記憶體裝置中用於多單元基板的整合抹除電壓路徑 | |
KR100699370B1 (ko) | 부유 게이트 및 제어 게이트를 각각 구비하는 복수의mos 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체기억 장치를 포함하는 메모리 카드 | |
JP2011198437A (ja) | 不揮発性半導体記憶装置 | |
JP2007133998A (ja) | 半導体記憶装置 | |
US10861865B2 (en) | Semiconductor storage device | |
JP2002151601A (ja) | 半導体記憶装置 | |
KR20050022277A (ko) | 비휘발성 반도체 기억 장치, 및 그것을 포함하는 액정표시 장치 | |
JP2004326965A (ja) | 不揮発性半導体記憶装置 | |
US20110075489A1 (en) | Non-volatile semiconductor memory device | |
JP2006196700A (ja) | 不揮発性半導体記憶装置 | |
US11011541B2 (en) | Semiconductor memory device in which memory cells are three-dimensionally arrange | |
JP4398845B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080829 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100618 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100730 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |