JPH07320487A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH07320487A JPH07320487A JP10679594A JP10679594A JPH07320487A JP H07320487 A JPH07320487 A JP H07320487A JP 10679594 A JP10679594 A JP 10679594A JP 10679594 A JP10679594 A JP 10679594A JP H07320487 A JPH07320487 A JP H07320487A
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Abstract
(57)【要約】 （修正有）
【目的】データ書き込み時のしきい値電圧分布の広がり
を狭く抑えることができ、低電圧動作に適した半導体不
揮発性記憶装置を実現する。 【構成】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのような半
導体不揮発性記憶装置のデータ書き込み動作において、
選択ワード線にプラス電圧を印加しＦＮトンネリングに
よりフローティングゲート中に電子を注入することによ
りしきい値電圧ＶTHを上昇させた直後に、選択ワード線
にマイナス電圧を印加しフローティングゲート中の電子
を引き抜くことによってしきい値電圧ＶTHを下降させ、
所望のしきい値電圧ＶTHに収束させる、２段階のデータ
書き込み動作を行う。これにより、プロセス上のバラツ
キ等により書き込み特性がばらついても、「０」データ
書き込みセルのしきい値電圧ＶTHのバラツキを小さく抑
えることができる。
を狭く抑えることができ、低電圧動作に適した半導体不
揮発性記憶装置を実現する。 【構成】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのような半
導体不揮発性記憶装置のデータ書き込み動作において、
選択ワード線にプラス電圧を印加しＦＮトンネリングに
よりフローティングゲート中に電子を注入することによ
りしきい値電圧ＶTHを上昇させた直後に、選択ワード線
にマイナス電圧を印加しフローティングゲート中の電子
を引き抜くことによってしきい値電圧ＶTHを下降させ、
所望のしきい値電圧ＶTHに収束させる、２段階のデータ
書き込み動作を行う。これにより、プロセス上のバラツ
キ等により書き込み特性がばらついても、「０」データ
書き込みセルのしきい値電圧ＶTHのバラツキを小さく抑
えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】図８は、直列に接続された４個のメモリ
トランジスタと２個の選択トランジスタを対とするＮＡ
ＮＤ列を、ワード線方向に２列、ビット線方向に２本配
置してなるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリ
アレイ図である。図８のメモリアレイにおいて、直列に
接続されるＮＡＮＤ列のメモリトランジスタ数は４個で
あるが、これは８個、あるいは１６個直列に接続しても
よい。
トランジスタと２個の選択トランジスタを対とするＮＡ
ＮＤ列を、ワード線方向に２列、ビット線方向に２本配
置してなるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリ
アレイ図である。図８のメモリアレイにおいて、直列に
接続されるＮＡＮＤ列のメモリトランジスタ数は４個で
あるが、これは８個、あるいは１６個直列に接続しても
よい。
【０００３】図８において、ＷＬ１m 、ＷＬ２m 、ＷＬ
３m 、ＷＬ４m 、およびＷＬ１m+1、ＷＬ２m+1 、ＷＬ
３m+1 、ＷＬ４m+1 はそれぞれ４本のワード線、ＳＬ１
m 、ＳＬ２m 、およびＳＬ１m+1 、ＳＬ２m+1 はそれぞ
れ２本の選択ゲート線、ＢＬ n 、ＢＬn+1 はビット線、
ＭＴ１m,n ，ＭＴ２m,n ，ＭＴ３m,n ，ＭＴ４m,n 、Ｍ
Ｔ１m+1,n 、ＭＴ２m+1,n ，ＭＴ３m+1,n ，ＭＴ４
m+1,n 、およびＭＴ１m,n+ 1 ，ＭＴ２m,n+1 ，ＭＴ３
m,n+1 ，ＭＴ４m,n+1 、ＭＴ１m+1,n+1 ，ＭＴ２m+1,
n+1 ，ＭＴ３m+1,n+1 ，ＭＴ４m+1,n+1 はそれぞれ直列
に連なった４個のメモリトランジスタ、ＳＴ１m,n ，Ｓ
Ｔ２m,n 、ＳＴ１m+1,n ，ＳＴ２m+1,n 、ＳＴ
１ m,n+1 ，ＳＴ２m,n+1 およびＳＴ１m+1,n+1 ，ＳＴ２
m+1,n+1 はそれぞれ２個の選択トランジスタを示してい
る。
３m 、ＷＬ４m 、およびＷＬ１m+1、ＷＬ２m+1 、ＷＬ
３m+1 、ＷＬ４m+1 はそれぞれ４本のワード線、ＳＬ１
m 、ＳＬ２m 、およびＳＬ１m+1 、ＳＬ２m+1 はそれぞ
れ２本の選択ゲート線、ＢＬ n 、ＢＬn+1 はビット線、
ＭＴ１m,n ，ＭＴ２m,n ，ＭＴ３m,n ，ＭＴ４m,n 、Ｍ
Ｔ１m+1,n 、ＭＴ２m+1,n ，ＭＴ３m+1,n ，ＭＴ４
m+1,n 、およびＭＴ１m,n+ 1 ，ＭＴ２m,n+1 ，ＭＴ３
m,n+1 ，ＭＴ４m,n+1 、ＭＴ１m+1,n+1 ，ＭＴ２m+1,
n+1 ，ＭＴ３m+1,n+1 ，ＭＴ４m+1,n+1 はそれぞれ直列
に連なった４個のメモリトランジスタ、ＳＴ１m,n ，Ｓ
Ｔ２m,n 、ＳＴ１m+1,n ，ＳＴ２m+1,n 、ＳＴ
１ m,n+1 ，ＳＴ２m,n+1 およびＳＴ１m+1,n+1 ，ＳＴ２
m+1,n+1 はそれぞれ２個の選択トランジスタを示してい
る。
【０００４】このような構成を有するＮＡＮＤ型フラッ
シュＥＥＰＲＯＭにおいて、消去、書き込み、および読
み出し動作は、それぞれ図９、図１０および図１１に示
すようにして行われる。
シュＥＥＰＲＯＭにおいて、消去、書き込み、および読
み出し動作は、それぞれ図９、図１０および図１１に示
すようにして行われる。
【０００５】消去動作は、図９に示すように、ＮＡＮＤ
列に連なる４本のワード線群ブロック毎のブロック消去
が行われる。すなわち、選択ゲート線ＳＬ１m ，ＳＬ２
m ，ＳＬ１m+1 ，ＳＬ２m+1 を０Ｖに設定して選択トラ
ンジスタＳＴ１m,n ，ＳＴ２m,n 、ＳＴ１m+1,n ，ＳＴ
２m+ 1,n 、ＳＴ１m,n+1 ，ＳＴ２m,n+1 およびＳＴ１
m+1,n+1 ，ＳＴ２m+1,n+1 をオフ状態にし、ビット線Ｂ
Ｌn ，ＢＬn+1 をフローティング状態に設定する。そし
て、選択するワード線群（ＷＬ１m 〜ＷＬ４m ）をマイ
ナス２０Ｖとバイアスする。これにより、メモリトラン
ジスタＭＴ１m,n 〜ＭＴ４m,n ，ＭＴ１m, n+1 〜ＭＴ４
m,n+1 のフローティングゲート中から電子が引き抜か
れ、これらのフローティングゲート中はプラスに帯電
し、メモリトランジスタＭＴ１m,n 〜ＭＴ４m,n ，ＭＴ
１m,n+1 〜ＭＴ４m,n+1 のしきい値電圧ＶTHは１Ｖ程度
からマイナス３Ｖ程度にシフトする。この消去状態がデ
ータ「１」の状態である。
列に連なる４本のワード線群ブロック毎のブロック消去
が行われる。すなわち、選択ゲート線ＳＬ１m ，ＳＬ２
m ，ＳＬ１m+1 ，ＳＬ２m+1 を０Ｖに設定して選択トラ
ンジスタＳＴ１m,n ，ＳＴ２m,n 、ＳＴ１m+1,n ，ＳＴ
２m+ 1,n 、ＳＴ１m,n+1 ，ＳＴ２m,n+1 およびＳＴ１
m+1,n+1 ，ＳＴ２m+1,n+1 をオフ状態にし、ビット線Ｂ
Ｌn ，ＢＬn+1 をフローティング状態に設定する。そし
て、選択するワード線群（ＷＬ１m 〜ＷＬ４m ）をマイ
ナス２０Ｖとバイアスする。これにより、メモリトラン
ジスタＭＴ１m,n 〜ＭＴ４m,n ，ＭＴ１m, n+1 〜ＭＴ４
m,n+1 のフローティングゲート中から電子が引き抜か
れ、これらのフローティングゲート中はプラスに帯電
し、メモリトランジスタＭＴ１m,n 〜ＭＴ４m,n ，ＭＴ
１m,n+1 〜ＭＴ４m,n+1 のしきい値電圧ＶTHは１Ｖ程度
からマイナス３Ｖ程度にシフトする。この消去状態がデ
ータ「１」の状態である。
【０００６】書き込み動作は、図１０に示すように、Ｎ
ＡＮＤ列に連なった４個のメモリトランジスタをシリア
ルに、しかし、ワード線セクタ毎にいわゆるページ一括
的にデータ書き込みが行われる。たとえば、図１０の例
では、選択ゲート線ＳＬ１m を１０Ｖに設定して選択ト
ランジスタＳＴ１m,n 、ＳＴ１m,n+1 をオン状態にし、
選択ゲート線ＳＬ２m ，ＳＬ１m+1 ，ＳＬ２m+1 を０Ｖ
に設定して選択トランジスタＳＴ２m,n 、ＳＴ
１ m+1,n ，ＳＴ２m+1,n 、ＳＴ２m,n+1 およびＳＴ１
m+1,n+1 ，ＳＴ２m+1,n+1 をオフ状態にする。そして、
選択するＮＡＮＤ列のワード線群で、選択するワード線
セクタ（ページ）ＷＬ２m はおよそ１８Ｖ、非選択のワ
ード線セクタ（ページ）ＷＬ１m ，ＷＬ３m およびＷＬ
４m はおよそ１０Ｖに設定する。また、「０」データ書
き込みセル（図中実線の丸印で囲んだセル）ＭＴ２m,n
が接続されるビット線ＢＬn は０Ｖ、「１」データ書き
込みセル（図中破線の丸印で囲んだセル）ＭＴ２m,n+1
が接続されるビット線ＢＬn+1 は７Ｖに設定される。そ
の結果、「０」データ書き込みセルのフローティングゲ
ート中にのみ、電子がＦＮトンネリングにより注入さ
れ、しきい値電圧ＶTHが消去状態（１データ）のマイナ
ス３Ｖ程度から１Ｖ程度に上昇する。
ＡＮＤ列に連なった４個のメモリトランジスタをシリア
ルに、しかし、ワード線セクタ毎にいわゆるページ一括
的にデータ書き込みが行われる。たとえば、図１０の例
では、選択ゲート線ＳＬ１m を１０Ｖに設定して選択ト
ランジスタＳＴ１m,n 、ＳＴ１m,n+1 をオン状態にし、
選択ゲート線ＳＬ２m ，ＳＬ１m+1 ，ＳＬ２m+1 を０Ｖ
に設定して選択トランジスタＳＴ２m,n 、ＳＴ
１ m+1,n ，ＳＴ２m+1,n 、ＳＴ２m,n+1 およびＳＴ１
m+1,n+1 ，ＳＴ２m+1,n+1 をオフ状態にする。そして、
選択するＮＡＮＤ列のワード線群で、選択するワード線
セクタ（ページ）ＷＬ２m はおよそ１８Ｖ、非選択のワ
ード線セクタ（ページ）ＷＬ１m ，ＷＬ３m およびＷＬ
４m はおよそ１０Ｖに設定する。また、「０」データ書
き込みセル（図中実線の丸印で囲んだセル）ＭＴ２m,n
が接続されるビット線ＢＬn は０Ｖ、「１」データ書き
込みセル（図中破線の丸印で囲んだセル）ＭＴ２m,n+1
が接続されるビット線ＢＬn+1 は７Ｖに設定される。そ
の結果、「０」データ書き込みセルのフローティングゲ
ート中にのみ、電子がＦＮトンネリングにより注入さ
れ、しきい値電圧ＶTHが消去状態（１データ）のマイナ
ス３Ｖ程度から１Ｖ程度に上昇する。
【０００７】読み出し動作は、図１１に示すように、ワ
ード線セクタ（ページ）毎に、ページ一括的に読み出し
動作が行われる。たとえば、図１１の例では、選択ゲー
ト線ＳＬ１m ，ＳＬ２m を５Ｖに設定して選択トランジ
スタＳＴ１m,n 、ＳＴ１m,n+1 、ＳＴ２m,n 、ＳＴ２
m,n+1 をオン状態にし、選択ゲート線ＳＬ１m+1 ，ＳＬ
２m+1 を０Ｖに設定して選択トランジスタＳＴ
１m+1,n ，ＳＴ２m+1,n 、およびＳＴ１m+1,n+1 ，ＳＴ
２m+1,n+1 をオフ状態にする。そして、選択するＮＡＮ
Ｄ列のワード線群で、選択するワード線セクタ（ペー
ジ）ＷＬ２m は０Ｖ、非選択のワード線セクタ（ペー
ジ）ＷＬ１m ，ＷＬ３m およびＷＬ４m は５Ｖに設定す
る。また、ページ一括読み出し動作のために、全ビット
線ＢＬn ，ＢＬn+1 は、たとえば２Ｖに設定する。その
結果、選択されたワード線セクタ（ページ）のセル（図
中、実線の丸印で囲んだセル）ＭＴ２m,n 、ＭＴ２
m,n+1 のうち、「０」データセルのビット線には電流が
流れないが、「１」データセルのビット線には、電流が
流れることになる。
ード線セクタ（ページ）毎に、ページ一括的に読み出し
動作が行われる。たとえば、図１１の例では、選択ゲー
ト線ＳＬ１m ，ＳＬ２m を５Ｖに設定して選択トランジ
スタＳＴ１m,n 、ＳＴ１m,n+1 、ＳＴ２m,n 、ＳＴ２
m,n+1 をオン状態にし、選択ゲート線ＳＬ１m+1 ，ＳＬ
２m+1 を０Ｖに設定して選択トランジスタＳＴ
１m+1,n ，ＳＴ２m+1,n 、およびＳＴ１m+1,n+1 ，ＳＴ
２m+1,n+1 をオフ状態にする。そして、選択するＮＡＮ
Ｄ列のワード線群で、選択するワード線セクタ（ペー
ジ）ＷＬ２m は０Ｖ、非選択のワード線セクタ（ペー
ジ）ＷＬ１m ，ＷＬ３m およびＷＬ４m は５Ｖに設定す
る。また、ページ一括読み出し動作のために、全ビット
線ＢＬn ，ＢＬn+1 は、たとえば２Ｖに設定する。その
結果、選択されたワード線セクタ（ページ）のセル（図
中、実線の丸印で囲んだセル）ＭＴ２m,n 、ＭＴ２
m,n+1 のうち、「０」データセルのビット線には電流が
流れないが、「１」データセルのビット線には、電流が
流れることになる。
【０００８】なお、図１２は、上述したＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの消去、書き込み、読み出しの各動
作時の設定電圧を示している。
ッシュＥＥＰＲＯＭの消去、書き込み、読み出しの各動
作時の設定電圧を示している。
【０００９】また、図１３は、図１０に示す書き込み動
作時に、選択ワード線ＷＬ２m 、非選択ワードＷＬ
１m 、ＷＬ３m 、ＷＬ４m 、ビット線ＢＬn およびＢＬ
n+1 に印加される書き込みパルスのタイミングチャート
を示す図である。図１３に示すように、ＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭにおいて書き込み動作を行う場合に
は、同じタイミングで一定時間、たとえば１ｍ sec
（秒）間、一定電圧１８Ｖに設定されたパルスがワード
線ＷＬ２m に、１０Ｖに設定されたパルスが非選択ワー
ドＷＬ１m 、ＷＬ３m 、ＷＬ４m に、７Ｖに設定された
パルスが「１」データを書き込むべきセルが接続された
ビット線ＢＬn+1 に、０Ｖに設定されたパルスが「０」
データを書き込むべきセルが接続されたビット線ＢＬn
にそれぞれ印加される。
作時に、選択ワード線ＷＬ２m 、非選択ワードＷＬ
１m 、ＷＬ３m 、ＷＬ４m 、ビット線ＢＬn およびＢＬ
n+1 に印加される書き込みパルスのタイミングチャート
を示す図である。図１３に示すように、ＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭにおいて書き込み動作を行う場合に
は、同じタイミングで一定時間、たとえば１ｍ sec
（秒）間、一定電圧１８Ｖに設定されたパルスがワード
線ＷＬ２m に、１０Ｖに設定されたパルスが非選択ワー
ドＷＬ１m 、ＷＬ３m 、ＷＬ４m に、７Ｖに設定された
パルスが「１」データを書き込むべきセルが接続された
ビット線ＢＬn+1 に、０Ｖに設定されたパルスが「０」
データを書き込むべきセルが接続されたビット線ＢＬn
にそれぞれ印加される。
【００１０】
【発明が解決しようとする課題】ところが、上述したＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭの動作において、特に
書き込み動作、具体的にはメモリトランジスタのフロー
ティングゲート中に電子を注入して、しきい値電圧ＶTH
を消去状態のマイナス３Ｖ程度から１Ｖ程度に上昇させ
て「０」データを書き込む動作においては、以下のよう
な問題を有している。
ＡＮＤ型フラッシュＥＥＰＲＯＭの動作において、特に
書き込み動作、具体的にはメモリトランジスタのフロー
ティングゲート中に電子を注入して、しきい値電圧ＶTH
を消去状態のマイナス３Ｖ程度から１Ｖ程度に上昇させ
て「０」データを書き込む動作においては、以下のよう
な問題を有している。
【００１１】「０」データが書き込みまれたメモリセル
のしきい値電圧ＶTHは、上述したように、その分布を０
Ｖ＜ＶTH＜ＶCC（電源電圧）の範囲に入れる必要がある
が、この「０」データ書き込み時に、メモリセルのバラ
ツキ、たとえばメモリセルサイズ、トンネル酸化膜厚等
のバラツキにより、書き込み特性がバラツキ、図１４に
示すように、書き込み後のしきい値電圧ＶTH分布の広が
りとなる。特に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの
書き込み動作の場合、ビット毎ベリファイ動作、つまり
書き込みパルスを何回かに分割し、その度毎にベリファ
イを行うので、「０」データ書き込みセルのしきい値電
圧ＶTHの下限は、たとえば０．５Ｖ〜１Ｖ程度に保障さ
れている。したがって、この「０」データ書き込みセル
のしきい値電圧ＶTH分布の広がりの問題は、主として、
過剰書き込みにより異状にしきい値電圧ＶTHの高いセル
の存在によるものである。最近の電源電圧ＶCCの低電圧
化の要求にあって、この「０」データ書き込み後のセル
のしきい値電圧ＶTH分布の広がりをいかに狭く抑え、し
きい値電圧ＶTH分布広がりの狭い書き込み動作を行うか
が、大きな課題になっている。
のしきい値電圧ＶTHは、上述したように、その分布を０
Ｖ＜ＶTH＜ＶCC（電源電圧）の範囲に入れる必要がある
が、この「０」データ書き込み時に、メモリセルのバラ
ツキ、たとえばメモリセルサイズ、トンネル酸化膜厚等
のバラツキにより、書き込み特性がバラツキ、図１４に
示すように、書き込み後のしきい値電圧ＶTH分布の広が
りとなる。特に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの
書き込み動作の場合、ビット毎ベリファイ動作、つまり
書き込みパルスを何回かに分割し、その度毎にベリファ
イを行うので、「０」データ書き込みセルのしきい値電
圧ＶTHの下限は、たとえば０．５Ｖ〜１Ｖ程度に保障さ
れている。したがって、この「０」データ書き込みセル
のしきい値電圧ＶTH分布の広がりの問題は、主として、
過剰書き込みにより異状にしきい値電圧ＶTHの高いセル
の存在によるものである。最近の電源電圧ＶCCの低電圧
化の要求にあって、この「０」データ書き込み後のセル
のしきい値電圧ＶTH分布の広がりをいかに狭く抑え、し
きい値電圧ＶTH分布広がりの狭い書き込み動作を行うか
が、大きな課題になっている。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ書き込み時のしきい値電
圧分布の広がりを狭く抑えることができ、低電圧動作に
適した半導体不揮発性記憶装置を提供することにある。
のであり、その目的は、データ書き込み時のしきい値電
圧分布の広がりを狭く抑えることができ、低電圧動作に
適した半導体不揮発性記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の選択したワード線に所望の電圧を印加して
ＦＮトンネリングにより電荷蓄積層の電荷の注入状態を
変化させることにより、しきい値を所望のしきい値に遷
移させて書き込み動作を行う半導体不揮発性記憶装置
は、上記選択ワード線に第１の電圧を印加して電荷蓄積
層に電荷を注入することによりしきい値を上昇させた後
に、上記選択ワード線に第２の電圧を印加して電荷蓄積
層から電荷を引き抜いてしきい値を所望のしきい値まで
下降させて書き込みを行う手段を有する。また、上記第
１の電圧は正電圧であり、上記第２の電圧は負電圧であ
る。
に、本発明の選択したワード線に所望の電圧を印加して
ＦＮトンネリングにより電荷蓄積層の電荷の注入状態を
変化させることにより、しきい値を所望のしきい値に遷
移させて書き込み動作を行う半導体不揮発性記憶装置
は、上記選択ワード線に第１の電圧を印加して電荷蓄積
層に電荷を注入することによりしきい値を上昇させた後
に、上記選択ワード線に第２の電圧を印加して電荷蓄積
層から電荷を引き抜いてしきい値を所望のしきい値まで
下降させて書き込みを行う手段を有する。また、上記第
１の電圧は正電圧であり、上記第２の電圧は負電圧であ
る。
【００１４】
【作用】本発明によれば、たとえばメモリセルサイズ、
トンネル酸化膜厚等のバラツキにより、電荷蓄積層、た
とえばフローティングゲート中に過剰に電荷を注入しや
すいセルは、同様にフローティングゲート中から電荷を
引き抜きやすいという原理により、第１の電圧、たとえ
ば正電圧を選択ワード線に印加する第１段階目の書き込
み動作で、過剰に電荷を注入してしきい値電圧が異状に
高くなったデータ書き込みセルも、第２の電圧、たとえ
ば負電圧を選択ワード線に印加する第２段階目の書き込
み動作で、過剰な電荷が引き抜かれて、しきい値電圧が
低下する。その結果、データ書き込み後のしきい値電圧
分布の広がりが狭く抑えられる。
トンネル酸化膜厚等のバラツキにより、電荷蓄積層、た
とえばフローティングゲート中に過剰に電荷を注入しや
すいセルは、同様にフローティングゲート中から電荷を
引き抜きやすいという原理により、第１の電圧、たとえ
ば正電圧を選択ワード線に印加する第１段階目の書き込
み動作で、過剰に電荷を注入してしきい値電圧が異状に
高くなったデータ書き込みセルも、第２の電圧、たとえ
ば負電圧を選択ワード線に印加する第２段階目の書き込
み動作で、過剰な電荷が引き抜かれて、しきい値電圧が
低下する。その結果、データ書き込み後のしきい値電圧
分布の広がりが狭く抑えられる。
【００１５】
【実施例】図１および図２は、本発明に係る半導体不揮
発性記憶装置としてのＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの一実施例を示す図で、図１は本発明に係るＮＡＮＤ
型フラッシュＥＥＰＲＯＭの２段階書き込み動作時のバ
イアス条件を示す回路図、図２は２段階書き込み動作時
に選択ワード線、非選択ワード線、ビット線に印加され
る書き込みパルスを示すタイミングチャートである。な
お、図１においては、従来例を示す図８と同一構成部分
は同一符号をもって表している。すなわち、ＷＬ１m 、
ＷＬ２m 、ＷＬ３m 、ＷＬ４m 、およびＷＬ１m+1 、Ｗ
Ｌ２m+1 、ＷＬ３m+1 、ＷＬ４m+1 はそれぞれ４本のワ
ード線、ＳＬ１m 、ＳＬ２m 、およびＳＬ１m+1 、ＳＬ
２m+1 はそれぞれ２本の選択ゲート線、ＢＬn 、ＢＬ
n+1 はビット線、ＭＴ１m,n ，ＭＴ２m,n ，ＭＴ
３m,n ，ＭＴ４m,n 、ＭＴ１m+1,n 、ＭＴ２m+1,n ，Ｍ
Ｔ３m+1,n ，ＭＴ４m+1,n 、およびＭＴ１m,n+1 ，ＭＴ
２m,n+1 ，ＭＴ３m,n+1 ，ＭＴ４m,n+1 、ＭＴ１
m+1,n+1 ，ＭＴ２m+1,n+1，ＭＴ３m+1,n+1 ，ＭＴ４
m+1,n+1 はそれぞれ直列に連なった４個のメモリトラン
ジスタ、ＳＴ１m,n ，ＳＴ２m,n 、ＳＴ１m+1,n ，ＳＴ
２m+1,n 、ＳＴ１m,n+ 1 ，ＳＴ２m,n+1 およびＳＴ１
m+1,n+1 ，ＳＴ２m+1,n+1 はそれぞれ２個の選択トラン
ジスタを示している。
発性記憶装置としてのＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの一実施例を示す図で、図１は本発明に係るＮＡＮＤ
型フラッシュＥＥＰＲＯＭの２段階書き込み動作時のバ
イアス条件を示す回路図、図２は２段階書き込み動作時
に選択ワード線、非選択ワード線、ビット線に印加され
る書き込みパルスを示すタイミングチャートである。な
お、図１においては、従来例を示す図８と同一構成部分
は同一符号をもって表している。すなわち、ＷＬ１m 、
ＷＬ２m 、ＷＬ３m 、ＷＬ４m 、およびＷＬ１m+1 、Ｗ
Ｌ２m+1 、ＷＬ３m+1 、ＷＬ４m+1 はそれぞれ４本のワ
ード線、ＳＬ１m 、ＳＬ２m 、およびＳＬ１m+1 、ＳＬ
２m+1 はそれぞれ２本の選択ゲート線、ＢＬn 、ＢＬ
n+1 はビット線、ＭＴ１m,n ，ＭＴ２m,n ，ＭＴ
３m,n ，ＭＴ４m,n 、ＭＴ１m+1,n 、ＭＴ２m+1,n ，Ｍ
Ｔ３m+1,n ，ＭＴ４m+1,n 、およびＭＴ１m,n+1 ，ＭＴ
２m,n+1 ，ＭＴ３m,n+1 ，ＭＴ４m,n+1 、ＭＴ１
m+1,n+1 ，ＭＴ２m+1,n+1，ＭＴ３m+1,n+1 ，ＭＴ４
m+1,n+1 はそれぞれ直列に連なった４個のメモリトラン
ジスタ、ＳＴ１m,n ，ＳＴ２m,n 、ＳＴ１m+1,n ，ＳＴ
２m+1,n 、ＳＴ１m,n+ 1 ，ＳＴ２m,n+1 およびＳＴ１
m+1,n+1 ，ＳＴ２m+1,n+1 はそれぞれ２個の選択トラン
ジスタを示している。
【００１６】本ＮＡＮＤ型フラッシュＥＥＰＲＯＭにお
いては、図１および図２に示すように、２段階の書き込
み動作を行うように構成されている。すなわち、本実施
例では、データ書き込み動作において、フローティング
ゲート中に電子を注入することによりしきい値電圧ＶTH
を上昇させた直後に、フローティングゲート中の電子を
引き抜くことによってしきい値電圧ＶTHを下降させるこ
とにより所望のしきい値電圧ＶTHに収束させる、２段階
のデータ書き込み動作を行う。また、この２段階のデー
タ書き込み動作は、選択ワード線にプラス電圧を印加し
た直後に、マイナス電圧を印加することにより行う。
いては、図１および図２に示すように、２段階の書き込
み動作を行うように構成されている。すなわち、本実施
例では、データ書き込み動作において、フローティング
ゲート中に電子を注入することによりしきい値電圧ＶTH
を上昇させた直後に、フローティングゲート中の電子を
引き抜くことによってしきい値電圧ＶTHを下降させるこ
とにより所望のしきい値電圧ＶTHに収束させる、２段階
のデータ書き込み動作を行う。また、この２段階のデー
タ書き込み動作は、選択ワード線にプラス電圧を印加し
た直後に、マイナス電圧を印加することにより行う。
【００１７】より具体的には、まず第１段階目の書き込
み動作では、第１０図に示す従来の書き込み動作とまっ
たく同様に、選択ゲート線ＳＬ１m を１０Ｖに設定して
選択トランジスタＳＴ１m n 、ＳＴ１m n+1 をオン状態
にし、選択ゲート線ＳＬ２m，ＳＬ１m+1 ，ＳＬ２m+1
を０Ｖに設定して選択トランジスタＳＴ２m n ，ＳＴ１
m+1,n ，ＳＴ２m+1,n ，ＳＴ２m,n+1 およびＳＴ１m+1,
n+1 ，ＳＴ２m+1,n+1をオフ状態にする。そして、選択
するＮＡＮＤ列のワード線群で、選択するワード線セク
タ（ページ）ＷＬ２m にはおよそ１８Ｖ、非選択のワー
ド線セクタ（ページ）ＷＬ１m ，ＷＬ３m およびＷＬ４
m にはおよそ１０Ｖを印加する。また、「０」データ書
き込みセル（図中実線丸印で囲んだセル）ＭＴ２m,n が
接続のビット線ＢＬn には０Ｖ、「１」データ書き込み
セル（図中破線の丸印で囲んだセル）ＭＴ２m,n;1 のビ
ット線ＢＬn+1 には７Ｖを印加する。その結果、「０」
データ書き込みセルのフローティングゲート中にのみ、
電子がＦＮトンネリングにより注入され、しきい値電圧
ＶTHが消去状態（１データ）のマイナス３Ｖから１Ｖ以
上に上昇する。
み動作では、第１０図に示す従来の書き込み動作とまっ
たく同様に、選択ゲート線ＳＬ１m を１０Ｖに設定して
選択トランジスタＳＴ１m n 、ＳＴ１m n+1 をオン状態
にし、選択ゲート線ＳＬ２m，ＳＬ１m+1 ，ＳＬ２m+1
を０Ｖに設定して選択トランジスタＳＴ２m n ，ＳＴ１
m+1,n ，ＳＴ２m+1,n ，ＳＴ２m,n+1 およびＳＴ１m+1,
n+1 ，ＳＴ２m+1,n+1をオフ状態にする。そして、選択
するＮＡＮＤ列のワード線群で、選択するワード線セク
タ（ページ）ＷＬ２m にはおよそ１８Ｖ、非選択のワー
ド線セクタ（ページ）ＷＬ１m ，ＷＬ３m およびＷＬ４
m にはおよそ１０Ｖを印加する。また、「０」データ書
き込みセル（図中実線丸印で囲んだセル）ＭＴ２m,n が
接続のビット線ＢＬn には０Ｖ、「１」データ書き込み
セル（図中破線の丸印で囲んだセル）ＭＴ２m,n;1 のビ
ット線ＢＬn+1 には７Ｖを印加する。その結果、「０」
データ書き込みセルのフローティングゲート中にのみ、
電子がＦＮトンネリングにより注入され、しきい値電圧
ＶTHが消去状態（１データ）のマイナス３Ｖから１Ｖ以
上に上昇する。
【００１８】続いて、第２段階目の書き込み動作とし
て、すべての選択ゲート線ＳＬ１m 、ワード線ＷＬ
１m ，ＷＬ３m ，ＷＬ４m 、およびビット線ＢＬn+1 を
０Ｖに立ち下げた後、選択するワード線ＷＬ２m にのみ
マイナス１６Ｖを印加する。その結果、選択するワード
線セクタ（ページ）上の「０」データ書き込みセルのう
ち、たとえば、メモリセルサイズのバラツキ、トンネル
酸化膜厚のバラツキ等により、過剰に電子が注入されて
しきい値電圧ＶTHが高くなりすぎた「０」データ書き込
みセルのみ、フローティングゲート中の電子が引き抜か
れ、結果として、「０」データセルのしきい値電圧ＶTH
分布の広がりが狭く抑えられる。
て、すべての選択ゲート線ＳＬ１m 、ワード線ＷＬ
１m ，ＷＬ３m ，ＷＬ４m 、およびビット線ＢＬn+1 を
０Ｖに立ち下げた後、選択するワード線ＷＬ２m にのみ
マイナス１６Ｖを印加する。その結果、選択するワード
線セクタ（ページ）上の「０」データ書き込みセルのう
ち、たとえば、メモリセルサイズのバラツキ、トンネル
酸化膜厚のバラツキ等により、過剰に電子が注入されて
しきい値電圧ＶTHが高くなりすぎた「０」データ書き込
みセルのみ、フローティングゲート中の電子が引き抜か
れ、結果として、「０」データセルのしきい値電圧ＶTH
分布の広がりが狭く抑えられる。
【００１９】次に、上述した２段階の書き込み動作を行
うことにより、たとえば、メモリセルサイズがばらつい
たり、トンネル酸化膜厚がばらついても、「０」データ
書き込みセルのしきい値電圧ＶTH分布広がりが狭く抑え
られるメカニズムについて、図３〜図６の具体的なシミ
ュレーション例を参照しながら、段階毎に順を追って説
明する。
うことにより、たとえば、メモリセルサイズがばらつい
たり、トンネル酸化膜厚がばらついても、「０」データ
書き込みセルのしきい値電圧ＶTH分布広がりが狭く抑え
られるメカニズムについて、図３〜図６の具体的なシミ
ュレーション例を参照しながら、段階毎に順を追って説
明する。
【００２０】メモリセルサイズ（Ｗ長）がばらついた場
合 図３は、メモリトランジスタサイズのチャネル幅Ｗ長
が、標準のＷ＝０．９μｍから、０．８μｍ、０．７μ
ｍ、０．６μｍとプロセス上のバラツキにより、小さく
なった場合の、第１段階目の書き込み動作のシミュレー
ション結果を示す図である。また、図４は、同様に、メ
モリトランジスタサイズのＷ長が標準のＷ＝０．９μｍ
から０．８μｍ、０．７μｍ、０．６μｍとプロセス上
のバラツキにより、小さくなった場合の第２段階目の書
き込み動作のシミュレーション結果を示す図である。図
３および図４において、横軸は時間を、縦軸はしきい値
電圧ＶTHをそれぞれ表している。また、図３および図４
において、Ｗ−０９で示す曲線はＷ＝０．９μｍのとき
の特性を、Ｗ−０８で示す曲線はＷ＝０．８μｍのとき
の特性を、Ｗ−０７で示す曲線はＷ＝０．７μｍのとき
の特性を、Ｗ−０６で示す曲線はＷ＝０．６μｍのとき
の特性をそれぞれ示している。
合 図３は、メモリトランジスタサイズのチャネル幅Ｗ長
が、標準のＷ＝０．９μｍから、０．８μｍ、０．７μ
ｍ、０．６μｍとプロセス上のバラツキにより、小さく
なった場合の、第１段階目の書き込み動作のシミュレー
ション結果を示す図である。また、図４は、同様に、メ
モリトランジスタサイズのＷ長が標準のＷ＝０．９μｍ
から０．８μｍ、０．７μｍ、０．６μｍとプロセス上
のバラツキにより、小さくなった場合の第２段階目の書
き込み動作のシミュレーション結果を示す図である。図
３および図４において、横軸は時間を、縦軸はしきい値
電圧ＶTHをそれぞれ表している。また、図３および図４
において、Ｗ−０９で示す曲線はＷ＝０．９μｍのとき
の特性を、Ｗ−０８で示す曲線はＷ＝０．８μｍのとき
の特性を、Ｗ−０７で示す曲線はＷ＝０．７μｍのとき
の特性を、Ｗ−０６で示す曲線はＷ＝０．６μｍのとき
の特性をそれぞれ示している。
【００２１】図３に示すように、チャネル幅Ｗ長が標準
の０．９μｍからプロセス上のバラツキにより０．８μ
ｍ、０．７μｍ、０．６μｍと小さくなった場合、メモ
リトランジスタのカップリングレシオが大きくなること
により、「０」データ書き込み時にフローティングゲー
ト中に電子を注入しやすくなる。その結果、第１段階目
の書き込み動作では、過剰書き込みなり、しきい値電圧
ＶTHの上昇が非常に激しいものとなる。たとえば、Ｗ＝
０．９μｍから０．８μｍ、０．７μｍ、０．６μｍと
小さくなると、およそ１ｍ sec（秒）の標準書き込み時
間で「０」データ書き込みセルのしきい値電圧ＶTHは１
Ｖ程度からおよそ２Ｖ、３Ｖ、４Ｖと上昇する。
の０．９μｍからプロセス上のバラツキにより０．８μ
ｍ、０．７μｍ、０．６μｍと小さくなった場合、メモ
リトランジスタのカップリングレシオが大きくなること
により、「０」データ書き込み時にフローティングゲー
ト中に電子を注入しやすくなる。その結果、第１段階目
の書き込み動作では、過剰書き込みなり、しきい値電圧
ＶTHの上昇が非常に激しいものとなる。たとえば、Ｗ＝
０．９μｍから０．８μｍ、０．７μｍ、０．６μｍと
小さくなると、およそ１ｍ sec（秒）の標準書き込み時
間で「０」データ書き込みセルのしきい値電圧ＶTHは１
Ｖ程度からおよそ２Ｖ、３Ｖ、４Ｖと上昇する。
【００２２】続いて、第２段階目の書き込み動作による
と、Ｗ長がプロセス上のバラツキにより小さくなり、第
１段階目の書き込み動作で過剰書き込みによりしきい値
電圧ＶTHが上昇しすぎたメモリセルは、第２段階目の書
き込み動作で、フローティングゲート中の電子が引き抜
かれやすくなる。その結果、図４からわかるように、お
よそ３０μ秒程度の書き込み時間で、しきい値電圧ＶTH
分布の広がりは、図３の第１段階書き込み動作直後のお
よそ３Ｖ程度から、図４の第２段階書き込み動作直後で
は、およそ１Ｖ程度と、大幅に狭く抑えられる。つま
り、プロセス上のバラツキにより、第１段階目の書き込
み動作で過剰に電子が注入されて、しきい値電圧ＶTHが
上昇しすぎたメモリセルも、第２段階目の書き込み動作
で過剰電子が引き抜かれ、その結果、「０」データ書き
込みセルのしきい値電圧ＶTHのバラツキが抑えられる。
と、Ｗ長がプロセス上のバラツキにより小さくなり、第
１段階目の書き込み動作で過剰書き込みによりしきい値
電圧ＶTHが上昇しすぎたメモリセルは、第２段階目の書
き込み動作で、フローティングゲート中の電子が引き抜
かれやすくなる。その結果、図４からわかるように、お
よそ３０μ秒程度の書き込み時間で、しきい値電圧ＶTH
分布の広がりは、図３の第１段階書き込み動作直後のお
よそ３Ｖ程度から、図４の第２段階書き込み動作直後で
は、およそ１Ｖ程度と、大幅に狭く抑えられる。つま
り、プロセス上のバラツキにより、第１段階目の書き込
み動作で過剰に電子が注入されて、しきい値電圧ＶTHが
上昇しすぎたメモリセルも、第２段階目の書き込み動作
で過剰電子が引き抜かれ、その結果、「０」データ書き
込みセルのしきい値電圧ＶTHのバラツキが抑えられる。
【００２３】トンネル酸化膜厚（Ｔｏｘ）がばらついた
場合 図５は、トンネル酸化膜厚Ｔｏｘが、標準のＴｏｘ＝１
２ｎｍから、１１ｎｍ，１０ｎｍ，９ｎｍとプロセス上
のバラツキにより、薄くなった場合の第１段階目の書き
込み動作のシミュレーション結果を示す図である。ま
た、図６は、同様に、トンネル酸化膜厚Ｔｏｘが標準の
Ｔｏｘ＝１２ｎｍから、１１ｎｍ，１０ｎｍ、９ｎｍと
プロセス上のバラツキにより薄くなった場合の第２段階
目の書き込み動作のシミュレーション結果を示す図であ
る。図５および図６において、横軸は時間を、縦軸はし
きい値電圧ＶTHをそれぞれ表している。また、図５およ
び図６において、Ｔｏｘ−１２で示す曲線はＴｏｘ＝１
２ｎｍのときの特性を、Ｔｏｘ−１１で示す曲線はＴｏ
ｘ＝１１ｎｍのときの特性をＴｏｘ−１０で示す曲線は
Ｔｏｘ＝１０ｎｍのときの特性をＴｏｘ−０９で示す曲
線はＴｏｘ＝９ｎｍのときの特性をそれぞれ示してい
る。
場合 図５は、トンネル酸化膜厚Ｔｏｘが、標準のＴｏｘ＝１
２ｎｍから、１１ｎｍ，１０ｎｍ，９ｎｍとプロセス上
のバラツキにより、薄くなった場合の第１段階目の書き
込み動作のシミュレーション結果を示す図である。ま
た、図６は、同様に、トンネル酸化膜厚Ｔｏｘが標準の
Ｔｏｘ＝１２ｎｍから、１１ｎｍ，１０ｎｍ、９ｎｍと
プロセス上のバラツキにより薄くなった場合の第２段階
目の書き込み動作のシミュレーション結果を示す図であ
る。図５および図６において、横軸は時間を、縦軸はし
きい値電圧ＶTHをそれぞれ表している。また、図５およ
び図６において、Ｔｏｘ−１２で示す曲線はＴｏｘ＝１
２ｎｍのときの特性を、Ｔｏｘ−１１で示す曲線はＴｏ
ｘ＝１１ｎｍのときの特性をＴｏｘ−１０で示す曲線は
Ｔｏｘ＝１０ｎｍのときの特性をＴｏｘ−０９で示す曲
線はＴｏｘ＝９ｎｍのときの特性をそれぞれ示してい
る。
【００２４】図５に示すように、トンネル酸化膜厚Ｔｏ
ｘが標準の１２ｎｍからプロセス上のバラツキにより１
１ｎｍ、１０ｎｍ、９ｎｍと薄くなった場合、ＦＮトン
ネリングが起こり易くなることにより、「０」データ書
き込み時にフローティングゲート中に電子を注入しやす
くなる。その結果、第１段階目の書き込み動作では、過
剰書き込みとなり、しきい値電圧ＶTHの上昇が非常に激
しいものとなる。たとえば、Ｔｏｘ＝１２ｎｍから１１
ｎｍ、１０ｎｍ、９ｎｍと薄くなると、およそ１ｍ秒の
標準書き込み時間で「０」データ書き込みセルのしきい
値電圧Ｖ THは、１Ｖ程度からおよそ２Ｖ、３Ｖ、４Ｖと
上昇する。
ｘが標準の１２ｎｍからプロセス上のバラツキにより１
１ｎｍ、１０ｎｍ、９ｎｍと薄くなった場合、ＦＮトン
ネリングが起こり易くなることにより、「０」データ書
き込み時にフローティングゲート中に電子を注入しやす
くなる。その結果、第１段階目の書き込み動作では、過
剰書き込みとなり、しきい値電圧ＶTHの上昇が非常に激
しいものとなる。たとえば、Ｔｏｘ＝１２ｎｍから１１
ｎｍ、１０ｎｍ、９ｎｍと薄くなると、およそ１ｍ秒の
標準書き込み時間で「０」データ書き込みセルのしきい
値電圧Ｖ THは、１Ｖ程度からおよそ２Ｖ、３Ｖ、４Ｖと
上昇する。
【００２５】続いて、第２段階目の書き込み動作による
と、トンネル酸化膜厚Ｔｏｘがプロセス上のバラツキに
より薄くなり、第１段階目の書き込み動作で過剰書き込
みによりしきい値電圧ＶTHが上昇しすぎたメモリセル
は、第２段階目の書き込み動作でフローティングゲート
中の電子が引き抜かれやすくなる。その結果、図６から
わかるように、およそ３０μ秒程度の書き込み時間で、
しきい値電圧ＶTH分布の広がりは、図５の第１段階書き
込み動作直後のおよそ３Ｖ程度から、図６の第２段階書
き込み動作直後では、およそ１Ｖ程度と、大幅に狭く抑
えられる。つまり、プロセス上のバラツキにより、第１
段階目の書き込み動作で過剰に電子が注入されて、しき
い値電圧ＶTHが上昇しすぎたメモリセルも、第２段階目
の書き込み動作で過剰電子が引き抜かれ、その結果、
「０」データ書き込みセルのしきい値電圧ＶTHのバラツ
キが抑えられる。
と、トンネル酸化膜厚Ｔｏｘがプロセス上のバラツキに
より薄くなり、第１段階目の書き込み動作で過剰書き込
みによりしきい値電圧ＶTHが上昇しすぎたメモリセル
は、第２段階目の書き込み動作でフローティングゲート
中の電子が引き抜かれやすくなる。その結果、図６から
わかるように、およそ３０μ秒程度の書き込み時間で、
しきい値電圧ＶTH分布の広がりは、図５の第１段階書き
込み動作直後のおよそ３Ｖ程度から、図６の第２段階書
き込み動作直後では、およそ１Ｖ程度と、大幅に狭く抑
えられる。つまり、プロセス上のバラツキにより、第１
段階目の書き込み動作で過剰に電子が注入されて、しき
い値電圧ＶTHが上昇しすぎたメモリセルも、第２段階目
の書き込み動作で過剰電子が引き抜かれ、その結果、
「０」データ書き込みセルのしきい値電圧ＶTHのバラツ
キが抑えられる。
【００２６】図７は、本発明による２段階書き込み動作
によるしきい値電圧ＶTHの分布状態を示す図である。図
７において、横軸はしきい値電圧ＶTHを、縦軸はメモリ
セル分布密度をそれぞれ表している。また、図７中、Ｅ
Ｒで示す曲線は消去状態の分布特性、ＷＲ−１で示す曲
線は第１段階目の書き込み状態の分布特性、ＷＲ−２で
示す曲線は第２段階目の書き込み状態の分布特性をそれ
ぞれ示している。図７に示すように、本発明の２段階書
き込み動作により、しきい値電圧ＶTH分布のバラツキ、
特に、「０」データ書き込みセルの過剰書き込みセルの
しきい値ＶTHが下げられて、書き込み後のしきい値電圧
ＶTH分布のバラツキが抑えられる。その結果、「０」デ
ータ書き込みセルのしきい値電圧ＶTHの分布の広がりが
狭くなる。
によるしきい値電圧ＶTHの分布状態を示す図である。図
７において、横軸はしきい値電圧ＶTHを、縦軸はメモリ
セル分布密度をそれぞれ表している。また、図７中、Ｅ
Ｒで示す曲線は消去状態の分布特性、ＷＲ−１で示す曲
線は第１段階目の書き込み状態の分布特性、ＷＲ−２で
示す曲線は第２段階目の書き込み状態の分布特性をそれ
ぞれ示している。図７に示すように、本発明の２段階書
き込み動作により、しきい値電圧ＶTH分布のバラツキ、
特に、「０」データ書き込みセルの過剰書き込みセルの
しきい値ＶTHが下げられて、書き込み後のしきい値電圧
ＶTH分布のバラツキが抑えられる。その結果、「０」デ
ータ書き込みセルのしきい値電圧ＶTHの分布の広がりが
狭くなる。
【００２７】以上説明したように、本実施例によれば、
データ書き込み動作において、選択ワード線にプラス電
圧を印加しＦＮトンネリングによりフローティングゲー
ト中に電子を注入することによりしきい値電圧ＶTHを上
昇させた直後に、選択ワード線にマイナス電圧を印加し
フローティングゲート中の電子を引き抜くことによって
しきい値電圧ＶTHを下降させることにより所望のしきい
値電圧ＶTHに収束させる、２段階のデータ書き込み動作
を行うようにしたので、プロセス上のバラツキ等により
書き込み特性がばらついても、「０」データ書き込みセ
ルのしきい値電圧ＶTHのバラツキを小さく抑えることが
できる。その結果、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
の読み出し時の動作マージンが広がるだけでなく、今後
の電源電圧の低電圧化に対しても適用できる低電圧動作
可能なフラッシュメモリを実現できる。
データ書き込み動作において、選択ワード線にプラス電
圧を印加しＦＮトンネリングによりフローティングゲー
ト中に電子を注入することによりしきい値電圧ＶTHを上
昇させた直後に、選択ワード線にマイナス電圧を印加し
フローティングゲート中の電子を引き抜くことによって
しきい値電圧ＶTHを下降させることにより所望のしきい
値電圧ＶTHに収束させる、２段階のデータ書き込み動作
を行うようにしたので、プロセス上のバラツキ等により
書き込み特性がばらついても、「０」データ書き込みセ
ルのしきい値電圧ＶTHのバラツキを小さく抑えることが
できる。その結果、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
の読み出し時の動作マージンが広がるだけでなく、今後
の電源電圧の低電圧化に対しても適用できる低電圧動作
可能なフラッシュメモリを実現できる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
データ書き込み動作において、データ書き込み後のしき
い値電圧分布の広がりを抑えることができ、しきい値電
圧分布の広がりが狭く、読み出し時の動作マージンを広
げることができ、今後の低電圧化に適したデータ書き込
み動作を実現できる利点がある。
データ書き込み動作において、データ書き込み後のしき
い値電圧分布の広がりを抑えることができ、しきい値電
圧分布の広がりが狭く、読み出し時の動作マージンを広
げることができ、今後の低電圧化に適したデータ書き込
み動作を実現できる利点がある。
【図１】本発明に係るＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの２段階書き込み動作時のバイアス条件を示す回路図
である。
Ｍの２段階書き込み動作時のバイアス条件を示す回路図
である。
【図２】本発明に係る２段階書き込み動作時に選択ワー
ド線、非選択ワード線、ビット線に印加される書き込み
パルスを示すタイミングチャートである。
ド線、非選択ワード線、ビット線に印加される書き込み
パルスを示すタイミングチャートである。
【図３】メモリトランジスタサイズのチャネル幅Ｗ長
が、標準のＷ＝０．９μｍから、０．８μｍ、０．７μ
ｍ、０．６μｍとプロセス上のバラツキにより、小さく
なった場合の、第１段階目の書き込み動作のシミュレー
ション結果を示す図である。
が、標準のＷ＝０．９μｍから、０．８μｍ、０．７μ
ｍ、０．６μｍとプロセス上のバラツキにより、小さく
なった場合の、第１段階目の書き込み動作のシミュレー
ション結果を示す図である。
【図４】メモリトランジスタサイズのＷ長が標準のＷ＝
０．９μｍから０．８μｍ、０．７μｍ、０．６μｍと
プロセス上のバラツキにより、小さくなった場合の第２
段階目の書き込み動作のシミュレーション結果を示す図
である。
０．９μｍから０．８μｍ、０．７μｍ、０．６μｍと
プロセス上のバラツキにより、小さくなった場合の第２
段階目の書き込み動作のシミュレーション結果を示す図
である。
【図５】トンネル酸化膜厚Ｔｏｘが、標準のＴｏｘ＝１
２ｎｍから、１１ｎｍ，１０ｎｍ，９ｎｍとプロセス上
のバラツキにより、薄くなった場合の第１段階目の書き
込み動作のシミュレーション結果を示す図である。
２ｎｍから、１１ｎｍ，１０ｎｍ，９ｎｍとプロセス上
のバラツキにより、薄くなった場合の第１段階目の書き
込み動作のシミュレーション結果を示す図である。
【図６】トンネル酸化膜厚Ｔｏｘが標準のＴｏｘ＝１２
ｎｍから、１１ｎｍ，１０ｎｍ、９ｎｍとプロセス上の
バラツキにより薄くなった場合の第２段階目の書き込み
動作のシミュレーション結果を示す図である。
ｎｍから、１１ｎｍ，１０ｎｍ、９ｎｍとプロセス上の
バラツキにより薄くなった場合の第２段階目の書き込み
動作のシミュレーション結果を示す図である。
【図７】本発明による２段階書き込み動作によるしきい
値電圧ＶTHの分布状態を示す図である。
値電圧ＶTHの分布状態を示す図である。
【図８】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの一例を示
すメモリアレイ図である。
すメモリアレイ図である。
【図９】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去動作
時のバイアス条件を示す回路図である。
時のバイアス条件を示す回路図である。
【図１０】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込
み動作時の従来のバイアス条件を示す回路図である。
み動作時の従来のバイアス条件を示す回路図である。
【図１１】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出
し動作時のバイアス条件を示す回路図である。
し動作時のバイアス条件を示す回路図である。
【図１２】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
消去、書き込み、読み出しの各動作時の設定電圧を示す
図である。
消去、書き込み、読み出しの各動作時の設定電圧を示す
図である。
【図１３】図１０の従来の書き込み動作時に印加される
書き込みパルスのタイミングチャートを示す図である。
書き込みパルスのタイミングチャートを示す図である。
【図１４】従来の書き込み動作によるしきい値電圧ＶTH
の分布状態を示す図である。
の分布状態を示す図である。
ＷＬ１m 〜ＷＬ４m 、ＷＬ１m+1 〜ＷＬ４m+1 …ワード
線 ＳＬ１m 、ＳＬ２m 、ＳＬ１m+1 、ＳＬ２m+1 …選択ゲ
ート線 ＢＬn 、ＢＬn+1 …ビット線 ＭＴ１m,n 〜ＭＴ４m,n 、ＭＴ１m+1,n 〜ＭＴ
４m+1,n 、ＭＴ１m,n+1 〜ＭＴ４m,n+1 、ＭＴ１
m+1,n+1 〜ＭＴ４m+1,n+1 …メモリトランジスタ、ＳＴ
１m,n ，ＳＴ２m,n 、ＳＴ１m+1,n ，ＳＴ２m+1,n 、Ｓ
Ｔ１m,n+1 ，ＳＴ２m,n+1 ＳＴ１m+1,n+1 ，ＳＴ２
m+1,n+1 …選択トランジスタ
線 ＳＬ１m 、ＳＬ２m 、ＳＬ１m+1 、ＳＬ２m+1 …選択ゲ
ート線 ＢＬn 、ＢＬn+1 …ビット線 ＭＴ１m,n 〜ＭＴ４m,n 、ＭＴ１m+1,n 〜ＭＴ
４m+1,n 、ＭＴ１m,n+1 〜ＭＴ４m,n+1 、ＭＴ１
m+1,n+1 〜ＭＴ４m+1,n+1 …メモリトランジスタ、ＳＴ
１m,n ，ＳＴ２m,n 、ＳＴ１m+1,n ，ＳＴ２m+1,n 、Ｓ
Ｔ１m,n+1 ，ＳＴ２m,n+1 ＳＴ１m+1,n+1 ，ＳＴ２
m+1,n+1 …選択トランジスタ
Claims (2)
- 【請求項１】 選択したワード線に所望の電圧を印加し
てＦＮトンネリングにより電荷蓄積層の電荷の注入状態
を変化させることにより、しきい値を所望のしきい値に
遷移させて書き込み動作を行う半導体不揮発性記憶装置
であって、 上記選択ワード線に第１の電圧を印加して電荷蓄積層に
電荷を注入することによりしきい値を上昇させた後に、
上記選択ワード線に第２の電圧を印加して電荷蓄積層か
ら電荷を引き抜いてしきい値を所望のしきい値まで下降
させて書き込みを行う手段を有する半導体不揮発性記憶
装置。 - 【請求項２】 上記第１の電圧は正電圧であり、上記第
２の電圧は負電圧である請求項１記載の半導体不揮発性
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10679594A JPH07320487A (ja) | 1994-05-20 | 1994-05-20 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10679594A JPH07320487A (ja) | 1994-05-20 | 1994-05-20 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07320487A true JPH07320487A (ja) | 1995-12-08 |
Family
ID=14442831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10679594A Pending JPH07320487A (ja) | 1994-05-20 | 1994-05-20 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07320487A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018132A1 (fr) * | 1996-10-17 | 1998-04-30 | Hitachi, Ltd. | Dispositif a memoire semi-conducteur remanente et son procede d'exploitation |
| US7804712B2 (en) | 2007-07-10 | 2010-09-28 | Samsung Electronics Co., Ltd. | Flash memory device and program recovery method thereof |
| JP2011014817A (ja) * | 2009-07-06 | 2011-01-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011100533A (ja) * | 2009-11-05 | 2011-05-19 | Fs Semiconductor Corp Ltd | フラッシュｅｐｒｏｍの閾値電圧降下方法及びその構造 |
| CN102132355A (zh) * | 2008-07-02 | 2011-07-20 | 桑迪士克公司 | 校正过度编程非易失性存储器 |
| US9007846B2 (en) | 2012-08-10 | 2015-04-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
| JP2017139036A (ja) * | 2016-02-01 | 2017-08-10 | 東芝メモリ株式会社 | メモリデバイス |
-
1994
- 1994-05-20 JP JP10679594A patent/JPH07320487A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018132A1 (fr) * | 1996-10-17 | 1998-04-30 | Hitachi, Ltd. | Dispositif a memoire semi-conducteur remanente et son procede d'exploitation |
| US7804712B2 (en) | 2007-07-10 | 2010-09-28 | Samsung Electronics Co., Ltd. | Flash memory device and program recovery method thereof |
| US8085589B2 (en) | 2007-07-10 | 2011-12-27 | Samsung Electronics Co., Ltd. | Flash memory device and program recovery method thereof |
| CN102132355A (zh) * | 2008-07-02 | 2011-07-20 | 桑迪士克公司 | 校正过度编程非易失性存储器 |
| JP2011014817A (ja) * | 2009-07-06 | 2011-01-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8654586B2 (en) | 2009-07-06 | 2014-02-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2011100533A (ja) * | 2009-11-05 | 2011-05-19 | Fs Semiconductor Corp Ltd | フラッシュｅｐｒｏｍの閾値電圧降下方法及びその構造 |
| US9007846B2 (en) | 2012-08-10 | 2015-04-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
| JP2017139036A (ja) * | 2016-02-01 | 2017-08-10 | 東芝メモリ株式会社 | メモリデバイス |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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