JP3541832B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素等のワイドバンドギャップ半導体を用いた電界効果トランジスタ及びその製造方法に係り、特に、オン抵抗を低減する技術に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣという）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下、Ｓｉという）と比較して一桁も大きい。更に、ＳｉＣの自然酸化物はＳｉＯ2であり、Ｓｉと同様の方法により容易に炭化珪素の表面上に熱酸化膜を形成することができる。
【０００３】
このため、ＳｉＣは、例えば電気自動車にて用いる、高速／高電圧スイッチング素子、特に、高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待されている。
【０００４】
このような電力用半導体素子としては一般的に、ＭＯＳ構造を有するパワーＦＥＴ、とりわけ溝ゲート型ＭＯＳＦＥＴ、プレーナ型ＭＯＳＦＥＴの２種類の構造が使用される。溝ゲート型ＭＯＳＦＥＴ構造は、プレーナ型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗化することができ、高いチャネル密度とすることができるので、Ｓｉを用いた素子にあっては、溝ゲート型ＭＯＳＦＥＴ構造が優れた特性を有していた。
【０００５】
ところが、ＳｉＣで溝ゲート型パワーＭＯＳＦＥＴを作製すると、ＳｉＣの絶縁破壊電界がＳｉより一桁も大きいので、溝底部のゲート絶縁膜に電界が集中して絶縁電界に達し、半導体が絶縁電界に達する前に素子が破壊するという問題が発生する。また、ドライエッチングにより形成される溝の側壁、即ち、チャネル形成面には、イオンエッチングによるダメージが生じるため、ＭＯＳ界面特性が劣化してチャネル抵抗が高くなるという問題があった（特願平１０−３０８５１０号公報記載）。
【０００６】
そこで、プレーナ型ＭＯＳＦＥＴ構造がＳｉＣの電力用トランジスタ素子として再び注目を集めている。図１０は、従来におけるＳｉＣプレーナ型ＭＯＳＦＥＴの構造を示す断面図であり、高濃度Ｎ+型ＳｉＣからなるワイドバンドギャップ半導体基板１０上に、Ｎ-型ＳｉＣからなるエピタキシャル領域２０が形成されている。
【０００７】
そして、該エピタキシャル領域２０の表層部における所定領域には、Ｐ-型ベース領域３０、及びＮ+型ソース領域４０が形成される。また、Ｎ-型ＳｉＣエピタキシャル領域２０の上にはゲート絶縁膜５０を介してゲート電極６０が配置され、このゲート電極６０は、層間絶縁膜７０にて覆われている。Ｐ-型ベース領域３０、及びＮ+型ソース領域４０と接するように、ソース電極８０が形成されると共に、Ｎ+型ＳｉＣ基板１０の裏面には、ドレイン電極９０が形成されている。
【０００８】
図１１は、このプレーナ型ＭＯＳＦＥＴの、電流の流れを模式的に示す説明図であり、同図（ａ）はオフ時、（ｂ）はオン時をそれぞれ示している。
【０００９】
同図（ｂ）に示すように、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極６０に正の電圧が印加されると、ゲート電極６０に対向したＰ-型ベース領域３０の表層に反転型のチャネル領域１５０が形成され、ドレイン電極９０からソース電極８０へと電子を流すことが可能となる。
【００１０】
また、同図（ａ）に示すように、ゲート電極６０に印加された電圧を取り去ることによって、ドレイン電極９０とソース電極８０との間は電気的に絶縁される。これにより、スイッチング機能を示すことになる。なお、このとき素子の耐圧は、Ｐ-型ベース領域３０とＮ-型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウン（なだれ降伏）で決まり、ゲート絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層（図１１（ａ）の符号１６０参照）によってシールドされるから、ドレイン耐圧が高い。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１０に示した如くのＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜５０と反転型のチャネル領域１５０との界面に不完全な結晶構造、即ち、多量の界面準位が存在することが知られている（V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys, Stat. Sol. (A) 162 (1997) 321.）。
【００１２】
このため、ゲート電極６０に電圧を印加して形成した、チャネル領域１５０表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができず、結果的にＳｉＣプレーナ型ＭＯＳＦＥＴのオン抵抗が高くなってしまうという問題があった。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、低オン抵抗の高耐圧電界効果トランジスタを提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、前記チャネル領域よりも深い位置まで形成される縮退した第二導電型のソース領域と、前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備えたことを特徴とする。
【００１５】
請求項２に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝に沿って、前記半導体エピタキシャル層の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続されるように形成され、所定深さを有する縮退した第二導電型のソース領域と、前記縮退した第二導電型のソース領域の下側に、前記チャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、少なくとも前記溝内における前記チャネル領域の表面に形成されたゲート絶縁膜と、前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極と、を備えたことを特徴とする。
【００１６】
請求項３に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、所定深さを有する縮退した第二導電型のソース領域と、前記縮退した第二導電型のソース領域の下側に、前記第一導電型のチャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備えたことを特徴とする。
【００１７】
請求項４に記載の発明は、前記縮退していない第一導電型のチャネル領域は、前記ゲート電極に正の電圧を印加したとき、前記チャネル領域表層に、電子濃度が非常に大きい縮退した状態が実現される程度の不純物濃度とされることを特徴とする。
【００１８】
請求項５に記載の発明は、前記ワイドバンドギャップ半導体基板の裏面に、ドレイン電極を形成したことを特徴とする。
【００１９】
請求項６に記載の発明は、前記ワイドバンドギャップ半導体基板として、炭化珪素半導体からなるものを用いたことを特徴とする。
【００２０】
請求項７に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層を形成する第１ａのステップと、前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第２ａのステップと、前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続するように、所定深さを有する縮退した第二導電型のソース領域を形成する第３ａのステップと、前記チャネル領域の表面にゲート絶縁膜を形成する第４ａのステップと、前記ゲート絶縁膜の上にゲート電極を形成する５ａのステップと、を備えたことを特徴とする。
【００２１】
請求項８に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層を形成する第１ｂのステップと、前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する第二導電型の低濃度ソース領域を形成する第２ｂのステップと、前記半導体エピタキシャル層の所定領域に、前記低濃度ソース領域と接続されるように、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第３ｂのステップと、前記半導体エピタキシャル層の表層部に、縮退している第二導電型のソース領域を形成する第４ｂのステップと、前記半導体エピタキシャル層の表層部の、前記縮退していない第一導電型のチャネル領域を形成した部位に、所定深さを有する溝を形成する第５ｂのステップと、少なくとも前記溝内における前記第一導電型のチャネル領域の表面にゲート絶縁膜を形成する第６ｂのステップと、前記溝内における前記ゲート絶縁膜の内側にゲート電極を形成する第７ｂのステップと、を備えたことを特徴とする。
【００２２】
【発明の効果】
請求項１に記載の発明によれば、ゲート電極に正の電圧を印加することで第一導電型チャネル領域の表層に高濃度の電子が誘起され電子濃度が非常に大きい縮退した状態となり、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。トンネル電流の大きさは第一導電型チャネル領域の表層に誘起される電子の濃度に依存するので、ドレイン電流はゲート電極に印加する電圧により制御することができる。
【００２３】
更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるので、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。また、素子の耐圧は、第二導電型のソース領域と第一導電型の半導体エピタキシャル層とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくすることができる。
【００２４】
以上より、請求項１に記載の発明によれば、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。
【００２５】
請求項２に記載の発明によれば、溝ゲート型構造としたことで、請求項１に記載した効果に加え、更に、より狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる。
【００２６】
請求項３に記載の発明によれば、第二導電型の低濃度ソース領域を、縮退した第二導電型のソース領域と接続するように設けたことで、素子の耐圧はこの第二導電型の低濃度ソース領域と第一導電型の半導体エピタキシャル層とのＰＮ接合のアバランシェブレークダウンで決まるように設計でき、破壊耐量をより大きなものにできる。
【００２７】
請求項４に記載の発明によれば、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に電圧を印加しない場合は、第一導電型のチャネル領域の電子濃度は、第二導電型のソース領域にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、第一導電型のチャネル領域と第二導電型のソース領域は逆方向バイアスになり、ソース・ドレイン間には電流が流れない。
【００２８】
一方でゲート電極に正の電圧を印加すると、第一導電型チャネル領域の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した状態が実現され、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。また、トンネル電流の大きさは第一導電型チャネル領域の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極に印加する電圧により制御できる。
【００２９】
以上より、請求項４に記載の発明によれば、電界効果トランジスタのスイッチング機能を、ＭＯＳゲートの印加電圧により効果的に行うことができる。
【００３０】
請求項５に記載の発明によれば、縦型構造の電力用トランジスタを作製できるので、横型構造と比較して、より狭い表面積で低オン抵抗化ができる。
【００３１】
請求項６に記載の発明によれば、ワイドバンドギャップ半導体基板として、最大絶縁破壊電界が珪素と比較して一桁も大きいＳｉＣからなるものを用いるので、電気的な耐圧特性に優れ、高耐圧化が容易となる。
【００３２】
請求項７に記載の発明方法によれば、プレーナ型の電界効果トランジスタを容易に作製することができる。
【００３３】
請求項８に記載の発明方法によれば、ゲート溝型電界効果トランジスタを容易に作成することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。なお、本実施形態では、ゲート絶縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたＭＥＳＦＥＴ型とすることも可能である。
【００３５】
また、以下では、第一導電型としてＮ型、第二導電型としてＰ型を例に説明する。更に、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００３６】
［第１の実施形態；プレーナ型パワートンネル電界効果トランジスタ（その１）］
図１は、本発明の、第１の実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの、単位セルの断面図である。
【００３７】
同図に示すように、ドレイン領域となるＮ+型ＳｉＣ基板１１上に、Ｎ-型エピタキシャル領域２１が積層されたウエハにおいて、Ｎ-型エピタキシャル領域２１の所定の領域に、縮退した（即ち、フェルミ準位が価電子帯にあるように不純物密度が多くなっている）Ｐ++型のソース領域１１０が形成されている。
【００３８】
同様に、Ｎ-型エピタキシャル領域２１の所定の領域に、縮退していないＮ+型チャネル領域１００が形成されている。また、Ｎ+型チャネル領域１００の表面には、ゲート絶縁膜５１を介してゲート電極６１が配置され、ゲート電極６１は層間絶縁膜７１にて覆われている。ここで、Ｎ+チャネル領域１００は、ゲート電極６１に正の電圧を印加した時、チャネル領域１００の表層に、電子濃度が非常に大きい縮退した状態が実現される程度の大きな不純物濃度となるように設計されている。
【００３９】
また、Ｐ++型ソース領域１１０上には、ソース電極８１が形成されるとともに、Ｎ+型ＳｉＣ基板１１の裏面にはドレイン電極９１が形成されている。
【００４０】
次に、本実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの製造方法の一例を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００４１】
まず、図２（ａ）の工程では、Ｎ+型ＳｉＣ基板１１の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピタキシャル領域２１を形成する（第１ａのステップ）。
【００４２】
次いで、同図（ｂ）の工程では、マスク材１３０を用いて、Ｎ-型ＳｉＣエピタキシャル領域２１の所定の領域に、例えば、１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮退していない）チャネル領域１００を形成する（第２ａのステップ）。この際、総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物としては、燐の他に窒素、ヒ素等を用いてもよい。
【００４３】
図２（ｃ）の工程では、マスク材１３１を用いて、例えば、１００〜１０００℃の高温でアルミニウムイオンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ++型（縮退している）ソース領域１１０を形成する（第３ａのステップ）。この際、総ドーズ量は、例えば、１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００４４】
なお、この例ではＮ+型チャネル領域１００を形成するための燐イオン注入を先に行ったが、Ｐ++型ソース領域１１０を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+型チャネル領域１００を形成するための燐イオン注入を行うようにすることも可能である。
【００４５】
次いで、図３（ｄ）の工程では、例えば、１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００４６】
図３（ｅ）の工程では、Ｎ+型チャネル領域１００の上面を含むエピタキシャル領域２１の表面にゲート絶縁膜５１を、例えば、９００〜１３００℃での熱酸化により形成する（第４ａのステップ）。その後、例えばポリシリコンによりゲート電極６１を形成する（第５ａのステップ）。
【００４７】
図３（ｆ）の工程では、ＳｉＣ基板１１裏面にドレイン電極９１として金属膜を蒸着する。また、層間絶縁膜７１を形成した後にコンタクトホールを開孔し、Ｐ++型ソース領域１１０上にソース電極８１を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。このような手順により、図１に示した電界効果トランジスタが完成する。
【００４８】
図４は、上記した電界効果トランジスタにおける電子の流れを模式的に示す説明図であり、以下、同図を参照して、この電界効果トランジスタの動作について説明する。
【００４９】
図４（ａ）は、電界効果トランジスタがオフ時の状態を示しており、ドレイン電極９１とソース電極８１との間に電圧が印加された状態で、ゲート電極６１に電圧が印加されない場合は、Ｎ+型チャネル領域１００の電子濃度は、Ｐ++型ソース領域１１０にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、チャネル領域１００とソース領域１１０は、ドレイン電極９１に印加された電圧で逆方向バイアスになり、ソース・ドレイン間には電流が流れない。
【００５０】
なお、このとき素子の耐圧は、Ｐ++型ソース領域１１０とＮ-型エピタキシャル領域２１間のＰＮ接合のアバランシェブレークダウンで決まり、ゲート絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【００５１】
一方で、図４（ｂ）に示すように、ゲート電極６１に正の電圧を印加すると、Ｎ+型チャネル領域１００の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した領域１７０が形成され、この縮退した領域１７０とＰ++型ソース領域１１０間のＰＮ接合境界にできる空乏層の幅も１０ｎｍ程度の薄さとなる。この空乏層を電子がトンネル現象で通過できるようになるため、チャネル領域１００からソース領域１１０へと、トンネル効果による大きなトンネル電流を流すことができる。
【００５２】
その結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。
【００５３】
特に本発明の方法を適用することにより、ゲート電極６１に正の電圧を印加することで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。トンネル電流の大きさは、Ｎ+型チャネル領域１００の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極６１に印加する電圧により制御することができる。
【００５４】
更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるため、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。更に、素子の耐圧は、Ｐ++型ソース領域１１０と、Ｎ-型エピタキシャル層２１との間の、ＰＮ接合のアバランシェブレークダウンで決まるように設計することができるため、破壊耐量を大きくでき、ドレイン耐圧が高い。
【００５５】
［第２の実施形態；ゲート溝型パワートンネル電界効果トランジスタ］
図５は、本発明の第２の実施形態に係るＳｉＣゲート溝型パワートンネル電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+型ＳｉＣ基板１２上に、Ｎ-型エピタキシャル領域２２が積層されたウエハにおいて、エピタキシャル領域２２の一主面の所定の領域には溝１４０が形成されている。そして、この溝１４０に沿って、縮退していないＮ+型チャネル領域１０１が形成される。
【００５６】
また、エピタキシャル領域２２の所定の領域に、縮退した（即ち、フェルミ準位が価電子帯にあるように不純物密度が多くなっている）Ｐ++型ソース領域１１１が、Ｎ+型チャネル領域１０１と接続されるように形成されている。更に、溝１４０にはゲート絶縁膜５２を介してゲート電極６２が埋め込まれ、該ゲート電極６２は、層間絶縁膜７２にて覆われている。Ｐ++型ソース領域１１１上にはソース電極８２が形成される。そして、Ｎ+型ＳｉＣ基板１２の裏面にはドレイン電極９２が形成されている。
【００５７】
次に、本実施形態に係るＳｉＣゲート溝型パワートンネル電界効果トランジスタの製造方法の一例を、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００５８】
まず、図６（ａ）の工程では、Ｎ+型ＳｉＣ基板１２の上に、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピタキシャル領域２２が形成される（第１ｂのステップ）。
【００５９】
図６（ｂ）の工程では、マスク材１３２を用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の領域に、例えば１００〜１０００℃の高温で、ほう素イオンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ-型（低濃度）ソース領域１２０を形成する（第２ｂのステップ）。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2である。Ｐ型不純物としては、ほう素の他にアルミニウム、ガリウムなどを用いてもよい。
【００６０】
図６（ｃ）の工程では、マスク材１３３を用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮退していない）チャネル領域１０１を形成する（第３ｂのステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００６１】
図７（ｄ）の工程では、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ++型（縮退している）ソース領域１１１を形成する（第４ｂのステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００６２】
その後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００６３】
なお、この例では、Ｐ-型ソース領域１２０→Ｎ+型チャネル領域１０１→Ｐ++型ソース領域１１１の順に形成したが、各領域の形成順序はこれに限定されるものではない。
【００６４】
図７（ｅ）の工程では、マスク材１３４を用いてＰ++ソース領域１１１の一主面の所定の領域に、深さ方向にＮ+型チャネル領域１０１を貫通してＮ-型ＳｉＣエピタキシャル領域２２に達するように、例えば０．１〜５μｍの深さの溝１４０を形成する（第５ｂのステップ）。なお、溝１４０の底面は曲面であってもよいし、溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【００６５】
図７（ｆ）の工程では、溝１４０の表面にゲート絶縁膜５２を例えば９００〜１３００℃での熱酸化により形成する（第６ｂのステップ）。次に、例えばポリシリコンによりゲート電極６２を形成する（第７ｂのステップ）。その後、特に図示しないが、ＳｉＣ基板１２裏面にドレイン電極９２として金属膜を蒸着する。また、層間絶縁膜７２を形成した後にコンタクトホールを開孔し、Ｐ++型ソース領域１１１上にソース電極８２（図５参照）を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。こうして、図５に示した電界効果トランジスタが完成する。
【００６６】
次に、この電界効果トランジスタの動作について説明する。図８は、第２の実施形態に係る電界効果トランジスタの、電子の流れを模式的に示す説明図であり、同図（ａ）はオフ時、（ｂ）はオン時の状態を示している。ドレイン電極９２とソース電極８２との間に電圧が印加された状態で、ゲート電極６２に電圧が印加されない場合には、図８（ａ）に示すように、Ｎ+型チャネル領域１０１の電子濃度は、Ｐ++型ソース領域１１１にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、チャネル領域１０１とソース領域１１１はドレイン電極９２に印加された電圧で逆方向バイアスとなり、ソース・ドレイン間には電流が流れない。
【００６７】
このとき、素子の耐圧は、Ｐ-型ソース領域１２０とＮ-型エピタキシャル領域２２間のＰＮ接合のアバランシェブレークダウンで決まる。特に、溝底部のゲート絶縁膜にかかる電界はＰＮ接合部から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【００６８】
他方、ゲート電極６２に正の電圧を印加すると、図８（ｂ）に示すように、Ｎ+型チャネル領域１０１の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した領域１７１が形成され、この縮退した領域１７１とＰ++型ソース領域１１１間のＰＮ接合境界にできる空乏層の幅も１０ｎｍ程度の薄さとなり、この空乏層を電子がトンネル現象で通過できるようになる。よって、チャネル領域１０１からソース領域１１１へと、トンネル効果による大きなトンネル電流を流すことができる。
【００６９】
その結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。特に、本発明により、ゲート電極６２に正の電圧を印加することで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。
【００７０】
トンネル電流の大きさはＮ+型チャネル領域１０１の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極６２に印加する電圧により制御できる。更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるため、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。
【００７１】
また、素子の耐圧は、Ｐ-型ソース領域１２０とＮ-型エピタキシャル層２２とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくできドレイン耐圧が高い。
【００７２】
また、このような溝ゲート型構造を採用することで、第１の実施形態と比較してより狭い表面積で低オン抵抗化することができ、高いチャネル密度とすることができる。
【００７３】
［第３の実施形態；プレーナ型パワートンネル電界効果トランジスタ（その２）］
図９は、本発明の第３の実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの単位セルの断面図である。構造上、図１に示した第１の実施形態と異なるところは、Ｐ++型ソース領域の下部にＰ-型（低濃度）ソース領域１２１を配置したことである。このＰ-型ソース領域１２１を設けたことで、素子の耐圧は、Ｐ-型ソース領域１２１とＮ-型エピタキシャル層２３とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を第１の実施形態に示した電界効果トランジスタと比較し、より大きくすることができる。
【００７４】
なお、炭化珪素（ＳｉＣ）には、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなど非常に多くのポリタイプがあるが、この発明において半導体基板として使用する炭化珪素はＳｉＣであれば、Ｓｉ上に３Ｃ−ＳｉＣがある構造、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣの上に３Ｃ−ＳｉＣがある構造でもよい。
【００７５】
また、本実施形態では、ドレイン電極をＮ+型ＳｉＣ基板裏面に配置する縦型構造の電界効果トランジスタで説明したが、ドレイン電極を、ソース電極が設置してある面と同一の面に形成する横型構造としてもよい。
【００７６】
更に、上述した各実施形態では、Ｓｉ（珪素）よりもバンドギャップの広い半導体として、ＳｉＣ（炭化珪素）を例に説明したが、本発明はこれに限定されるものではなく、ＧａＮや、ダイヤモンド等の材料を用いることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る電界効果トランジスタの製造工程を示す第１の説明図である。
【図３】（ｄ）〜（ｆ）は、第１の実施形態に係る電界効果トランジスタの製造工程を示す第２の説明図である。
【図４】第１の実施形態に係る電界効果トランジスタの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【図５】本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る電界効果トランジスタの製造工程を示す第１の説明図である。
【図７】（ｄ）〜（ｆ）は、第２の実施形態に係る電界効果トランジスタの製造工程を示す第２の説明図である。
【図８】第２の実施形態に係る電界効果トランジスタの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【図９】本発明の第３の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図１０】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの構成を示す断面図である。
【図１１】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【符号の説明】
１０，１１，１２，１３ Ｎ+型ＳｉＣ基板
２０，２１，２２，２３ Ｎ-型ＳｉＣエピタキシャル領域
３０ Ｐ-型ベース領域
４０ Ｎ+型ベース領域
５０，５１，５２，５３ ゲート絶縁膜
６０，６１，６２，６３ ゲート電極
７０，７１，７２，７３ 層間絶縁膜
８０，８１，８２，８３ ソース電極
９０，９１，９２，９３ ドレイン電極
１００，１０１，１０２ Ｎ+型（縮退していない）チャネル領域
１１０，１１１，１１２ Ｐ++型（縮退している）ソース領域
１２０，１２１ Ｐ-型（低濃度）ソース領域
１３０，１３１，１３２，１３３，１３４ マスク材
１４０ 溝
１５０ チャネル領域
１６０，１６１，１６２ 空乏層
１７０，１７１ Ｎ++（縮退している）領域
【発明の属する技術分野】
本発明は、炭化珪素等のワイドバンドギャップ半導体を用いた電界効果トランジスタ及びその製造方法に係り、特に、オン抵抗を低減する技術に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣという）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下、Ｓｉという）と比較して一桁も大きい。更に、ＳｉＣの自然酸化物はＳｉＯ2であり、Ｓｉと同様の方法により容易に炭化珪素の表面上に熱酸化膜を形成することができる。
【０００３】
このため、ＳｉＣは、例えば電気自動車にて用いる、高速／高電圧スイッチング素子、特に、高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待されている。
【０００４】
このような電力用半導体素子としては一般的に、ＭＯＳ構造を有するパワーＦＥＴ、とりわけ溝ゲート型ＭＯＳＦＥＴ、プレーナ型ＭＯＳＦＥＴの２種類の構造が使用される。溝ゲート型ＭＯＳＦＥＴ構造は、プレーナ型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗化することができ、高いチャネル密度とすることができるので、Ｓｉを用いた素子にあっては、溝ゲート型ＭＯＳＦＥＴ構造が優れた特性を有していた。
【０００５】
ところが、ＳｉＣで溝ゲート型パワーＭＯＳＦＥＴを作製すると、ＳｉＣの絶縁破壊電界がＳｉより一桁も大きいので、溝底部のゲート絶縁膜に電界が集中して絶縁電界に達し、半導体が絶縁電界に達する前に素子が破壊するという問題が発生する。また、ドライエッチングにより形成される溝の側壁、即ち、チャネル形成面には、イオンエッチングによるダメージが生じるため、ＭＯＳ界面特性が劣化してチャネル抵抗が高くなるという問題があった（特願平１０−３０８５１０号公報記載）。
【０００６】
そこで、プレーナ型ＭＯＳＦＥＴ構造がＳｉＣの電力用トランジスタ素子として再び注目を集めている。図１０は、従来におけるＳｉＣプレーナ型ＭＯＳＦＥＴの構造を示す断面図であり、高濃度Ｎ+型ＳｉＣからなるワイドバンドギャップ半導体基板１０上に、Ｎ-型ＳｉＣからなるエピタキシャル領域２０が形成されている。
【０００７】
そして、該エピタキシャル領域２０の表層部における所定領域には、Ｐ-型ベース領域３０、及びＮ+型ソース領域４０が形成される。また、Ｎ-型ＳｉＣエピタキシャル領域２０の上にはゲート絶縁膜５０を介してゲート電極６０が配置され、このゲート電極６０は、層間絶縁膜７０にて覆われている。Ｐ-型ベース領域３０、及びＮ+型ソース領域４０と接するように、ソース電極８０が形成されると共に、Ｎ+型ＳｉＣ基板１０の裏面には、ドレイン電極９０が形成されている。
【０００８】
図１１は、このプレーナ型ＭＯＳＦＥＴの、電流の流れを模式的に示す説明図であり、同図（ａ）はオフ時、（ｂ）はオン時をそれぞれ示している。
【０００９】
同図（ｂ）に示すように、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極６０に正の電圧が印加されると、ゲート電極６０に対向したＰ-型ベース領域３０の表層に反転型のチャネル領域１５０が形成され、ドレイン電極９０からソース電極８０へと電子を流すことが可能となる。
【００１０】
また、同図（ａ）に示すように、ゲート電極６０に印加された電圧を取り去ることによって、ドレイン電極９０とソース電極８０との間は電気的に絶縁される。これにより、スイッチング機能を示すことになる。なお、このとき素子の耐圧は、Ｐ-型ベース領域３０とＮ-型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウン（なだれ降伏）で決まり、ゲート絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層（図１１（ａ）の符号１６０参照）によってシールドされるから、ドレイン耐圧が高い。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１０に示した如くのＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜５０と反転型のチャネル領域１５０との界面に不完全な結晶構造、即ち、多量の界面準位が存在することが知られている（V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys, Stat. Sol. (A) 162 (1997) 321.）。
【００１２】
このため、ゲート電極６０に電圧を印加して形成した、チャネル領域１５０表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができず、結果的にＳｉＣプレーナ型ＭＯＳＦＥＴのオン抵抗が高くなってしまうという問題があった。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、低オン抵抗の高耐圧電界効果トランジスタを提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、前記チャネル領域よりも深い位置まで形成される縮退した第二導電型のソース領域と、前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備えたことを特徴とする。
【００１５】
請求項２に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝に沿って、前記半導体エピタキシャル層の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続されるように形成され、所定深さを有する縮退した第二導電型のソース領域と、前記縮退した第二導電型のソース領域の下側に、前記チャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、少なくとも前記溝内における前記チャネル領域の表面に形成されたゲート絶縁膜と、前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極と、を備えたことを特徴とする。
【００１６】
請求項３に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、所定深さを有する縮退した第二導電型のソース領域と、前記縮退した第二導電型のソース領域の下側に、前記第一導電型のチャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備えたことを特徴とする。
【００１７】
請求項４に記載の発明は、前記縮退していない第一導電型のチャネル領域は、前記ゲート電極に正の電圧を印加したとき、前記チャネル領域表層に、電子濃度が非常に大きい縮退した状態が実現される程度の不純物濃度とされることを特徴とする。
【００１８】
請求項５に記載の発明は、前記ワイドバンドギャップ半導体基板の裏面に、ドレイン電極を形成したことを特徴とする。
【００１９】
請求項６に記載の発明は、前記ワイドバンドギャップ半導体基板として、炭化珪素半導体からなるものを用いたことを特徴とする。
【００２０】
請求項７に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層を形成する第１ａのステップと、前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第２ａのステップと、前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続するように、所定深さを有する縮退した第二導電型のソース領域を形成する第３ａのステップと、前記チャネル領域の表面にゲート絶縁膜を形成する第４ａのステップと、前記ゲート絶縁膜の上にゲート電極を形成する５ａのステップと、を備えたことを特徴とする。
【００２１】
請求項８に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層を形成する第１ｂのステップと、前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する第二導電型の低濃度ソース領域を形成する第２ｂのステップと、前記半導体エピタキシャル層の所定領域に、前記低濃度ソース領域と接続されるように、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第３ｂのステップと、前記半導体エピタキシャル層の表層部に、縮退している第二導電型のソース領域を形成する第４ｂのステップと、前記半導体エピタキシャル層の表層部の、前記縮退していない第一導電型のチャネル領域を形成した部位に、所定深さを有する溝を形成する第５ｂのステップと、少なくとも前記溝内における前記第一導電型のチャネル領域の表面にゲート絶縁膜を形成する第６ｂのステップと、前記溝内における前記ゲート絶縁膜の内側にゲート電極を形成する第７ｂのステップと、を備えたことを特徴とする。
【００２２】
【発明の効果】
請求項１に記載の発明によれば、ゲート電極に正の電圧を印加することで第一導電型チャネル領域の表層に高濃度の電子が誘起され電子濃度が非常に大きい縮退した状態となり、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。トンネル電流の大きさは第一導電型チャネル領域の表層に誘起される電子の濃度に依存するので、ドレイン電流はゲート電極に印加する電圧により制御することができる。
【００２３】
更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるので、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。また、素子の耐圧は、第二導電型のソース領域と第一導電型の半導体エピタキシャル層とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくすることができる。
【００２４】
以上より、請求項１に記載の発明によれば、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。
【００２５】
請求項２に記載の発明によれば、溝ゲート型構造としたことで、請求項１に記載した効果に加え、更に、より狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる。
【００２６】
請求項３に記載の発明によれば、第二導電型の低濃度ソース領域を、縮退した第二導電型のソース領域と接続するように設けたことで、素子の耐圧はこの第二導電型の低濃度ソース領域と第一導電型の半導体エピタキシャル層とのＰＮ接合のアバランシェブレークダウンで決まるように設計でき、破壊耐量をより大きなものにできる。
【００２７】
請求項４に記載の発明によれば、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に電圧を印加しない場合は、第一導電型のチャネル領域の電子濃度は、第二導電型のソース領域にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、第一導電型のチャネル領域と第二導電型のソース領域は逆方向バイアスになり、ソース・ドレイン間には電流が流れない。
【００２８】
一方でゲート電極に正の電圧を印加すると、第一導電型チャネル領域の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した状態が実現され、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。また、トンネル電流の大きさは第一導電型チャネル領域の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極に印加する電圧により制御できる。
【００２９】
以上より、請求項４に記載の発明によれば、電界効果トランジスタのスイッチング機能を、ＭＯＳゲートの印加電圧により効果的に行うことができる。
【００３０】
請求項５に記載の発明によれば、縦型構造の電力用トランジスタを作製できるので、横型構造と比較して、より狭い表面積で低オン抵抗化ができる。
【００３１】
請求項６に記載の発明によれば、ワイドバンドギャップ半導体基板として、最大絶縁破壊電界が珪素と比較して一桁も大きいＳｉＣからなるものを用いるので、電気的な耐圧特性に優れ、高耐圧化が容易となる。
【００３２】
請求項７に記載の発明方法によれば、プレーナ型の電界効果トランジスタを容易に作製することができる。
【００３３】
請求項８に記載の発明方法によれば、ゲート溝型電界効果トランジスタを容易に作成することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。なお、本実施形態では、ゲート絶縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたＭＥＳＦＥＴ型とすることも可能である。
【００３５】
また、以下では、第一導電型としてＮ型、第二導電型としてＰ型を例に説明する。更に、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００３６】
［第１の実施形態；プレーナ型パワートンネル電界効果トランジスタ（その１）］
図１は、本発明の、第１の実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの、単位セルの断面図である。
【００３７】
同図に示すように、ドレイン領域となるＮ+型ＳｉＣ基板１１上に、Ｎ-型エピタキシャル領域２１が積層されたウエハにおいて、Ｎ-型エピタキシャル領域２１の所定の領域に、縮退した（即ち、フェルミ準位が価電子帯にあるように不純物密度が多くなっている）Ｐ++型のソース領域１１０が形成されている。
【００３８】
同様に、Ｎ-型エピタキシャル領域２１の所定の領域に、縮退していないＮ+型チャネル領域１００が形成されている。また、Ｎ+型チャネル領域１００の表面には、ゲート絶縁膜５１を介してゲート電極６１が配置され、ゲート電極６１は層間絶縁膜７１にて覆われている。ここで、Ｎ+チャネル領域１００は、ゲート電極６１に正の電圧を印加した時、チャネル領域１００の表層に、電子濃度が非常に大きい縮退した状態が実現される程度の大きな不純物濃度となるように設計されている。
【００３９】
また、Ｐ++型ソース領域１１０上には、ソース電極８１が形成されるとともに、Ｎ+型ＳｉＣ基板１１の裏面にはドレイン電極９１が形成されている。
【００４０】
次に、本実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの製造方法の一例を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００４１】
まず、図２（ａ）の工程では、Ｎ+型ＳｉＣ基板１１の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピタキシャル領域２１を形成する（第１ａのステップ）。
【００４２】
次いで、同図（ｂ）の工程では、マスク材１３０を用いて、Ｎ-型ＳｉＣエピタキシャル領域２１の所定の領域に、例えば、１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮退していない）チャネル領域１００を形成する（第２ａのステップ）。この際、総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物としては、燐の他に窒素、ヒ素等を用いてもよい。
【００４３】
図２（ｃ）の工程では、マスク材１３１を用いて、例えば、１００〜１０００℃の高温でアルミニウムイオンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ++型（縮退している）ソース領域１１０を形成する（第３ａのステップ）。この際、総ドーズ量は、例えば、１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００４４】
なお、この例ではＮ+型チャネル領域１００を形成するための燐イオン注入を先に行ったが、Ｐ++型ソース領域１１０を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+型チャネル領域１００を形成するための燐イオン注入を行うようにすることも可能である。
【００４５】
次いで、図３（ｄ）の工程では、例えば、１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００４６】
図３（ｅ）の工程では、Ｎ+型チャネル領域１００の上面を含むエピタキシャル領域２１の表面にゲート絶縁膜５１を、例えば、９００〜１３００℃での熱酸化により形成する（第４ａのステップ）。その後、例えばポリシリコンによりゲート電極６１を形成する（第５ａのステップ）。
【００４７】
図３（ｆ）の工程では、ＳｉＣ基板１１裏面にドレイン電極９１として金属膜を蒸着する。また、層間絶縁膜７１を形成した後にコンタクトホールを開孔し、Ｐ++型ソース領域１１０上にソース電極８１を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。このような手順により、図１に示した電界効果トランジスタが完成する。
【００４８】
図４は、上記した電界効果トランジスタにおける電子の流れを模式的に示す説明図であり、以下、同図を参照して、この電界効果トランジスタの動作について説明する。
【００４９】
図４（ａ）は、電界効果トランジスタがオフ時の状態を示しており、ドレイン電極９１とソース電極８１との間に電圧が印加された状態で、ゲート電極６１に電圧が印加されない場合は、Ｎ+型チャネル領域１００の電子濃度は、Ｐ++型ソース領域１１０にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、チャネル領域１００とソース領域１１０は、ドレイン電極９１に印加された電圧で逆方向バイアスになり、ソース・ドレイン間には電流が流れない。
【００５０】
なお、このとき素子の耐圧は、Ｐ++型ソース領域１１０とＮ-型エピタキシャル領域２１間のＰＮ接合のアバランシェブレークダウンで決まり、ゲート絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【００５１】
一方で、図４（ｂ）に示すように、ゲート電極６１に正の電圧を印加すると、Ｎ+型チャネル領域１００の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した領域１７０が形成され、この縮退した領域１７０とＰ++型ソース領域１１０間のＰＮ接合境界にできる空乏層の幅も１０ｎｍ程度の薄さとなる。この空乏層を電子がトンネル現象で通過できるようになるため、チャネル領域１００からソース領域１１０へと、トンネル効果による大きなトンネル電流を流すことができる。
【００５２】
その結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。
【００５３】
特に本発明の方法を適用することにより、ゲート電極６１に正の電圧を印加することで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。トンネル電流の大きさは、Ｎ+型チャネル領域１００の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極６１に印加する電圧により制御することができる。
【００５４】
更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるため、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。更に、素子の耐圧は、Ｐ++型ソース領域１１０と、Ｎ-型エピタキシャル層２１との間の、ＰＮ接合のアバランシェブレークダウンで決まるように設計することができるため、破壊耐量を大きくでき、ドレイン耐圧が高い。
【００５５】
［第２の実施形態；ゲート溝型パワートンネル電界効果トランジスタ］
図５は、本発明の第２の実施形態に係るＳｉＣゲート溝型パワートンネル電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+型ＳｉＣ基板１２上に、Ｎ-型エピタキシャル領域２２が積層されたウエハにおいて、エピタキシャル領域２２の一主面の所定の領域には溝１４０が形成されている。そして、この溝１４０に沿って、縮退していないＮ+型チャネル領域１０１が形成される。
【００５６】
また、エピタキシャル領域２２の所定の領域に、縮退した（即ち、フェルミ準位が価電子帯にあるように不純物密度が多くなっている）Ｐ++型ソース領域１１１が、Ｎ+型チャネル領域１０１と接続されるように形成されている。更に、溝１４０にはゲート絶縁膜５２を介してゲート電極６２が埋め込まれ、該ゲート電極６２は、層間絶縁膜７２にて覆われている。Ｐ++型ソース領域１１１上にはソース電極８２が形成される。そして、Ｎ+型ＳｉＣ基板１２の裏面にはドレイン電極９２が形成されている。
【００５７】
次に、本実施形態に係るＳｉＣゲート溝型パワートンネル電界効果トランジスタの製造方法の一例を、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００５８】
まず、図６（ａ）の工程では、Ｎ+型ＳｉＣ基板１２の上に、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピタキシャル領域２２が形成される（第１ｂのステップ）。
【００５９】
図６（ｂ）の工程では、マスク材１３２を用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の領域に、例えば１００〜１０００℃の高温で、ほう素イオンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ-型（低濃度）ソース領域１２０を形成する（第２ｂのステップ）。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2である。Ｐ型不純物としては、ほう素の他にアルミニウム、ガリウムなどを用いてもよい。
【００６０】
図６（ｃ）の工程では、マスク材１３３を用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮退していない）チャネル領域１０１を形成する（第３ｂのステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００６１】
図７（ｄ）の工程では、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ++型（縮退している）ソース領域１１１を形成する（第４ｂのステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００６２】
その後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００６３】
なお、この例では、Ｐ-型ソース領域１２０→Ｎ+型チャネル領域１０１→Ｐ++型ソース領域１１１の順に形成したが、各領域の形成順序はこれに限定されるものではない。
【００６４】
図７（ｅ）の工程では、マスク材１３４を用いてＰ++ソース領域１１１の一主面の所定の領域に、深さ方向にＮ+型チャネル領域１０１を貫通してＮ-型ＳｉＣエピタキシャル領域２２に達するように、例えば０．１〜５μｍの深さの溝１４０を形成する（第５ｂのステップ）。なお、溝１４０の底面は曲面であってもよいし、溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【００６５】
図７（ｆ）の工程では、溝１４０の表面にゲート絶縁膜５２を例えば９００〜１３００℃での熱酸化により形成する（第６ｂのステップ）。次に、例えばポリシリコンによりゲート電極６２を形成する（第７ｂのステップ）。その後、特に図示しないが、ＳｉＣ基板１２裏面にドレイン電極９２として金属膜を蒸着する。また、層間絶縁膜７２を形成した後にコンタクトホールを開孔し、Ｐ++型ソース領域１１１上にソース電極８２（図５参照）を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。こうして、図５に示した電界効果トランジスタが完成する。
【００６６】
次に、この電界効果トランジスタの動作について説明する。図８は、第２の実施形態に係る電界効果トランジスタの、電子の流れを模式的に示す説明図であり、同図（ａ）はオフ時、（ｂ）はオン時の状態を示している。ドレイン電極９２とソース電極８２との間に電圧が印加された状態で、ゲート電極６２に電圧が印加されない場合には、図８（ａ）に示すように、Ｎ+型チャネル領域１０１の電子濃度は、Ｐ++型ソース領域１１１にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、チャネル領域１０１とソース領域１１１はドレイン電極９２に印加された電圧で逆方向バイアスとなり、ソース・ドレイン間には電流が流れない。
【００６７】
このとき、素子の耐圧は、Ｐ-型ソース領域１２０とＮ-型エピタキシャル領域２２間のＰＮ接合のアバランシェブレークダウンで決まる。特に、溝底部のゲート絶縁膜にかかる電界はＰＮ接合部から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【００６８】
他方、ゲート電極６２に正の電圧を印加すると、図８（ｂ）に示すように、Ｎ+型チャネル領域１０１の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した領域１７１が形成され、この縮退した領域１７１とＰ++型ソース領域１１１間のＰＮ接合境界にできる空乏層の幅も１０ｎｍ程度の薄さとなり、この空乏層を電子がトンネル現象で通過できるようになる。よって、チャネル領域１０１からソース領域１１１へと、トンネル効果による大きなトンネル電流を流すことができる。
【００６９】
その結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。特に、本発明により、ゲート電極６２に正の電圧を印加することで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。
【００７０】
トンネル電流の大きさはＮ+型チャネル領域１０１の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極６２に印加する電圧により制御できる。更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるため、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。
【００７１】
また、素子の耐圧は、Ｐ-型ソース領域１２０とＮ-型エピタキシャル層２２とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくできドレイン耐圧が高い。
【００７２】
また、このような溝ゲート型構造を採用することで、第１の実施形態と比較してより狭い表面積で低オン抵抗化することができ、高いチャネル密度とすることができる。
【００７３】
［第３の実施形態；プレーナ型パワートンネル電界効果トランジスタ（その２）］
図９は、本発明の第３の実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの単位セルの断面図である。構造上、図１に示した第１の実施形態と異なるところは、Ｐ++型ソース領域の下部にＰ-型（低濃度）ソース領域１２１を配置したことである。このＰ-型ソース領域１２１を設けたことで、素子の耐圧は、Ｐ-型ソース領域１２１とＮ-型エピタキシャル層２３とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を第１の実施形態に示した電界効果トランジスタと比較し、より大きくすることができる。
【００７４】
なお、炭化珪素（ＳｉＣ）には、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなど非常に多くのポリタイプがあるが、この発明において半導体基板として使用する炭化珪素はＳｉＣであれば、Ｓｉ上に３Ｃ−ＳｉＣがある構造、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣの上に３Ｃ−ＳｉＣがある構造でもよい。
【００７５】
また、本実施形態では、ドレイン電極をＮ+型ＳｉＣ基板裏面に配置する縦型構造の電界効果トランジスタで説明したが、ドレイン電極を、ソース電極が設置してある面と同一の面に形成する横型構造としてもよい。
【００７６】
更に、上述した各実施形態では、Ｓｉ（珪素）よりもバンドギャップの広い半導体として、ＳｉＣ（炭化珪素）を例に説明したが、本発明はこれに限定されるものではなく、ＧａＮや、ダイヤモンド等の材料を用いることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る電界効果トランジスタの製造工程を示す第１の説明図である。
【図３】（ｄ）〜（ｆ）は、第１の実施形態に係る電界効果トランジスタの製造工程を示す第２の説明図である。
【図４】第１の実施形態に係る電界効果トランジスタの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【図５】本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る電界効果トランジスタの製造工程を示す第１の説明図である。
【図７】（ｄ）〜（ｆ）は、第２の実施形態に係る電界効果トランジスタの製造工程を示す第２の説明図である。
【図８】第２の実施形態に係る電界効果トランジスタの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【図９】本発明の第３の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図１０】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの構成を示す断面図である。
【図１１】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【符号の説明】
１０，１１，１２，１３ Ｎ+型ＳｉＣ基板
２０，２１，２２，２３ Ｎ-型ＳｉＣエピタキシャル領域
３０ Ｐ-型ベース領域
４０ Ｎ+型ベース領域
５０，５１，５２，５３ ゲート絶縁膜
６０，６１，６２，６３ ゲート電極
７０，７１，７２，７３ 層間絶縁膜
８０，８１，８２，８３ ソース電極
９０，９１，９２，９３ ドレイン電極
１００，１０１，１０２ Ｎ+型（縮退していない）チャネル領域
１１０，１１１，１１２ Ｐ++型（縮退している）ソース領域
１２０，１２１ Ｐ-型（低濃度）ソース領域
１３０，１３１，１３２，１３３，１３４ マスク材
１４０ 溝
１５０ チャネル領域
１６０，１６１，１６２ 空乏層
１７０，１７１ Ｎ++（縮退している）領域
Claims (8)
- 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、
前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、
前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、
前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、前記チャネル領域よりも深い位置まで形成される縮退した第二導電型のソース領域と、
前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。 - 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、
前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層と、
前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、
前記溝に沿って、前記半導体エピタキシャル層の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、
前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続されるように形成され、所定深さを有する縮退した第二導電型のソース領域と、
前記縮退した第二導電型のソース領域の下側に、前記チャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、
少なくとも前記溝内における前記チャネル領域の表面に形成されたゲート絶縁膜と、
前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。 - 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、
前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、
前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、
前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、所定深さを有する縮退した第二導電型のソース領域と、
前記縮退した第二導電型のソース領域の下側に、前記第一導電型のチャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、
前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。 - 前記縮退していない第一導電型のチャネル領域は、
前記ゲート電極に正の電圧を印加したとき、前記チャネル領域表層に、電子濃度が非常に大きい縮退した状態が実現される程度の不純物濃度とされることを特徴とする請求項１〜請求項３のいずれか１項に記載の電界効果トランジスタ。 - 前記ワイドバンドギャップ半導体基板の裏面に、ドレイン電極を形成したことを特徴とする請求項１〜請求項４のいずれか１項に記載の電界効果トランジスタ。
- 前記ワイドバンドギャップ半導体基板として、炭化珪素半導体からなるものを用いたことを特徴とする請求項１〜請求項５のいずれか１項に記載の電界効果トランジスタ。
- 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、
前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層を形成する第１ａのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第２ａのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続するように、所定深さを有する縮退した第二導電型のソース領域を形成する第３ａのステップと、
前記チャネル領域の表面にゲート絶縁膜を形成する第４ａのステップと、前記ゲート絶縁膜の上にゲート電極を形成する５ａのステップと、
を備えたことを特徴とする電界効果トランジスタの製造方法。 - 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、
前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層を形成する第１ｂのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する第二導電型の低濃度ソース領域を形成する第２ｂのステップと、
前記半導体エピタキシャル層の所定領域に、前記低濃度ソース領域と接続されるように、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第３ｂのステップと、
前記半導体エピタキシャル層の表層部に、縮退している第二導電型のソース領域を形成する第４ｂのステップと、
前記半導体エピタキシャル層の表層部の、前記縮退していない第一導電型のチャネル領域を形成した部位に、所定深さを有する溝を形成する第５ｂのステップと、
少なくとも前記溝内における前記第一導電型のチャネル領域の表面にゲート絶縁膜を形成する第６ｂのステップと、
前記溝内における前記ゲート絶縁膜の内側にゲート電極を形成する第７ｂのステップと、
を備えたことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356012A JP3541832B2 (ja) | 2001-11-21 | 2001-11-21 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356012A JP3541832B2 (ja) | 2001-11-21 | 2001-11-21 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158265A JP2003158265A (ja) | 2003-05-30 |
| JP3541832B2 true JP3541832B2 (ja) | 2004-07-14 |
Family
ID=19167611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356012A Expired - Fee Related JP3541832B2 (ja) | 2001-11-21 | 2001-11-21 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3541832B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US20090140263A1 (en) * | 2006-05-10 | 2009-06-04 | Hitoshi Umezawa | Method for diamond surface treatment and device using diamond thin film |
| US7880160B2 (en) * | 2006-05-22 | 2011-02-01 | Qimonda Ag | Memory using tunneling field effect transistors |
| WO2013031212A1 (ja) * | 2011-08-29 | 2013-03-07 | 次世代パワーデバイス技術研究組合 | 双方向素子、双方向素子回路および電力変換装置 |
-
2001
- 2001-11-21 JP JP2001356012A patent/JP3541832B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003158265A (ja) | 2003-05-30 |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
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|
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|
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