JP2010129628A - 炭化珪素半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート酸化膜の信頼性の向上と界面準位密度を低減するための、炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素からなるＭＯＳＦＥＴの製造工程において、半導体層１０上に形成されたエピタキシャル層１６に対してシリコンイオン注入を行い、シリコンイオン注入領域の一部を熱酸化してゲート酸化膜１７を形成する。これにより、ゲート酸化膜１７とエピタキシャル層１６との界面で、シリコンに対するカーボンの相対量を小さくすることができる。したがって、ゲート酸化膜が均一で、且つゲート酸化膜とエピタキシャル層の界面における界面準位密度を低減でき、チャネル抵抗が低減された優れたＭＯＳＦＥＴが実現できる。
【選択図】図１

Description

本発明は、炭化珪素半導体基板を用いた半導体装置、特に、ＭＯＳ型炭化珪素半導体パワーデバイスの製造方法に関する。

パワーデバイスは大電流を流す半導体素子であり、高耐圧かつ低損失であることが望まれる。従来からシリコン半導体を用いたパワーデバイスが主流であったが、近年では、炭化珪素半導体を用いたパワーデバイスが注目され、開発が進められている。炭化珪素半導体はシリコンに比べて１桁高い絶縁破壊電界を有するため、ＰＮ接合やショットキー接合の空乏層を薄くしても逆耐圧を維持できる。したがって、デバイス厚さを薄く、ドーピング濃度を高くすることができるために、炭化珪素は、オン抵抗が低く、高耐圧・低損失のパワーデバイスの材料として期待されている。このパワーデバイスのひとつとして、近年ＭＯＳ型炭化珪素半導体パワーデバイス（ＭＯＳＦＥＴ）が注目を集めており、開発が進められている。シリコンからなるパワーＭＯＳＦＥＴに比べて同じ耐圧であってもオン抵抗を小さくできるというメリットがあるが、オン抵抗をさらに低減することが試みられている。そのため、ゲート酸化膜の界面準位密度を低減させることで、チャネル抵抗の低減が行われている。特許文献１には、その方法としてポリシリコン膜を酸化させてゲート酸化膜を形成するようにしたものが開示されている。

図３に、上記に示した従来の炭化珪素からなるＭＯＳＦＥＴの作製工程を示す。図３（ａ）において、１１は炭化珪素（例えば４Ｈ−ＳｉＣ）からなる基板、１０は炭化珪素からなる半導体層である。まず、炭化珪素基板１１上にエピタキシャル成長により半導体層１０を成長させる。次に、図３（ｂ）に示したように、半導体層１０の表面に、例えば酸化膜を堆積し、フォトリソグラフィーによりパターニングを施して、その一部に開口部を形成することにより、マスク３１を形成する。このマスクを有する状態で、炭化珪素基板１１を５００℃程度に加熱し、マスク３１を有する面に対してｐ型不純物（例えばアルミニウム）を注入することで、第１の不純物イオン注入領域１３’を形成する。この第１の不純物イオン注入領域１３’が形成されていない半導体層１０の領域１２はｎ型ドリフト領域となる。

続いて、図３（ｃ）において、上記工程で形成した第１の不純物イオン注入領域１３’の表面に、例えば酸化膜を堆積し、フォトリソグラフィーによりパターニングを施して、その一部に開口部を形成することにより、マスク３３を形成する。このマスクを有する状態で、炭化珪素基板１１を５００℃程度に加熱し、マスク３１を有する面に対してｎ型不純物（例えばリン）を注入することで、第２の不純物イオン注入領域１４’を形成する。さらに、図３（ｄ）に示すように、半導体層１０に第３の不純物イオン注入領域１５’を形成する。この第３の不純物イオン注入領域の形成は、まず、半導体層１０の上に第２の不純物イオン注入層１４’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって、第３の不純物イオン注入層１５’を形成する。この形成後に、、マスク層３５を取り除く。そして、マスク層３５を取り除いた後、例えば１０００〜１８００℃の熱処理を行い、これまでに注入した不純物イオンを活性化させることによって、第１の不純物イオン注入領域１３’はｐ型ウェル領域１３となり、第２の不純物イオン注入領域１４’はｎ型ソース領域１４となり、第３の不純物イオン注入領域１５’はｐ型＋コンタクト領域１５となる。

その後、図３（ｆ）において、例えば減圧ＣＶＤ法により、半導体層１０の上にポリシリコン膜２４を堆積させる。そして、このポリシリコン膜２４を、例えば１１００℃のドライ酸化により熱酸化することで、ゲート酸化膜１７を形成する。

続いて、図３（ｇ）に示すように、ゲート酸化膜１７のパターニングを行う。この後、図３（ｈ）に示すように、ソース電極１９、ドレイン電極２１、ゲート電極１８、層間絶縁膜２２および上部配線電極２３を形成し、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。
特開２００３−２４３６５３号公報

ゲート酸化膜の膜厚が厚い場合には、膜厚が薄い場合に比べると、ゲート電極をオンさせる時の印加電圧がゲート酸化膜とチャネルエピ層との界面まで到達するのに時間がかかり、スイッチング速度が遅くなるという弊害がある。

このため、ゲート絶縁膜の膜厚は１００ｎｍ以下程度に抑えることが望ましいが、上述した従来技術のように、ポリシリコンを熱酸化してゲート酸化膜の膜厚を１００ｎｍ以下にしようとすると、ポリシリコンの膜厚に対して形成されるゲート酸化膜の膜厚はポリシリコンが全て熱酸化された場合、倍程度の厚みになるため、形成するポリシリコン膜厚は５０ｎｍ以下とする必要がある。しかしながら、ポリシリコン膜自体はどのような膜厚でもグレインを有している為、ポリシリコンの熱酸化にて形成したゲート酸化膜はグレイン起因の凹凸を有している。したがって、ポリシリコンの熱酸化により形成されたゲート酸化膜の膜厚は均一とはならず、この凹凸によって、電界集中によるゲート酸化膜の絶縁破壊を誘発する可能性があり、酸化膜の信頼性を低下させる要因となる。これを解決するため、例えばアモルファスシリコンを使用して、シリコン膜厚をより均一にすることが考えられるが、アモルファスシリコン中には多くの場合、水素が混入しており、例えばアモルファスシリコンを熱酸化して炭化珪素上にゲート酸化膜を形成した場合、その後のプロセスにおいて炭化珪素特有の１０００℃程度の電極形成工程を経由した際、エピタキシャル層とゲート酸化膜間の界面から水素が失われる恐れがあり、それが未結合手となり界面準位密度を上昇させてしまう恐れがある。

本発明は、上記課題に鑑み、ゲート酸化膜の均一性及び信頼性を向上し、ゲート酸化膜と炭化珪素界面の界面準位密度を減少させて、ＭＯＳＦＥＴのチャネル抵抗を低減することを目的とする。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、炭化珪素からなる基板の主面上にエピタキシャル成長により半導体層を形成する工程（ａ）と、前記半導体層に不純物をイオン注入して不純物注入領域を形成する工程（ｂ）と、前記イオン注入された前記半導体層を所定の温度で活性化処理を施し、不純物拡散領域を形成する工程（ｃ）と、前記不純物拡散領域を含む前記半導体層の上にエピタキシャル成長により炭化珪素からなるチャネル層を形成する工程と、前記チャネル層にシリコンのイオン注入を行う工程（ｆ）と、前記シリコンのイオン注入を施されたチャネル層の一部を除去して、前記ソース領域の表面の少なくとも一部を露出する工程（ｇ）と、前記チャネル層の上にゲート酸化膜を形成する工程と、前記ゲート酸化膜の上にゲート電極を形成する工程（ｈ）と、前記不純物拡散領域の表面の少なくとも一部と接するようにオーミック電極を形成する工程と、を有する。

前記工程（ｂ）は、不純物注入領域として、第１導電型の第１の不純物イオン注入層を形成する工程（ｂ１）と、前記第１の不純物イオン注入層内に第２導電型の第２の不純物イオン注入層を形成する工程（ｂ２）と、を有することが好ましい。

また、前記工程（ｂ）は、前記第２の不純物イオン注入層内に第１導電型の第３の不純物イオン注入層を形成する工程（ｂ３）を有することが好ましい。

また、前記半導体層上に前記チャネル層と前記ゲート酸化膜と前記ゲート電極とを覆うように層間絶縁膜を形成する工程を更に有することが好ましい。

また、前記半導体基板の主面と対向する裏面に、第２のオーミック電極を形成する工程を更に有することが好ましい。

また、シリコン注入により表面層がカーボンよりもシリコンの方が相対的に高濃度である炭化珪素の一部が熱酸化で消費されることが好ましい。

本発明に係る半導体装置の製造方法によれば、制御性及び均一性に優れたシリコン注入技術を用いて炭化珪素のエピタキシャル層にシリコンを注入し、その注入層の一部を熱酸化することにより得られたゲート酸化膜とエピタキシャル層との界面でのカーボンの相対量を小さくすることができる。このため、ゲート酸化膜厚が均一に形成でき、上記したゲート酸化膜−エピタキシャル層（チャネル層）の界面での界面準位密度を小さく抑えることが可能となり、結果として、チャネル層の移動度を向上させることができる。

図１は、本発明の炭化珪素半導体装置の製造方法を示す工程断面模式図である。以下にその製造方法のプロセスについて説明する。

まず、図１（ａ）に示すように、炭化珪素からなる基板１１の主面上に、半導体層１０として炭化珪素層を形成する。基板１１としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度もしくは４度のオフ角度がついた直径７５ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板１１の導電型はｎ型で、キャリア濃度は１×１０¹⁸ｃｍ^-3である。半導体層１０の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１１の主面上にｎ型の不純物（例えば、窒素）がドープされた炭化珪素層をエピタキシャル成長させる。半導体層１０の厚さは、半導体素子に要求される仕様によって異なるが、例えば５〜１００μｍの範囲内で調整される。また、半導体層１０の不純物濃度は、１×１０¹⁴〜１×１０¹⁷ｃｍ^-3の範囲内で適宜調整される。なお、基板１１と半導体層１０との間に、ｎ型炭化珪素からなるバッファー層を有していてもよい。

次に、図１（ｂ）に示すように、半導体層１０の選択された領域に第１の不純物イオン注入層（厚さ：例えば１．５μｍ〜２μｍ）１３’を形成する。具体的には、まず半導体層１０の表面に例えばシリコン酸化膜（ＳｉＯ₂）からなるマスク層３１を形成する。マスク層３１は、半導体層１０のうち、第１の不純物イオン注入層１３’となる領域を規定する開口部を有している。マスク層３１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。マスク層３１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。次いで、マスク層３１の上方から、半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入する。イオン注入の際の基板温度は、１００〜５００℃の範囲内で調整されてもよいし、室温であってもよい。イオン注入後、マスク層３１を取り除く。これにより、半導体層１０のうち不純物イオンが注入された領域に第１の不純物イオン注入層１３’が形成される。また、半導体層１０のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１２となる。

続いて、図１（ｃ）に示すように、半導体層１０に第２の不純物イオン注入層（厚さ：例えば０．５μｍ〜１μｍ）１４’を形成する。具体的には、まず半導体１０の上に、第１の不純物イオン注入層１３’の表面の一部を開口部として有するマスク層３３を形成する。マスク層３３は、マスク層３１と同様の材料を用いて同様の方法で形成できる。次いで、マスク層３３の上方から、半導体層１０にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入後、マスク層３３を取り除く。これにより、第１の不純物イオン注入層１３’の内部に第２の不純物イオン注入層１４’が形成される。

さらに、図１（ｄ）に示すように、半導体層１０に第３の不純物イオン注入層１５’を形成する。第３の不純物イオン注入層１５’は、半導体層１０の上に第２の不純物イオン注入層１４’の一部を露出する開口部を有するマスク層３５を形成し、その上方から半導体層１０にｐ型の不純物イオン（例えばアルミニウムイオン）を注入することによって形成される。上記イオン注入後に、マスク層３５を取り除く。

続いて、図１（ｅ）に示すように、第１、第２および第３の不純物イオン注入層１３’、１４’、１５’に対して、１５００℃以上の高温で活性化アニールを行い、それぞれｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ＋型コンタクト領域１５を形成する（ｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ＋型コンタクト領域１５は、不純物拡散領域となる）。得られたｐ型ウェル領域１３およびｎ型ソース領域１４のキャリア濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０¹⁷〜１×１０¹⁹ｃｍ^-3の範囲内、および１×１０¹⁸〜１×１０²¹ｃｍ^-3の範囲内となるように調整されている。また、ｐ＋型コンタクト領域１５のキャリア濃度は、ｐ型ウェル領域１３のキャリア濃度よりも高くなるように調整されている。

通常、高温の活性化アニールを行うと表面粗さが増加し、これに起因して電子の移動度低下が発生する。上記した活性化アニール（図１（ｅ））を施すことで、ｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ＋型コンタクト領域１５の表面は、アニール前に比べて表面粗さが増加している。この表面粗さを緩和するために、図１（ｆ）に示すように、半導体層１０の上にｎ型の炭化珪素からなるエピタキシャル層１６をエピタキシャル成長によって形成する。なお、このエピタキシャル層は、最終的に出来上がったＭＯＳＦＥＴにおいて、チャネル層として機能する。このようなエピタキシャル成長層を形成することにより、エピタキシャル層１６の表面は、ｎ型ソース領域１４およびｐ＋型コンタクト領域１５の表面に比べて、エピ層を堆積することにより表面粗さが減少する。エピタキシャル層１６における平均の不純物濃度は、１×１０¹⁵〜１×１０¹⁸ｃｍ^-3の範囲内となるように調整される。エピタキシャル層１６は単層であってもよいし、積層構造を有していてもよい。

次に、図１（ｆ）に示すように、エピタキシャル層１６の上方からシリコンのイオン注入を行う。この際のシリコンのイオン注入は、例えば、２０ｋｅＶの加速エネルギーでドーズ量を２．０×１０¹⁶ｃｍ^-2程度として行う。図２はこのときのシミュレーションによる注入分布を示す。

このイオン加速エネルギーはゲート酸化膜厚に応じて変更され、注入飛程が酸化膜界面近傍となるように選択される。例えば、７０ｎｍの酸化膜厚を得るようにするには、従来のシリコン膜厚を熱酸化することによりゲート酸化膜を形成する場合、炭化珪素膜厚は酸化膜厚の０．４６倍消費される。すなわち、ゲート酸化膜と炭化珪素層との界面は酸化前すなわちシリコンイオン注入を行う際の表面から３２ｎｍの深さとなる。 従来の技術、例えば、特開２００５−１３６３８６号公報の図５〜図８の実験結果にも記載されているように、V族元素をゲート酸化膜に含有させると界面準位密度が低減することが知られている。例えば、その図８（ａ）（ｂ）は、図６に示すデータに基づいて、Ｈｉｇｈ−Ｌｏｗ法で計算した界面準位密度を示す図である。図８（ａ）（ｂ）において、横軸は価電子帯（ヴァレンスバンド）Ｅｖとのポテンシャル差（Ｅ−Ｅｖ（ｅＶ））を表し、縦軸は界面準位密度Ｄｉｔ（ｃｍ^-2／ｅＶ^-1）を表している。キャリアが電子である場合（Ｎチャネル型ＭＩＳＦＥＴ）には、トラップとして作用する界面準位はコンダクションバンド端付近のポテンシャル範囲（Ｅ−Ｅｖ＝２．９５ｅＶ〜３．０５ｅＶ）の界面準位であり、キャリアがホールである場合（Ｐチャネル型ＭＩＳＦＥＴ）には、ホールトラップとして作用する界面準位はヴァレンスバンド端付近のポテンシャル範囲（Ｅ−Ｅｖ＝０．３ｅＶ〜０．４ｅＶ）の界面準位であるが、特開２００５−１３６３８６号公報の図８（ａ）（ｂ）に示すように、各バンド端付近のポテンシャル範囲において１×１０¹²ｃｍ^-2／ｅＶ^-1以下の界面状態密度が得られており、本発明のシリコン注入の技術を用いることで更なる低減が可能となる。 上記結果より、本実施形態では、界面でキャリアをトラップしていると考えられるエピタキシャル層中のカーボンに対してシリコン注入を行い、相対的にカーボンの表面濃度を下げることで、界面準位密度を低減させることができると考えられる。

さて、図１の説明に戻るが、図１（ｇ）に示すように、エピタキシャル層１６のパターニングを行う。

次に、図１（ｈ）に示すように、エピタキシャル層１６の炭化珪素の表面を１１００℃の温度で熱酸化することによって、ゲート酸化膜１７を形成する。ゲート酸化膜１７の厚さは２０ｎｍ〜２００ｎｍの範囲内で調整される。本実験形態ではゲート酸化膜１７の膜厚は例えば７０ｎｍである。

この後、ｐ＋コンタクト層１５上にソース電極１９を、炭化珪素基板１１の裏面にドレイン電極２１を形成する。また、ゲート電極１８をゲート酸化膜１７上に形成し、さらに層間絶縁膜２２および上部配線電極２３を形成することで、半導体素子（縦型ＭＯＳＦＥＴ）１００が得られる。ゲート電極１８は、ゲート酸化膜１７上に低抵抗のポリシリコン膜や金属膜を形成した後、パターニングを行うことによって形成される。

ソース電極１９は、次のようにして形成できる。ゲート酸化膜１７およびゲート電極１８を形成した後、エピタキシャル層１６、ゲート酸化膜１７、ゲート電極１８、ｐ＋コンタクト層１５、ソース電極１４を覆うように層間絶縁膜２２を堆積する。その後、この層間絶縁膜２２に、半導体層１０の表面の一部（ｐ＋コンタクト層１５およびｎ型ソース領域１４の一部）を露出する開口部を形成する。次いで、この開口部にＮｉなどの導電材料を堆積し、前述したように高温で熱処理を行うことによって、ソース電極１９が得られる。上記熱処理により、半導体層１０における炭化珪素と導電材料とが反応して反応層（シリサイド層）が形成されるため、得られたソース電極１９は、少なくとも一部に反応層を含んでいる。この反応層により、得られたソース電極１９と、半導体層１０におけるｐ＋型コンタクト領域１５およびｎ型ソース領域１４との間に良好なオーミック接触が形成される。

上部配線電極２３は、層間絶縁膜２２の開口部および層間絶縁膜２２の上に形成され、ソース電極１９と電気的に接続される。上部配線電極２３の材料としては、例えばアルミニウムなどが用いられる。ドレイン電極２１は、このプロセス中のどのタイミングで形成されてもよく、例えば基板１１の裏面に金属材料を堆積することによって形成できる。

以上のようなプロセスにおいて形成されたＭＯＳＦＥＴは、エピタキシャル層に対してシリコンイオン注入を行い、その注入された一部を熱酸化することにより得られたゲート酸化膜とチャネル層の界面でシリコンに対するカーボンの相対量を小さくすることができる。これにより、ゲート酸化膜が均一で、且つゲート酸化膜とチャネル層界面における界面準位密度低減の効果により、チャネル抵抗が低減された優れたＭＯＳＦＥＴが実現できる。

なお、本実施形態ではにおいては炭化珪素は４Ｈ−ＳｉＣで説明したが、６Ｈ−ＳｉＣや３Ｃ−ＳｉＣなどの他のポリタイプを選択しても良い。

また、上記の実施の形態では、本発明をＳｉＣ縦型パワーＭＯＳＦＥＴに適用して説明したが、ＳｉＣ上にゲート酸化膜を有する構造であれば、他の構造でも良く、例えばＩＧＢＴ、ＭＯＳサイリスタなどの電界効果トランジスタの製造にも勿論適用可能である。

以上説明したように、本発明は、ゲート絶縁膜の均一性及び信頼性の向上と界面準位密度を低減するという効果を有し、ＭＯＳ型炭化珪素半導体パワーデバイス等に有用である。

本発明の実施形態に係る炭化珪素半導体装置の製造方法の各工程を示す断面図 本発明の実施形態において、シリコンイオン注入のシミュレーション結果を示した図 ポリシリコンからゲート酸化膜を形成する従来の炭化珪素半導体装置の製造方法の各工程を示す断面図

符号の説明

１１ 基板
１０ 半導体層
１２ ｎ型ドリフト領域
１３ ｐ型ウェル領域
１４ ｎ型ソース領域
１５ ｐ＋型コンタクト領域
１６ エピタキシャル層
１７ ゲート酸化膜
１８ ゲート電極
１９ ソース電極
２１ ドリフト電極
２２ 層間絶縁膜
２３ 上部配線電極
２４ ポリシリコン膜
１００ ユニットセル

Claims (6)

1. 炭化珪素からなる基板の主面上にエピタキシャル成長により半導体層を形成する工程（ａ）と、
   前記半導体層に不純物をイオン注入して不純物注入領域を形成する工程（ｂ）と、
   前記イオン注入された前記半導体層を所定の温度で活性化処理を施し、不純物拡散領域を形成する工程（ｃ）と、
   前記不純物拡散領域を含む前記半導体層の上にエピタキシャル成長により炭化珪素からなるチャネル層を形成する工程（ｄ）と、
   前記チャネル層にシリコンのイオン注入を行う工程（ｅ）と、
   前記シリコンのイオン注入を施されたチャネル層の一部を除去して、前記ソース領域の表面の少なくとも一部を露出する工程（ｆ）と、
   前記チャネル層を熱酸化することにより前記チャネル層の上にゲート酸化膜を形成する工程（ｇ）と、
   前記ゲート酸化膜の上にゲート電極を形成する工程（ｈ）と、
   前記不純物拡散領域の表面の少なくとも一部と接するようにオーミック電極を形成する工程（ｉ）と、
   を有する炭化珪素半導体装置の製造方法。
2. 前記工程（ｂ）は、
   不純物注入領域として、第１導電型の第１の不純物イオン注入層を形成する工程（ｂ１）と、
   前記第１の不純物イオン注入層内に第２導電型の第２の不純物イオン注入層を形成する工程（ｂ２）と、
   を有することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
3. 前記工程（ｂ）は、
   前記第２の不純物イオン注入層内に第１導電型の第３の不純物イオン注入層を形成する工程（ｂ３）を有することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
4. 前記半導体層上に前記チャネル層と前記ゲート酸化膜と前記ゲート電極とを覆うように層間絶縁膜を形成する工程（ｊ）を更に有することを特徴とする請求項１から３のいずれかに記載の炭化珪素半導体装置の形成方法。
5. 前記半導体基板の主面と対向する裏面に、第２のオーミック電極を形成する工程（ｋ）を更に有することを特徴とする請求項１から４のいずれかに記載の炭化珪素半導体装置の形成方法。
6. 前記工程（ｇ）において、シリコン注入により表面層がカーボンよりもシリコンの方が相対的に高濃度である炭化珪素の一部が熱酸化で消費されることを特徴とする、請求項１から５のいずれかに記載の炭化珪素半導体装置の形成方法。

Images