JP2004221370A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置のオン電圧の低減効果を向上させる。
【解決手段】半導体領域２１３ａと半導体領域２１３ｂとはトレンチ２１５ｂに形成されたゲート電極２０６ｂ及びゲート絶縁膜２０５によって分離されている。半導体領域２１３ａにはｐボディ領域２０３ａ、ｐ＋エミッタ領域２０３ｃ及びｎ＋エミッタ領域２０４ａが形成されており、半導体領域２１３ｂにはｐボディ領域２０３ｃ、ｐ＋エミッタ領域２０３ｄ及びｎ正孔バリア領域２１１が形成されている。ｎ正孔バリア領域２１１によって正孔のエミッタ電極２０９への流出が抑制されるので、オン電圧の低減効果を向上させることができる。
【選択図】 図１
【解決手段】半導体領域２１３ａと半導体領域２１３ｂとはトレンチ２１５ｂに形成されたゲート電極２０６ｂ及びゲート絶縁膜２０５によって分離されている。半導体領域２１３ａにはｐボディ領域２０３ａ、ｐ＋エミッタ領域２０３ｃ及びｎ＋エミッタ領域２０４ａが形成されており、半導体領域２１３ｂにはｐボディ領域２０３ｃ、ｐ＋エミッタ領域２０３ｄ及びｎ正孔バリア領域２１１が形成されている。ｎ正孔バリア領域２１１によって正孔のエミッタ電極２０９への流出が抑制されるので、オン電圧の低減効果を向上させることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特にオン電圧の低下を図った半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置の一例が特開２００１−１２７２８６号公報（特許文献１）に示されている。この従来の半導体装置においては、ｎ＋型エミッタ領域を形成している領域とｎ＋型エミッタ領域を形成しない領域とを分離して設け、ｎ＋型エミッタ領域を形成している領域にｎ＋型の正孔バリアを設けている。これによって、ラッチアップの防止及びオン電圧の低下を図っている。なお、その他にも特許文献２〜４に示す半導体装置が開示されている。
【０００３】
【特許文献１】
特開２００１−１２７２８６号公報
【特許文献２】
特開平１０−２９４４６１号公報
【特許文献３】
特開平９−３３１０６３号公報
【特許文献４】
特開２００１−１５７４７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に示す従来の半導体装置においては、ｎ＋型エミッタ領域を形成しない領域を通過してエミッタ電極へ正孔が抜けるため、十分なオン電圧の低減効果が得られないという課題があった。
【０００５】
本発明は上記課題に鑑みてなされたものであり、オン電圧の低減効果を向上させる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、第１の本発明に係る半導体装置は、互いに分離された複数の半導体領域を含む半導体装置であって、半導体領域の少なくとも１つは、第１導電型のキャリアの供給が可能であり、他の半導体領域の少なくとも１つからは、第１導電型のキャリアの供給が行われず、第１導電型のキャリアの供給が行われない半導体領域は、第２導電型のキャリアの通過を抑制するバリア領域を含むことを特徴とする。なお、第１導電型のキャリアは半導体装置にとっての少数キャリアであり、第２導電型のキャリアは多数キャリアであることが好ましい。第１あるいは第２導電型のキャリアとは、導電型がｎ型の場合は電子、ｐ型の場合は正孔である。
【０００７】
第２の本発明に係る半導体装置は、第１の本発明に記載の装置であって、第２導電型の第１の領域と、該第１の領域と接合された第１導電型の第２の領域と、をさらに含み、第１導電型のキャリアの供給が可能な半導体領域は、第１導電型の第３の領域と、該第３の領域及び前記第２の領域と接合された第２導電型の第４の領域と、を含み、前記バリア領域を含む半導体領域は、前記第２の領域と接合された第２導電型の第５の領域をさらに含み、前記バリア領域は、前記第１の領域からの第２導電型のキャリアの通過を抑制することを特徴とする。
【０００８】
第３の本発明に係る半導体装置は、第２の本発明に記載の装置であって、前記第５の領域については、前記バリア領域の上面側に、下面側より高濃度の第２導電型の領域が形成されていることを特徴とする。
【０００９】
第４の本発明に係る半導体装置は、第１〜３の本発明のいずれか１に記載の装置であって、前記バリア領域は、断続的に形成されていることを特徴とする。
【００１０】
第５の本発明に係る半導体装置は、第１〜４の本発明のいずれか１に記載の装置であって、複数の半導体領域はトレンチに形成された第１の電極及び絶縁膜により互いに分離されており、該第１の電極は該絶縁膜を介して半導体領域と接続されていることを特徴とする。
【００１１】
第６の本発明に係る半導体装置は、第５の本発明に記載の装置であって、前記バリア領域は、第１導電型の領域であり、かつ前記絶縁膜と接触していないことを特徴とする。
【００１２】
第７の本発明に係る半導体装置は、第６の本発明に記載の装置であって、前記第３の領域及び前記第４の領域と接合された第２の電極と、前記第１の領域と接合された第３の電極と、をさらに含み、該第２の電極は、前記バリア領域を含む半導体領域において、前記第５の領域と接合しており、かつ前記バリア領域を含む第１導電型の領域と接合していないことを特徴とする。
【００１３】
第８の本発明に係る半導体装置は、第６の本発明に記載の装置であって、前記第３の領域及び前記第４の領域と接合された第２の電極と、前記第１の領域と接合された第３の電極と、をさらに含み、前記バリア領域は、該第２の電極と接合していることを特徴とする。
【００１４】
第９の本発明に係る半導体装置は、第８の本発明に記載の装置であって、前記バリア領域は、前記第２の電極と断続的に接合していることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態（以下実施形態という）を、図面に従って説明する。
【００１６】
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置の構成の概略を示す図であり、図１（ａ）は平面図を示し、図１（ｂ）は断面図を示す。ただし、図１（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図１（ａ）のＢ−Ｂに沿って切断した断面図が図１（ｂ）である。本実施形態は本発明をＩＧＢＴに適用した場合を示し、本実施形態のＩＧＢＴは、ゲート電極２０６ａ，２０６ｂ，２０６ｃ、エミッタ電極２０９、コレクタ電極２１０、ｐ＋コレクタ領域２０１、ｎドリフト領域２０２、ｐボディ領域２０３ａ，２０３ｂ、ｐ＋エミッタ領域２０３ｃ，２０３ｄ、ｎ＋エミッタ領域２０４ａ、ゲート絶縁膜２０５、絶縁膜２０７及びｎ正孔バリア領域２１１を含んでいる。
【００１７】
ｐ＋コレクタ領域２０１はシリコン基板に形成されている。ｐ＋コレクタ領域２０１上にはｎドリフト領域２０２が接合されており、ｐ＋コレクタ領域２０１下にはコレクタ電極２１０が接合されている。ｎドリフト領域２０２上にはｐボディ領域が接合されている。
【００１８】
ゲート電極２０６ａ，２０６ｂ，２０６ｃは、トレンチ２１５ａ，２１５ｂ，２１５ｃにそれぞれ埋め込まれている。トレンチ２１５ａ，２１５ｂ，２１５ｃは、ｐボディ領域を貫通し、ｎドリフト領域２０２に到達している。ゲート電極２０６ａとトレンチ２１５ａの内側面及び底面との間、ゲート電極２０６ｂとトレンチ２１５ｂの内側面及び底面との間、ゲート電極２０６ｃとトレンチ２１５ｃの内側面及び底面との間には、ゲート絶縁膜２０５が形成されている。
【００１９】
ここで、トレンチ２１５ａ及び２１５ｂによって半導体領域２１３ａが規定され、トレンチ２１５ｂ及び２１５ｃによって半導体領域２１３ｂが規定される。半導体領域２１３ａと半導体領域２１３ｂとはトレンチ２１５ｂに形成されたゲート電極２０６ｂ及びゲート絶縁膜２０５によって分離されている。また、半導体領域２１３ａ内のｐボディ領域をｐボディ領域２０３ａとし、半導体領域２１３ｂ内のｐボディ領域をｐボディ領域２０３ｂとする。
【００２０】
半導体領域２１３ａ内のｐボディ領域２０３ａ上には、ｎ＋エミッタ領域２０４ａが接合されている。ｎ＋エミッタ領域２０４ａ内には、ｐ＋エミッタ領域２０３ｃが断続的に形成されている。ｐ＋エミッタ領域２０３ｃはゲート絶縁膜２０５と接触しておらず、ｎ＋エミッタ領域２０４ａはゲート絶縁膜２０５と接触している。
【００２１】
一方、半導体領域２１３ｂには、ｎ＋エミッタ領域が形成されておらず、ｐボディ領域２０３ｂ内にｎ正孔バリア領域２１１が接合されている。そして、ｎ正孔バリア領域２１１上にｐ＋エミッタ領域２０３ｄが接合されている。ｎ正孔バリア領域２１１はゲート絶縁膜２０５と接触しておらず、ｐ＋エミッタ領域２０３ｄはゲート絶縁膜２０５と接触している。
【００２２】
トレンチ２１５ａ，２１５ｂ，２１５ｃ上には、絶縁膜２０７が形成されている。そして、絶縁膜２０７を覆うようにエミッタ電極２０９が形成されており、エミッタ電極２０９は、ｎ＋エミッタ領域２０４ａ及びｐ＋エミッタ領域２０３ｃ，２０３ｄと接触している。ここで、ｎ＋エミッタ領域２０４ａ及びｐ＋エミッタ領域２０３ｃと接触しているエミッタ電極２０９の部分がコンタクト開口２０８となる。
【００２３】
以上の構成において、ｐ＋コレクタ領域２０１が第１の領域の一例、ｎドリフト領域２０２が第２の領域の一例、ｎ＋エミッタ領域２０４ａが第３の領域の一例、ｐボディ領域２０３ａ及びｐ＋エミッタ領域２０３ｃが第４の領域の一例、ｐボディ領域２０３ｂ及びｐ＋エミッタ領域２０３ｄが第５の領域の一例、ｎ正孔バリア領域２１１がバリア領域の一例となっている。また、ゲート電極２０６ａ，２０６ｂ，２０６ｃが第１の電極の一例、エミッタ電極２０９が第２の電極の一例、コレクタ電極２１０が第３の電極の一例となっている。なお、図１においては、半導体領域２１３ａ，２１３ｂを１つずつしか図示していないが、半導体領域２１３ａ，２１３ｂの数については任意に設定できる。
【００２４】
次に、本実施形態のＩＧＢＴの製造方法について図２を用いて説明する。
【００２５】
まずｐ＋コレクタ領域２０１となるシリコン基板上にｎドリフト領域２０２をエピタキシャル成長させる。次に、約１０００℃のパイロジェニック酸化によりｎドリフト領域２０２表面に厚さ約７００ｎｍの熱酸化膜（図示せず）を形成する。その後、熱酸化膜表面上にレジスト（図示せず）を積層し、フォトリソグラフィ工程により開口パターンを形成する。このレジストパターンをマスクとしてウェットエッチングにより熱酸化膜を除去し、素子を形成する領域を形成する（図示せず）。次に、ｎドリフト領域２０２の表面に雰囲気温度約９００℃の酸化処理により厚さ約１８ｎｍの酸化膜２０７ｂを形成する。その後、酸化膜２０７ｂ表面にレジストを積層し、フォトリソグラフィ工程により開口パターンを形成した後、レジストパターンをマスクとして約６０ｋｅＶの加速電圧、約４．７×１０１３ｃｍ−２のドーズ量でホウ素をイオン注入する。その後、雰囲気温度約１１５０℃の熱処理により拡散し、深さ約５μｍのｐボディ領域２０３を形成する。次に、フォトリソグラフィ工程により開口パターンを形成した後、レジストパターンをマスクとして１００〜３００ｋｅＶの加速電圧、約３×１０１４ｃｍ−２のドーズ量で砒素をイオン注入する。その後、雰囲気温度約１１５０℃の熱処理により拡散し、ｎ正孔バリア領域２１１を形成する（図２（ａ））。
【００２６】
なお、以上の工程においては、ｎドリフト領域２０２としてｎ−シリコン基板を用いて、一主面にｐ型不純物を注入し、アニールすることにより拡散してｐ＋コレクタ領域２０１を形成してもよい。さらに、ｐ型不純物の注入の代わりに、ｐ型不純物を導入した半導体膜をＣＶＤ法により堆積してもよい。ｎ−シリコン基板を用いることで製造コストを削減できる。
【００２７】
次に、ＣＶＤ法により酸化膜２０７ｂ上に厚さ約４００ｎｍの酸化膜２０７ｃを堆積した後、その表面にレジストを積層し、フォトリソグラフィ工程により帯状の開口パターンを形成する。その後、レジストパターンをマスクとして酸化膜２０７ｂ，２０７ｃをＲＩＥ法によりエッチングを行うことで除去し、シリコンエッチング用マスクを形成する。次に、このシリコンエッチング用マスクをマスクとしてＲＩＥ法によりエッチングを行い、ｐボディ領域２０３を貫通して深さ約６μｍのトレンチを形成する。その後、トレンチの側壁をＣＤＥ法によりエッチングした後、雰囲気温度約１１００℃の酸化処理により酸化膜（図示せず）を形成し、側壁の欠陥を除去する。その後、雰囲気温度約１１００℃の酸化処理により約１００ｎｍのゲート絶縁膜２０５を形成する（図２（ｂ））。
【００２８】
次に、ＣＶＤ法により厚さ約８００ｎｍの多結晶シリコン膜を堆積する。その後、雰囲気温度約９５０℃の熱処理を行い多結晶シリコン膜中に燐を拡散する。その後、レジストを積層し、フォトリソグラフィ工程によりゲート配線（図示せず）パターンを形成した後、レジストパターンをマスクとしてＲＩＥ法のエッチングによりトレンチに埋設された多結晶シリコン膜を残すようにトレンチの開口部まで除去してゲート電極２０６を形成する。次に、ｐボディ領域２０３表面とトレンチに埋設した表面に、雰囲気温度約９５０℃の酸化処理により厚さ約３０ｎｍの酸化膜（図示せず）を形成した後、レジストを積層し、フォトリソグラフィ工程によりｐ＋エミッタ領域２０３ｃ，２０３ｄのパターンを形成する。その後、レジストパターンをマスクとして約７０ｋｅＶの加速電圧、約４×１０１５ｃｍ−２のドーズ量でホウ素をイオン注入する。次に、酸化膜の表面にレジストを積層し、フォトリソグラフィ工程によりｎ＋エミッタ領域２０４ａのパターンを形成する。その後、レジストパターンをマスクとして約１２０ｋｅＶの加速電圧、約５×１０１５ｃｍ−２のドーズ量で燐をイオン注入する。その後、ＣＶＤ法により酸化膜表面に厚さ約１．５μｍのＢＰＳＧ膜２０７を堆積した後、雰囲気温度約９５０℃の熱処理によりＢＰＳＧ膜２０７を平坦化するとともに、ｐ＋エミッタ領域２０３ｃ，２０３ｄとｎ＋エミッタ領域２０４ａを拡散して形成する。次に、ＢＰＳＧ膜２０７の表面にレジストを積層し、フォトリソグラフィ工程によりｐボディ領域２０３、ｐ＋エミッタ領域２０３ｃ，２０３ｄ及びｎ＋エミッタ領域２０４ａの表面を露出するようにコンタクト開口２０８のパターンを形成した後、レジストパターンをマスクとしてＲＩＥ法によりエッチングしてＢＰＳＧ膜２０７及び酸化膜（図示せず）を除去する（図２（ｃ））。
【００２９】
次に、エッチングにより露出したｐボディ領域２０３とｐ＋エミッタ領域２０３ｃ，２０３ｄとｎ＋エミッタ領域２０４ａとが短絡するように、ｐボディ領域２０３、ｐ＋エミッタ領域２０３ｃ，２０３ｄ、ｎ＋エミッタ領域２０４ａ及びトレンチの多結晶シリコン膜に接続するゲート配線（図示せず）にスパッタリング法によりチタンからなるバリアメタル膜とＡｌ膜を積層する。その後、Ａｌ膜の表面にレジストを積層し、フォトリソグラフィ工程によりエミッタ電極２０９及びゲート配線電極のパターンを同時に形成する。その後、レジストパターンをマスクとしてウェットエッチングとＲＩＥ法によるエッチングにより、エミッタ電極２０９及びゲート配線電極（図示せず）を同時に形成する（図２（ｄ））。次に、ｐ＋コレクタ領域２０１の表面にスパッタリング法によりコレクタ電極２１０（Ｔｉ／Ｎｉ／Ａｌ等）を形成する（図２（ｅ））。以上の工程によって本実施形態のＩＧＢＴが製造される。
【００３０】
本実施形態におけるＩＧＢＴのオン動作時には、半導体領域２１３ａ側のゲート絶縁膜２０５近傍にチャネルが形成され、ｎ＋エミッタ領域２０４ａから供給された電子（少数キャリア）がチャネルを通って流れる。一方、半導体領域２１３ｂにおいては、電子の供給は行われない。ここで、ゲート絶縁膜２０５近傍に形成されたチャネルが電子の流路となるため、図３（ａ）に示すように、ゲート絶縁膜２０５近傍に電子が蓄積する。さらに、半導体領域２１３ｂ内にｎ正孔バリア領域２１１が設けられているため、ｐ＋コレクタ領域２０１から供給され半導体領域２１３ｂを通過する正孔（多数キャリア）の流路が極めて狭くなり、正孔のエミッタ電極２０９への流出が抑制される。これによって、ｎドリフト領域２０２内の正孔の減少を抑えることができるので、ＩＧＢＴのオン電圧の低減効果を向上させることができる。さらに、チャネル密度を低下させてもオン電圧を高めることなく短絡電流を低減することができる。
【００３１】
一方、オフ動作時には、図３（ｂ）に示すように、ゲート絶縁膜２０５近傍に蓄積していた電子が消滅するため、正孔がゲート絶縁膜２０５近傍の流路を通過してエミッタ電極２０９へ流出する。これによって、安定したスイッチング特性が得られる。さらに、ｎ正孔バリア領域２１１の上面側に、高濃度のｐ＋エミッタ領域２０３ｄが形成されていることにより、オフ動作時に正孔をより効率よくエミッタ電極２０９へ流出させることができる。そして、ｎ正孔バリア領域２１１の下面側に、低濃度のｐボディ領域２０３ｂが形成されていることにより、反転層を形成させて正孔蓄積効果を高めることができ、さらに、ｐボディ領域２０３ｂとｎドリフト領域２０２との接合における電界の上昇がなく高耐圧化を実現できる。
【００３２】
（２）第２実施形態
図４は、本発明の第２実施形態に係る半導体装置の構成の概略を示す図であり、図４（ａ）は平面図を示し、図４（ｂ）、（ｃ）は断面図を示す。ただし、図４（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図４（ａ）のＢ−Ｂに沿って切断した断面図が図４（ｂ）であり、図４（ａ）のＣ−Ｃに沿って切断した断面図が図４（ｃ）である。本実施形態においては、ｐボディ領域２０３ｂ内にｎ正孔バリア領域２１１が断続的に形成されている。より具体的には、断面図で見たときに、図４（ｂ）に示すようにｎ正孔バリア領域２１１が形成されている断面と、図４（ｃ）に示すようにｎ正孔バリア領域２１１が形成されていない断面とが存在する。他の構成については第１実施形態と同様であるため説明を省略する。
【００３３】
本実施形態においても第１実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、ｎ正孔バリア領域２１１を断続的に形成しており、その間隔を調節することで半導体領域２１３ｂを通過してエミッタ電極２０９へ流出する正孔の流出量を調節できる。したがって、半導体装置内の電流を均一化することができ、オン動作時の半導体装置内の発熱を均一化できる。
【００３４】
（３）第３実施形態
図５は、本発明の第３実施形態に係る半導体装置の構成の概略を示す図であり、図５（ａ）は平面図を示し、図５（ｂ）、（ｃ）は断面図を示す。ただし、図５（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図５（ａ）のＢ−Ｂに沿って切断した断面図が図５（ｂ）であり、図５（ａ）のＣ−Ｃに沿って切断した断面図が図５（ｃ）である。本実施形態においては、ｎ正孔バリア領域２１１上にｐ＋エミッタ領域２０３ｄ及びｎ＋エミッタ領域２０４ｂが断続的に形成されている。より具体的には、断面図で見たときに、図５（ｂ）に示すようにｎ正孔バリア領域２１１上にｎ＋エミッタ領域２０４ｂが形成されている断面と、図５（ｃ）に示すようにｎ正孔バリア領域２１１上にｐ＋エミッタ領域２０３ｄが形成されている断面とが存在する。ここで、ｎ正孔バリア領域２１１だけでなくｎ＋エミッタ領域２０４ｂもバリア領域の一例となっている。他の構成については第１実施形態と同様であるため説明を省略する。
【００３５】
本実施形態においても第１実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、ｎ正孔バリア領域２１１上にｎ＋エミッタ領域２０４ｂを断続的に形成しており、その間隔を調節することでチャネル密度を調節することができ、エミッタ電極２０９への正孔の流出をさらに抑制できる。したがって、耐圧を変動させることなくオン電圧と短絡電流を調節できる。また、ｎ＋エミッタ領域２０４ｂとｎ正孔バリア領域２１１とを接触させることにより、ｎ＋エミッタ領域２０４ｂとｎ正孔バリア領域２１１とを同電位にできるので、ｎ＋エミッタ領域２０４ｂ／ｐボディ領域２０３ｂ／ｎ正孔バリア領域２１１／ｐボディ領域２０３ｂからなるサイリスタ動作を防止することができ、安定したスイッチング動作を実現できる。
【００３６】
（４）第４実施形態
図６は、本発明の第４実施形態に係る半導体装置の構成の概略を示す図であり、図６（ａ）は平面図を示し、図６（ｂ）は断面図を示す。ただし、図６（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図６（ａ）のＢ−Ｂに沿って切断した断面図が図６（ｂ）である。本実施形態においては、ｐ＋エミッタ領域２０３ｄが形成されておらず、ｎ正孔バリア領域２１１がエミッタ電極２０９と接触している。他の構成については第１実施形態と同様であるため説明を省略する。
【００３７】
本実施形態においても第１実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、第３実施形態におけるｎ＋エミッタ領域２０４ｂとｎ正孔バリア領域２１１とを兼用して同時に形成することができるので、製造コスト削減を実現できる。
【００３８】
なお、実施形態においては、本発明が上記の記載の内容に限定されるものではなく、本発明の技術思想が反映される範囲内で様々な変形が可能である。例えば、図７，８に示すようなコレクタショート型においてもｎ正孔バリア領域２１１を適用することができる。
【００３９】
図７の断面図に示す構成においては、ｎドリフト領域２０２はコレクタ電極２１０にも接合されており、ｐ＋コレクタ領域２０１がｎドリフト領域２０２によって分離されている。図７におけるｐ＋コレクタ領域２０１については、フォトリソグラフィ工程により一部開口を設けたパターンを形成し、このパターンをマスクとしてｐ型不純物を注入し、アニールによって拡散することで形成される。
【００４０】
図８の断面図に示す構成においては、ｎドリフト領域２０２、ｐ＋コレクタ領域２０１及びコレクタ電極２１０と接合されたｎバッファ領域２１４が設けられており、ｐ＋コレクタ領域２０１がｎバッファ領域２１４によって分離されている。図８におけるｎバッファ領域２１４については、ｎ型の不純物を堆積し、アニールによって拡散することで形成される。
【００４１】
その他にも、第１〜４実施形態の特徴部分については、例えば第２実施形態＋第３実施形態、第２実施形態＋第４実施形態等、組み合わせて用いることもできる。また、半導体基板については、シリコンの他にもＳｉＣ，ＧａＮ，ＧａＡｓ等を使用することができる。そして、ゲート電極２０６ａ，２０６ｂ，２０６ｃの平面形状については、円、楕円、多角形等の任意の形状とすることができる。さらに、ゲート電極２０６ａ，２０６ｂ，２０６ｃについては、トレンチ型の代わりにプレーナ型、コンケーブ型等のゲート電極を用いてもよい。また、各実施形態においては、ノンパンチスルー型の場合について説明したが、ｎ＋バッファ領域を有するパンチスルー型においても本発明の適用が可能である。そして、ｎドリフト領域２０２の濃度分布は均一である必要はない。さらに、荷電粒子または電子線照射等によりｐ＋コレクタ領域２０１とｎドリフト領域２０２の境界付近またはｎドリフト領域２０２内に欠陥領域を設けてもよい。そして、ｐ型とｎ型とを反転させた半導体装置でも本発明の適用が可能である。また、本発明の適用が可能な半導体装置はＩＧＢＴに限るものではなく、例えばＭＯＳコントロールサイリスタ等の他の半導体装置においても本発明の適用が可能である。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、第１導電型のキャリアの供給が行われない半導体領域は、第２導電型のキャリアの通過を抑制するバリア領域を含むことにより、オン電圧の低減効果を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成の概略を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３】本発明の第１実施形態に係る半導体装置の動作を説明する図である。
【図４】本発明の第２実施形態に係る半導体装置の構成の概略を示す図である。
【図５】本発明の第３実施形態に係る半導体装置の構成の概略を示す図である。
【図６】本発明の第４実施形態に係る半導体装置の構成の概略を示す図である。
【図７】本発明の他の実施形態に係る半導体装置の構成の概略を示す図である。
【図８】本発明の他の実施形態に係る半導体装置の構成の概略を示す図である。
【符号の説明】
２０１ ｐ＋コレクタ領域、２０２ ｎドリフト領域、２０３ａ，２０３ｂ ｐボディ領域、２０３ｃ，２０３ｄ ｐ＋エミッタ領域、２０４ａ，２０４ｂ ｎ＋エミッタ領域、２０５ ゲート絶縁膜、２０６ａ，２０６ｂ，２０６ｃ ゲート電極、２０９ エミッタ電極、２１０ コレクタ電極、２１１ ｎ正孔バリア領域、２１３ａ，２１３ｂ 半導体領域。
【発明の属する技術分野】
本発明は半導体装置、特にオン電圧の低下を図った半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置の一例が特開２００１−１２７２８６号公報（特許文献１）に示されている。この従来の半導体装置においては、ｎ＋型エミッタ領域を形成している領域とｎ＋型エミッタ領域を形成しない領域とを分離して設け、ｎ＋型エミッタ領域を形成している領域にｎ＋型の正孔バリアを設けている。これによって、ラッチアップの防止及びオン電圧の低下を図っている。なお、その他にも特許文献２〜４に示す半導体装置が開示されている。
【０００３】
【特許文献１】
特開２００１−１２７２８６号公報
【特許文献２】
特開平１０−２９４４６１号公報
【特許文献３】
特開平９−３３１０６３号公報
【特許文献４】
特開２００１−１５７４７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に示す従来の半導体装置においては、ｎ＋型エミッタ領域を形成しない領域を通過してエミッタ電極へ正孔が抜けるため、十分なオン電圧の低減効果が得られないという課題があった。
【０００５】
本発明は上記課題に鑑みてなされたものであり、オン電圧の低減効果を向上させる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、第１の本発明に係る半導体装置は、互いに分離された複数の半導体領域を含む半導体装置であって、半導体領域の少なくとも１つは、第１導電型のキャリアの供給が可能であり、他の半導体領域の少なくとも１つからは、第１導電型のキャリアの供給が行われず、第１導電型のキャリアの供給が行われない半導体領域は、第２導電型のキャリアの通過を抑制するバリア領域を含むことを特徴とする。なお、第１導電型のキャリアは半導体装置にとっての少数キャリアであり、第２導電型のキャリアは多数キャリアであることが好ましい。第１あるいは第２導電型のキャリアとは、導電型がｎ型の場合は電子、ｐ型の場合は正孔である。
【０００７】
第２の本発明に係る半導体装置は、第１の本発明に記載の装置であって、第２導電型の第１の領域と、該第１の領域と接合された第１導電型の第２の領域と、をさらに含み、第１導電型のキャリアの供給が可能な半導体領域は、第１導電型の第３の領域と、該第３の領域及び前記第２の領域と接合された第２導電型の第４の領域と、を含み、前記バリア領域を含む半導体領域は、前記第２の領域と接合された第２導電型の第５の領域をさらに含み、前記バリア領域は、前記第１の領域からの第２導電型のキャリアの通過を抑制することを特徴とする。
【０００８】
第３の本発明に係る半導体装置は、第２の本発明に記載の装置であって、前記第５の領域については、前記バリア領域の上面側に、下面側より高濃度の第２導電型の領域が形成されていることを特徴とする。
【０００９】
第４の本発明に係る半導体装置は、第１〜３の本発明のいずれか１に記載の装置であって、前記バリア領域は、断続的に形成されていることを特徴とする。
【００１０】
第５の本発明に係る半導体装置は、第１〜４の本発明のいずれか１に記載の装置であって、複数の半導体領域はトレンチに形成された第１の電極及び絶縁膜により互いに分離されており、該第１の電極は該絶縁膜を介して半導体領域と接続されていることを特徴とする。
【００１１】
第６の本発明に係る半導体装置は、第５の本発明に記載の装置であって、前記バリア領域は、第１導電型の領域であり、かつ前記絶縁膜と接触していないことを特徴とする。
【００１２】
第７の本発明に係る半導体装置は、第６の本発明に記載の装置であって、前記第３の領域及び前記第４の領域と接合された第２の電極と、前記第１の領域と接合された第３の電極と、をさらに含み、該第２の電極は、前記バリア領域を含む半導体領域において、前記第５の領域と接合しており、かつ前記バリア領域を含む第１導電型の領域と接合していないことを特徴とする。
【００１３】
第８の本発明に係る半導体装置は、第６の本発明に記載の装置であって、前記第３の領域及び前記第４の領域と接合された第２の電極と、前記第１の領域と接合された第３の電極と、をさらに含み、前記バリア領域は、該第２の電極と接合していることを特徴とする。
【００１４】
第９の本発明に係る半導体装置は、第８の本発明に記載の装置であって、前記バリア領域は、前記第２の電極と断続的に接合していることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態（以下実施形態という）を、図面に従って説明する。
【００１６】
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置の構成の概略を示す図であり、図１（ａ）は平面図を示し、図１（ｂ）は断面図を示す。ただし、図１（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図１（ａ）のＢ−Ｂに沿って切断した断面図が図１（ｂ）である。本実施形態は本発明をＩＧＢＴに適用した場合を示し、本実施形態のＩＧＢＴは、ゲート電極２０６ａ，２０６ｂ，２０６ｃ、エミッタ電極２０９、コレクタ電極２１０、ｐ＋コレクタ領域２０１、ｎドリフト領域２０２、ｐボディ領域２０３ａ，２０３ｂ、ｐ＋エミッタ領域２０３ｃ，２０３ｄ、ｎ＋エミッタ領域２０４ａ、ゲート絶縁膜２０５、絶縁膜２０７及びｎ正孔バリア領域２１１を含んでいる。
【００１７】
ｐ＋コレクタ領域２０１はシリコン基板に形成されている。ｐ＋コレクタ領域２０１上にはｎドリフト領域２０２が接合されており、ｐ＋コレクタ領域２０１下にはコレクタ電極２１０が接合されている。ｎドリフト領域２０２上にはｐボディ領域が接合されている。
【００１８】
ゲート電極２０６ａ，２０６ｂ，２０６ｃは、トレンチ２１５ａ，２１５ｂ，２１５ｃにそれぞれ埋め込まれている。トレンチ２１５ａ，２１５ｂ，２１５ｃは、ｐボディ領域を貫通し、ｎドリフト領域２０２に到達している。ゲート電極２０６ａとトレンチ２１５ａの内側面及び底面との間、ゲート電極２０６ｂとトレンチ２１５ｂの内側面及び底面との間、ゲート電極２０６ｃとトレンチ２１５ｃの内側面及び底面との間には、ゲート絶縁膜２０５が形成されている。
【００１９】
ここで、トレンチ２１５ａ及び２１５ｂによって半導体領域２１３ａが規定され、トレンチ２１５ｂ及び２１５ｃによって半導体領域２１３ｂが規定される。半導体領域２１３ａと半導体領域２１３ｂとはトレンチ２１５ｂに形成されたゲート電極２０６ｂ及びゲート絶縁膜２０５によって分離されている。また、半導体領域２１３ａ内のｐボディ領域をｐボディ領域２０３ａとし、半導体領域２１３ｂ内のｐボディ領域をｐボディ領域２０３ｂとする。
【００２０】
半導体領域２１３ａ内のｐボディ領域２０３ａ上には、ｎ＋エミッタ領域２０４ａが接合されている。ｎ＋エミッタ領域２０４ａ内には、ｐ＋エミッタ領域２０３ｃが断続的に形成されている。ｐ＋エミッタ領域２０３ｃはゲート絶縁膜２０５と接触しておらず、ｎ＋エミッタ領域２０４ａはゲート絶縁膜２０５と接触している。
【００２１】
一方、半導体領域２１３ｂには、ｎ＋エミッタ領域が形成されておらず、ｐボディ領域２０３ｂ内にｎ正孔バリア領域２１１が接合されている。そして、ｎ正孔バリア領域２１１上にｐ＋エミッタ領域２０３ｄが接合されている。ｎ正孔バリア領域２１１はゲート絶縁膜２０５と接触しておらず、ｐ＋エミッタ領域２０３ｄはゲート絶縁膜２０５と接触している。
【００２２】
トレンチ２１５ａ，２１５ｂ，２１５ｃ上には、絶縁膜２０７が形成されている。そして、絶縁膜２０７を覆うようにエミッタ電極２０９が形成されており、エミッタ電極２０９は、ｎ＋エミッタ領域２０４ａ及びｐ＋エミッタ領域２０３ｃ，２０３ｄと接触している。ここで、ｎ＋エミッタ領域２０４ａ及びｐ＋エミッタ領域２０３ｃと接触しているエミッタ電極２０９の部分がコンタクト開口２０８となる。
【００２３】
以上の構成において、ｐ＋コレクタ領域２０１が第１の領域の一例、ｎドリフト領域２０２が第２の領域の一例、ｎ＋エミッタ領域２０４ａが第３の領域の一例、ｐボディ領域２０３ａ及びｐ＋エミッタ領域２０３ｃが第４の領域の一例、ｐボディ領域２０３ｂ及びｐ＋エミッタ領域２０３ｄが第５の領域の一例、ｎ正孔バリア領域２１１がバリア領域の一例となっている。また、ゲート電極２０６ａ，２０６ｂ，２０６ｃが第１の電極の一例、エミッタ電極２０９が第２の電極の一例、コレクタ電極２１０が第３の電極の一例となっている。なお、図１においては、半導体領域２１３ａ，２１３ｂを１つずつしか図示していないが、半導体領域２１３ａ，２１３ｂの数については任意に設定できる。
【００２４】
次に、本実施形態のＩＧＢＴの製造方法について図２を用いて説明する。
【００２５】
まずｐ＋コレクタ領域２０１となるシリコン基板上にｎドリフト領域２０２をエピタキシャル成長させる。次に、約１０００℃のパイロジェニック酸化によりｎドリフト領域２０２表面に厚さ約７００ｎｍの熱酸化膜（図示せず）を形成する。その後、熱酸化膜表面上にレジスト（図示せず）を積層し、フォトリソグラフィ工程により開口パターンを形成する。このレジストパターンをマスクとしてウェットエッチングにより熱酸化膜を除去し、素子を形成する領域を形成する（図示せず）。次に、ｎドリフト領域２０２の表面に雰囲気温度約９００℃の酸化処理により厚さ約１８ｎｍの酸化膜２０７ｂを形成する。その後、酸化膜２０７ｂ表面にレジストを積層し、フォトリソグラフィ工程により開口パターンを形成した後、レジストパターンをマスクとして約６０ｋｅＶの加速電圧、約４．７×１０１３ｃｍ−２のドーズ量でホウ素をイオン注入する。その後、雰囲気温度約１１５０℃の熱処理により拡散し、深さ約５μｍのｐボディ領域２０３を形成する。次に、フォトリソグラフィ工程により開口パターンを形成した後、レジストパターンをマスクとして１００〜３００ｋｅＶの加速電圧、約３×１０１４ｃｍ−２のドーズ量で砒素をイオン注入する。その後、雰囲気温度約１１５０℃の熱処理により拡散し、ｎ正孔バリア領域２１１を形成する（図２（ａ））。
【００２６】
なお、以上の工程においては、ｎドリフト領域２０２としてｎ−シリコン基板を用いて、一主面にｐ型不純物を注入し、アニールすることにより拡散してｐ＋コレクタ領域２０１を形成してもよい。さらに、ｐ型不純物の注入の代わりに、ｐ型不純物を導入した半導体膜をＣＶＤ法により堆積してもよい。ｎ−シリコン基板を用いることで製造コストを削減できる。
【００２７】
次に、ＣＶＤ法により酸化膜２０７ｂ上に厚さ約４００ｎｍの酸化膜２０７ｃを堆積した後、その表面にレジストを積層し、フォトリソグラフィ工程により帯状の開口パターンを形成する。その後、レジストパターンをマスクとして酸化膜２０７ｂ，２０７ｃをＲＩＥ法によりエッチングを行うことで除去し、シリコンエッチング用マスクを形成する。次に、このシリコンエッチング用マスクをマスクとしてＲＩＥ法によりエッチングを行い、ｐボディ領域２０３を貫通して深さ約６μｍのトレンチを形成する。その後、トレンチの側壁をＣＤＥ法によりエッチングした後、雰囲気温度約１１００℃の酸化処理により酸化膜（図示せず）を形成し、側壁の欠陥を除去する。その後、雰囲気温度約１１００℃の酸化処理により約１００ｎｍのゲート絶縁膜２０５を形成する（図２（ｂ））。
【００２８】
次に、ＣＶＤ法により厚さ約８００ｎｍの多結晶シリコン膜を堆積する。その後、雰囲気温度約９５０℃の熱処理を行い多結晶シリコン膜中に燐を拡散する。その後、レジストを積層し、フォトリソグラフィ工程によりゲート配線（図示せず）パターンを形成した後、レジストパターンをマスクとしてＲＩＥ法のエッチングによりトレンチに埋設された多結晶シリコン膜を残すようにトレンチの開口部まで除去してゲート電極２０６を形成する。次に、ｐボディ領域２０３表面とトレンチに埋設した表面に、雰囲気温度約９５０℃の酸化処理により厚さ約３０ｎｍの酸化膜（図示せず）を形成した後、レジストを積層し、フォトリソグラフィ工程によりｐ＋エミッタ領域２０３ｃ，２０３ｄのパターンを形成する。その後、レジストパターンをマスクとして約７０ｋｅＶの加速電圧、約４×１０１５ｃｍ−２のドーズ量でホウ素をイオン注入する。次に、酸化膜の表面にレジストを積層し、フォトリソグラフィ工程によりｎ＋エミッタ領域２０４ａのパターンを形成する。その後、レジストパターンをマスクとして約１２０ｋｅＶの加速電圧、約５×１０１５ｃｍ−２のドーズ量で燐をイオン注入する。その後、ＣＶＤ法により酸化膜表面に厚さ約１．５μｍのＢＰＳＧ膜２０７を堆積した後、雰囲気温度約９５０℃の熱処理によりＢＰＳＧ膜２０７を平坦化するとともに、ｐ＋エミッタ領域２０３ｃ，２０３ｄとｎ＋エミッタ領域２０４ａを拡散して形成する。次に、ＢＰＳＧ膜２０７の表面にレジストを積層し、フォトリソグラフィ工程によりｐボディ領域２０３、ｐ＋エミッタ領域２０３ｃ，２０３ｄ及びｎ＋エミッタ領域２０４ａの表面を露出するようにコンタクト開口２０８のパターンを形成した後、レジストパターンをマスクとしてＲＩＥ法によりエッチングしてＢＰＳＧ膜２０７及び酸化膜（図示せず）を除去する（図２（ｃ））。
【００２９】
次に、エッチングにより露出したｐボディ領域２０３とｐ＋エミッタ領域２０３ｃ，２０３ｄとｎ＋エミッタ領域２０４ａとが短絡するように、ｐボディ領域２０３、ｐ＋エミッタ領域２０３ｃ，２０３ｄ、ｎ＋エミッタ領域２０４ａ及びトレンチの多結晶シリコン膜に接続するゲート配線（図示せず）にスパッタリング法によりチタンからなるバリアメタル膜とＡｌ膜を積層する。その後、Ａｌ膜の表面にレジストを積層し、フォトリソグラフィ工程によりエミッタ電極２０９及びゲート配線電極のパターンを同時に形成する。その後、レジストパターンをマスクとしてウェットエッチングとＲＩＥ法によるエッチングにより、エミッタ電極２０９及びゲート配線電極（図示せず）を同時に形成する（図２（ｄ））。次に、ｐ＋コレクタ領域２０１の表面にスパッタリング法によりコレクタ電極２１０（Ｔｉ／Ｎｉ／Ａｌ等）を形成する（図２（ｅ））。以上の工程によって本実施形態のＩＧＢＴが製造される。
【００３０】
本実施形態におけるＩＧＢＴのオン動作時には、半導体領域２１３ａ側のゲート絶縁膜２０５近傍にチャネルが形成され、ｎ＋エミッタ領域２０４ａから供給された電子（少数キャリア）がチャネルを通って流れる。一方、半導体領域２１３ｂにおいては、電子の供給は行われない。ここで、ゲート絶縁膜２０５近傍に形成されたチャネルが電子の流路となるため、図３（ａ）に示すように、ゲート絶縁膜２０５近傍に電子が蓄積する。さらに、半導体領域２１３ｂ内にｎ正孔バリア領域２１１が設けられているため、ｐ＋コレクタ領域２０１から供給され半導体領域２１３ｂを通過する正孔（多数キャリア）の流路が極めて狭くなり、正孔のエミッタ電極２０９への流出が抑制される。これによって、ｎドリフト領域２０２内の正孔の減少を抑えることができるので、ＩＧＢＴのオン電圧の低減効果を向上させることができる。さらに、チャネル密度を低下させてもオン電圧を高めることなく短絡電流を低減することができる。
【００３１】
一方、オフ動作時には、図３（ｂ）に示すように、ゲート絶縁膜２０５近傍に蓄積していた電子が消滅するため、正孔がゲート絶縁膜２０５近傍の流路を通過してエミッタ電極２０９へ流出する。これによって、安定したスイッチング特性が得られる。さらに、ｎ正孔バリア領域２１１の上面側に、高濃度のｐ＋エミッタ領域２０３ｄが形成されていることにより、オフ動作時に正孔をより効率よくエミッタ電極２０９へ流出させることができる。そして、ｎ正孔バリア領域２１１の下面側に、低濃度のｐボディ領域２０３ｂが形成されていることにより、反転層を形成させて正孔蓄積効果を高めることができ、さらに、ｐボディ領域２０３ｂとｎドリフト領域２０２との接合における電界の上昇がなく高耐圧化を実現できる。
【００３２】
（２）第２実施形態
図４は、本発明の第２実施形態に係る半導体装置の構成の概略を示す図であり、図４（ａ）は平面図を示し、図４（ｂ）、（ｃ）は断面図を示す。ただし、図４（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図４（ａ）のＢ−Ｂに沿って切断した断面図が図４（ｂ）であり、図４（ａ）のＣ−Ｃに沿って切断した断面図が図４（ｃ）である。本実施形態においては、ｐボディ領域２０３ｂ内にｎ正孔バリア領域２１１が断続的に形成されている。より具体的には、断面図で見たときに、図４（ｂ）に示すようにｎ正孔バリア領域２１１が形成されている断面と、図４（ｃ）に示すようにｎ正孔バリア領域２１１が形成されていない断面とが存在する。他の構成については第１実施形態と同様であるため説明を省略する。
【００３３】
本実施形態においても第１実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、ｎ正孔バリア領域２１１を断続的に形成しており、その間隔を調節することで半導体領域２１３ｂを通過してエミッタ電極２０９へ流出する正孔の流出量を調節できる。したがって、半導体装置内の電流を均一化することができ、オン動作時の半導体装置内の発熱を均一化できる。
【００３４】
（３）第３実施形態
図５は、本発明の第３実施形態に係る半導体装置の構成の概略を示す図であり、図５（ａ）は平面図を示し、図５（ｂ）、（ｃ）は断面図を示す。ただし、図５（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図５（ａ）のＢ−Ｂに沿って切断した断面図が図５（ｂ）であり、図５（ａ）のＣ−Ｃに沿って切断した断面図が図５（ｃ）である。本実施形態においては、ｎ正孔バリア領域２１１上にｐ＋エミッタ領域２０３ｄ及びｎ＋エミッタ領域２０４ｂが断続的に形成されている。より具体的には、断面図で見たときに、図５（ｂ）に示すようにｎ正孔バリア領域２１１上にｎ＋エミッタ領域２０４ｂが形成されている断面と、図５（ｃ）に示すようにｎ正孔バリア領域２１１上にｐ＋エミッタ領域２０３ｄが形成されている断面とが存在する。ここで、ｎ正孔バリア領域２１１だけでなくｎ＋エミッタ領域２０４ｂもバリア領域の一例となっている。他の構成については第１実施形態と同様であるため説明を省略する。
【００３５】
本実施形態においても第１実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、ｎ正孔バリア領域２１１上にｎ＋エミッタ領域２０４ｂを断続的に形成しており、その間隔を調節することでチャネル密度を調節することができ、エミッタ電極２０９への正孔の流出をさらに抑制できる。したがって、耐圧を変動させることなくオン電圧と短絡電流を調節できる。また、ｎ＋エミッタ領域２０４ｂとｎ正孔バリア領域２１１とを接触させることにより、ｎ＋エミッタ領域２０４ｂとｎ正孔バリア領域２１１とを同電位にできるので、ｎ＋エミッタ領域２０４ｂ／ｐボディ領域２０３ｂ／ｎ正孔バリア領域２１１／ｐボディ領域２０３ｂからなるサイリスタ動作を防止することができ、安定したスイッチング動作を実現できる。
【００３６】
（４）第４実施形態
図６は、本発明の第４実施形態に係る半導体装置の構成の概略を示す図であり、図６（ａ）は平面図を示し、図６（ｂ）は断面図を示す。ただし、図６（ａ）においてはエミッタ電極及び絶縁膜の図示を省略しており、図６（ａ）のＢ−Ｂに沿って切断した断面図が図６（ｂ）である。本実施形態においては、ｐ＋エミッタ領域２０３ｄが形成されておらず、ｎ正孔バリア領域２１１がエミッタ電極２０９と接触している。他の構成については第１実施形態と同様であるため説明を省略する。
【００３７】
本実施形態においても第１実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、第３実施形態におけるｎ＋エミッタ領域２０４ｂとｎ正孔バリア領域２１１とを兼用して同時に形成することができるので、製造コスト削減を実現できる。
【００３８】
なお、実施形態においては、本発明が上記の記載の内容に限定されるものではなく、本発明の技術思想が反映される範囲内で様々な変形が可能である。例えば、図７，８に示すようなコレクタショート型においてもｎ正孔バリア領域２１１を適用することができる。
【００３９】
図７の断面図に示す構成においては、ｎドリフト領域２０２はコレクタ電極２１０にも接合されており、ｐ＋コレクタ領域２０１がｎドリフト領域２０２によって分離されている。図７におけるｐ＋コレクタ領域２０１については、フォトリソグラフィ工程により一部開口を設けたパターンを形成し、このパターンをマスクとしてｐ型不純物を注入し、アニールによって拡散することで形成される。
【００４０】
図８の断面図に示す構成においては、ｎドリフト領域２０２、ｐ＋コレクタ領域２０１及びコレクタ電極２１０と接合されたｎバッファ領域２１４が設けられており、ｐ＋コレクタ領域２０１がｎバッファ領域２１４によって分離されている。図８におけるｎバッファ領域２１４については、ｎ型の不純物を堆積し、アニールによって拡散することで形成される。
【００４１】
その他にも、第１〜４実施形態の特徴部分については、例えば第２実施形態＋第３実施形態、第２実施形態＋第４実施形態等、組み合わせて用いることもできる。また、半導体基板については、シリコンの他にもＳｉＣ，ＧａＮ，ＧａＡｓ等を使用することができる。そして、ゲート電極２０６ａ，２０６ｂ，２０６ｃの平面形状については、円、楕円、多角形等の任意の形状とすることができる。さらに、ゲート電極２０６ａ，２０６ｂ，２０６ｃについては、トレンチ型の代わりにプレーナ型、コンケーブ型等のゲート電極を用いてもよい。また、各実施形態においては、ノンパンチスルー型の場合について説明したが、ｎ＋バッファ領域を有するパンチスルー型においても本発明の適用が可能である。そして、ｎドリフト領域２０２の濃度分布は均一である必要はない。さらに、荷電粒子または電子線照射等によりｐ＋コレクタ領域２０１とｎドリフト領域２０２の境界付近またはｎドリフト領域２０２内に欠陥領域を設けてもよい。そして、ｐ型とｎ型とを反転させた半導体装置でも本発明の適用が可能である。また、本発明の適用が可能な半導体装置はＩＧＢＴに限るものではなく、例えばＭＯＳコントロールサイリスタ等の他の半導体装置においても本発明の適用が可能である。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、第１導電型のキャリアの供給が行われない半導体領域は、第２導電型のキャリアの通過を抑制するバリア領域を含むことにより、オン電圧の低減効果を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成の概略を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明する図である。
【図３】本発明の第１実施形態に係る半導体装置の動作を説明する図である。
【図４】本発明の第２実施形態に係る半導体装置の構成の概略を示す図である。
【図５】本発明の第３実施形態に係る半導体装置の構成の概略を示す図である。
【図６】本発明の第４実施形態に係る半導体装置の構成の概略を示す図である。
【図７】本発明の他の実施形態に係る半導体装置の構成の概略を示す図である。
【図８】本発明の他の実施形態に係る半導体装置の構成の概略を示す図である。
【符号の説明】
２０１ ｐ＋コレクタ領域、２０２ ｎドリフト領域、２０３ａ，２０３ｂ ｐボディ領域、２０３ｃ，２０３ｄ ｐ＋エミッタ領域、２０４ａ，２０４ｂ ｎ＋エミッタ領域、２０５ ゲート絶縁膜、２０６ａ，２０６ｂ，２０６ｃ ゲート電極、２０９ エミッタ電極、２１０ コレクタ電極、２１１ ｎ正孔バリア領域、２１３ａ，２１３ｂ 半導体領域。
Claims (9)
- 互いに分離された複数の半導体領域を含む半導体装置であって、
半導体領域の少なくとも１つは、第１導電型のキャリアの供給が可能であり、他の半導体領域の少なくとも１つからは、第１導電型のキャリアの供給が行われず、
第１導電型のキャリアの供給が行われない半導体領域は、第２導電型のキャリアの通過を抑制するバリア領域を含むことを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
第２導電型の第１の領域と、該第１の領域と接合された第１導電型の第２の領域と、をさらに含み、
第１導電型のキャリアの供給が可能な半導体領域は、第１導電型の第３の領域と、該第３の領域及び前記第２の領域と接合された第２導電型の第４の領域と、を含み、
前記バリア領域を含む半導体領域は、前記第２の領域と接合された第２導電型の第５の領域をさらに含み、
前記バリア領域は、前記第１の領域からの第２導電型のキャリアの通過を抑制することを特徴とする半導体装置。 - 請求項２に記載の半導体装置であって、
前記第５の領域については、前記バリア領域の上面側に、下面側より高濃度の第２導電型の領域が形成されていることを特徴とする半導体装置。 - 請求項１〜３のいずれか１に記載の半導体装置であって、
前記バリア領域は、断続的に形成されていることを特徴とする半導体装置。 - 請求項１〜４のいずれか１に記載の半導体装置であって、
複数の半導体領域はトレンチに形成された第１の電極及び絶縁膜により互いに分離されており、該第１の電極は該絶縁膜を介して半導体領域と接続されていることを特徴とする半導体装置。 - 請求項５に記載の半導体装置であって、
前記バリア領域は、第１導電型の領域であり、かつ前記絶縁膜と接触していないことを特徴とする半導体装置。 - 請求項６に記載の半導体装置であって、
前記第３の領域及び前記第４の領域と接合された第２の電極と、前記第１の領域と接合された第３の電極と、をさらに含み、
該第２の電極は、前記バリア領域を含む半導体領域において、前記第５の領域と接合しており、かつ前記バリア領域を含む第１導電型の領域と接合していないことを特徴とする半導体装置。 - 請求項６に記載の半導体装置であって、
前記第３の領域及び前記第４の領域と接合された第２の電極と、前記第１の領域と接合された第３の電極と、をさらに含み、
前記バリア領域は、該第２の電極と接合していることを特徴とする半導体装置。 - 請求項８に記載の半導体装置であって、
前記バリア領域は、前記第２の電極と断続的に接合していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007767A JP4366938B2 (ja) | 2003-01-16 | 2003-01-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007767A JP4366938B2 (ja) | 2003-01-16 | 2003-01-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004221370A true JP2004221370A (ja) | 2004-08-05 |
| JP4366938B2 JP4366938B2 (ja) | 2009-11-18 |
Family
ID=32897763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003007767A Expired - Lifetime JP4366938B2 (ja) | 2003-01-16 | 2003-01-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4366938B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 2003-01-16 JP JP2003007767A patent/JP4366938B2/ja not_active Expired - Lifetime
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| JP2012138567A (ja) * | 2010-12-08 | 2012-07-19 | Denso Corp | 絶縁ゲート型半導体装置 |
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| JP7119378B2 (ja) | 2017-03-15 | 2022-08-17 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4366938B2 (ja) | 2009-11-18 |
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| JP2002353454A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R151 | Written notification of patent or utility model registration |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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