DE102019219310A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102019219310A1
DE102019219310A1 DE102019219310.2A DE102019219310A DE102019219310A1 DE 102019219310 A1 DE102019219310 A1 DE 102019219310A1 DE 102019219310 A DE102019219310 A DE 102019219310A DE 102019219310 A1 DE102019219310 A1 DE 102019219310A1
Authority
DE
Germany
Prior art keywords
semiconductor layer
type
layer
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019219310.2A
Other languages
English (en)
Inventor
Tatsuo Harada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102019219310A1 publication Critical patent/DE102019219310A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine Halbleitervorrichtung enthält: eine zweite Halbleiterschicht (24) in einer Oberflächenschicht einer ersten Halbleiterschicht; eine dritte Halbleiterschicht (23) in einer Oberflächenschicht der zweiten Halbleiterschicht; einen ersten Graben (13), der die zweite Halbleiterschicht und die dritte Halbleiterschicht durchdringt, um ein Inneres der ersten Halbleiterschicht zu erreichen; einen zweiten Graben (17), der von einer oberen Oberfläche der ersten Halbleiterschicht aus die dritte Halbleiterschicht durchdringt, um ein Inneres der zweiten Halbleiterschicht zu erreichen; und eine vierte Halbleiterschicht (25) in Kontakt mit einem Boden des zweiten Grabens.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die in der vorliegenden Anmeldung offenbarte Technologie bezieht sich auf Halbleitervorrichtungen.
  • Beschreibung des allgemeinen Stands der Technik
  • In einem Bipolartransistor mit isoliertem Gate (IGBT) mit einer Graben-Gatestruktur, wie er beispielsweise in der offengelegten japanischen Patentanmeldung Nr. 2001-250947 beispielhaft dargestellt ist, wurde typischerweise ein Verfahren zum Erhöhen einer Schwellenspannung übernommen, um einen Sättigungsstrom zu unterdrücken, um dadurch die Kurzschlussfähigkeit zu verbessern.
  • Wie oben beschrieben wurde, wurden in der herkömmlichen Technologie Maßnahmen, um den Sättigungsstrom zu unterdrücken, um dadurch die Kurzschlussfähigkeit zu verbessern, ergriffen, waren aber noch nicht ausreichend.
  • ZUSAMMENFASSUNG
  • Es ist eine Aufgabe einer in der vorliegenden Anmeldung offenbarten Technologie, eine Technologie zum Unterdrücken eines Sättigungsstroms vorzusehen, um eine Kurzschlussfähigkeit in einer Halbleitervorrichtung zu verbessern.
  • Die in der vorliegenden Anmeldung offenbarte Technologie umfasst: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps in einer Oberflächenschicht der ersten Halbleiterschicht; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps in einer Oberflächenschicht der zweiten Halbleiterschicht; zumindest einen ersten Graben, der von einer oberen Oberfläche der ersten Halbleiterschicht aus die zweite Halbleiterschicht und die dritte Halbleiterschicht durchdringt, um ein Inneres der ersten Halbleiterschicht zu erreichen; ein Gatedielektrikum auf einer Innenwand des ersten Grabens; eine Gateelektrode innerhalb des Gatedielektrikums im ersten Graben, ein Zwischenschicht-Dielektrikum, das die Gateelektrode bedeckt; zumindest einen zweiten Graben, der von einem Teil der oberen Oberfläche der ersten Halbleiterschicht aus, der von dem Zwischenschicht-Dielektrikum freigelegt ist, die dritte Halbleiterschicht durchdringt, um ein Inneres der zweiten Halbleiterschicht zu erreichen; eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps in Kontakt mit einem Boden des zweiten Grabens; und eine Elektrodenschicht, die das Zwischenschicht-Dielektrikum und den zweiten Graben bedeckt.
  • Gemäß der in der vorliegenden Anmeldung offenbarten Technologie kann der Sättigungsstrom unterdrückt werden, um die Kurzschlussfähigkeit zu verbessern.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die ein Beispiel einer Konfiguration einer Halbleitervorrichtung gemäß einer Ausführungsform schematisch darstellt;
    • 2 ist eine entlang einer Linie A-A' von 1 genommene Schnittansicht;
    • 3 ist eine Schnittansicht, die ein Beispiel einer dem Erfinder bekannten Konfiguration einer Halbleitervorrichtung schematisch darstellt;
    • 4 ist eine Schnittansicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der Ausführungsform schematisch darstellt;
    • 5 ist eine Schnittansicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der Ausführungsform schematisch darstellt;
    • 6 ist ein Diagramm für einen Vergleich von Charakteristiken, das eine Abhängigkeit zwischen einem Kollektorstrom und einer Gatespannung in der in 3 veranschaulichten Halbleitervorrichtung, der in 4 veranschaulichten Halbleitervorrichtung und der in 5 veranschaulichten Halbleitervorrichtung darstellt;
    • 7 ist ein Diagramm, das eine Korrelation zwischen der Tiefe eines Kontaktgrabens von einer unteren Oberfläche einer Halbleiterschicht vom n+-Typ und einem Einschaltverlust-Verhältnis bei einem Nennstrom in der in 3 veranschaulichten Halbleitervorrichtung, der in 4 veranschaulichten Halbleitervorrichtung und der in 5 veranschaulichten Halbleitervorrichtung darstellt;
    • 8 ist eine Schnittansicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der Ausführungsform schematisch darstellt;
    • 9 ist eine Schnittansicht, die ein Beispiel einer anderen Konfiguration der Halbleitervorrichtung gemäß der Ausführungsform schematisch darstellt;
    • 10 ist eine Schnittansicht, die ein Beispiel noch einer weiteren Konfiguration der Halbleitervorrichtung gemäß der Ausführungsform schematisch darstellt; und
    • 11 ist ein Diagramm, das Konzentrationsprofile entlang einer Linie X und einer Linie Y von 5 darstellt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Im Folgenden werden unter Bezugnahme auf die beiliegenden Zeichnungen Ausführungsformen beschrieben. Beispiele der in den jeweiligen Ausführungsformen erzeugten Effekte werden nach einer Beschreibung aller Ausführungsformen zusammen beschrieben.
  • Die Zeichnungen sind schematisch dargestellt, und Konfigurationen sind der zweckmäßigen Beschreibung halber gegebenenfalls weggelassen oder vereinfacht. Die Größen von und eine Lagebeziehung zwischen Konfigurationen, die in verschiedenen Zeichnungen veranschaulicht sind, sind nicht notwendigerweise genau und können gegebenenfalls geändert werden. Eine Schraffur kann für andere Zeichnungen als eine Schnittansicht, wie etwa eine Draufsicht, für ein einfaches Verständnis der Ausführungsformen verwendet werden.
  • In der im Folgenden gegebenen Beschreibung tragen ähnliche Komponenten die gleichen Bezugszeichen und haben ähnliche Namen und Funktionen. Deren detaillierte Beschreibung kann somit weggelassen werden, um Redundanz zu vermeiden.
  • In der im Folgenden gegebenen Beschreibung können Begriffe verwendet werden, die spezifische Positionen und Richtungen repräsentieren, wie etwa „oberer“, „unterer“, „links“, „rechts“, „seitlich“, „Boden“, „vorne“ und „hinten“. Diese Begriffe werden jedoch der Zweckmäßigkeit halber für ein einfaches Verständnis der Ausführungsformen verwendet und beziehen sich nicht auf Richtungen im tatsächlichen Gebrauch.
  • In der im Folgenden gegebenen Beschreibung umfassen Beschreibungen „eine obere Oberfläche von ...“ oder „eine untere Oberfläche von ...“ nicht nur „eine obere Oberfläche (oder eine untere Oberfläche) einer Zielkomponente selbst“, sondern auch einen Zustand, in dem eine andere Komponente auf der oberen Oberfläche (oder der unteren Oberfläche) der Zielkomponente ausgebildet ist. Das heißt, eine Beschreibung „A, das auf einer oberen Oberfläche von B vorgesehen ist“ steht dem nicht entgegen, dass eine andere Komponente „C“ zwischen A und B angeordnet ist.
  • In der im Folgenden gegebenen Beschreibung können Ordnungszahlen wie etwa „erster“ und „zweiter“ verwendet werden. Die Ordnungszahlen werden jedoch der Zweckmäßigkeit halber für ein einfaches Verständnis der Ausführungsformen verwendet, und eine Reihenfolge und dergleichen sind nicht auf eine durch die Ordnungszahlen repräsentierte Reihenfolge beschränkt.
  • <Erste Ausführungsform>
  • Im Folgenden wird eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform beschrieben.
  • <Konfiguration einer Halbleitervorrichtung>
  • 1 ist eine Draufsicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform schematisch darstellt. 2 ist eine entlang einer Linie A-A' von 1 genommene Schnittansicht.
  • Wie in 1 veranschaulicht ist, enthält die Halbleitervorrichtung ein Array aus einer Vielzahl von Zellenbereichen 30 und ein an der Peripherie des Arrays der Zellenbereiche 30 angeordnetes Gatepad 18. Die Konfigurationen der Zellenbereiche 30 wird im Folgenden beschrieben.
  • Wie in 2 veranschaulicht ist, enthält die Halbleitervorrichtung ein Halbleitersubstrat 20 vom n-Typ. Das Halbleitersubstrat 20 vom n-Typ ist aus Si gebildet und weist eine erste Hauptoberfläche (eine obere Oberfläche in 2) und eine zweite Hauptoberfläche (eine untere Oberfläche in 2) auf, die einander entgegengesetzt sind.
  • Eine Halbleiterschicht 24 vom p-Typ (eine Basisschicht) ist in einer Oberflächenschicht auf einer Seite der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ ausgebildet. Eine Halbleiterschicht 23 vom n+-Typ (eine Emitterschicht) ist in einer Oberflächenschicht der Halbleiterschicht 24 vom p-Typ teilweise ausgebildet. Die Halbleiterschicht 23 vom n+-Typ weist eine höhere Störstellenkonzentration als das Halbleitersubstrat 20 vom n-Typ auf.
  • Eine Vielzahl von Gräben 13, die von der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ aus die Halbleiterschicht 23 vom n+-Typ und die Halbleiterschicht 24 vom p-Typ durchdringen, um das Innere des Halbleitersubstrats 20 vom n-Typ zu erreichen, ist ausgebildet. Ein Gatedielektrikum 14 ist auf einer Innenwand jedes der Gräben 13 ausgebildet. Eine Gateelektrode 15 ist ferner in einem vom Gatedielektrikum 14 umgebenen Bereich in jedem der Gräben 13 ausgebildet.
  • Ein Zwischenschicht-Dielektrikum 16, das eine obere Oberfläche der Gateelektrode 15 bedeckt, ist ausgebildet. In Bereichen zwischen benachbarten Zwischenschicht-Dielektrika 16 ist eine Vielzahl von Kontaktgräben 17 ausgebildet, die jeweils tiefer als die Halbleiterschicht 23 vom n+-Typ sind, das Innere der Halbleiterschicht 24 vom p-Typ erreichen, aber flacher als die Gräben 13 sind.
  • Eine Halbleiterschicht 25 vom p+-Typ (eine Kontaktschicht) ist so ausgebildet, dass sie mit dem Boden jedes der Kontaktgräben 17 in Kontakt ist. Die Halbleiterschicht 25 vom p+-Typ hat eine höhere Störstellenkonzentration als die Halbleiterschicht 24 vom p-Typ. Eine obere Oberfläche der Halbleiterschicht 25 vom p+-Typ (der Kontaktschicht) ist innerhalb der Halbleiterschicht 24 vom p-Typ gelegen. Ein Emitterelektroden-Kontaktloch 19 ist in jedem der Bereiche zwischen den Zwischenschicht-Dielektrika 16 ausgebildet.
  • Jeder der Kontaktgräben 17 hat eine Breite von zum Beispiel 50 nm oder mehr. Der Kontaktgraben 17 hat eine geringere Breite als das Emitterelektroden-Kontaktloch 19, durch welches ein Teil der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ, der von den Zwischenschicht-Dielektrika 16 freigelegt ist, mit einer Emitterelektrode 10 in Kontakt ist.
  • Die Zellenbereiche 30 sind in der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ ausgebildet. Die Zellenbereiche 30 sind Bereiche, die jeweils die Halbleiterschicht 23 vom n+-Typ, die Halbleiterschicht 24 vom p-Typ, die Gatedielektrika 14, die Gateelektroden 15, die Zwischenschicht-Dielektrika 16, den Kontaktgraben 17 und die Halbleiterschicht 25 vom p+-Typ enthalten.
  • Die Emitterelektrode 10 ist so ausgebildet, dass sie die Zellenbereiche 30 bedeckt. Die Emitterelektrode 10 ist durch den Kontaktgraben 17 mit der Halbleiterschicht 23 vom n+-Typ, der Halbleiterschicht 24 vom p-Typ und der Halbleiterschicht 25 vom p+-Typ verbunden. Das Gatedielektrikum 15 ist hierin durch das Zwischenschicht-Dielektrikum 16 von der Emitterelektrode 10 isoliert.
  • Eine Pufferschicht 21 vom n+-Typ ist auf der unteren Oberfläche des Halbleitersubstrats 20 vom n-Typ ausgebildet. Die Pufferschicht 21 vom n+-Typ hat eine höhere Störstellenkonzentration als das Halbleitersubstrat 20 vom n-Typ. Eine Kollektorschicht 22 vom p-Typ ist auf einer unteren Oberfläche der Pufferschicht 21 vom n+-Typ ausgebildet. Eine Kollektorelektrode 11 ist auf einer unteren Oberfläche der Kollektorschicht 22 vom p-Typ ausgebildet.
  • Die in der vorliegenden Ausführungsform erzeugten Effekte werden als Nächstes durch einen Vergleich mit einem Vergleichsbeispiel beschrieben.
  • 3 ist eine Schnittansicht, die ein Beispiel einer dem Erfinder bekannten Konfiguration einer Halbleitervorrichtung schematisch darstellt. 4 ist eine Schnittansicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform schematisch darstellt. 5 ist eine Schnittansicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht.
  • Wie in 3 veranschaulicht ist, umfasst die Halbleitervorrichtung in 3 das Halbleitersubstrat 20 vom n-Typ, die Halbleiterschicht 24 vom p-Typ, die Halbleiterschicht 23 vom n+-Typ, die Gräben 13, die Gatedielektrika 14, die Gateelektroden 15, die Zwischenschicht-Dielektrika 16, eine Halbleiterschicht 25A vom p+-Typ, die in der Oberflächenschicht der Halbleiterschicht 24 vom p-Typ teilweise ausgebildet ist, die Emitterelektrode 10, die Pufferschicht 21 vom n+-Typ, die Kollektorschicht 22 vom p-Typ und die Kollektorelektrode 11. Die Halbleiterschicht 25A vom p+-Typ hat eine höhere Störstellenkonzentration als die Halbleiterschicht 24 vom p-Typ.
  • Wie oben beschrieben wurde, sind in der Halbleitervorrichtung in 3 keine Kontaktgräben ausgebildet.
  • Wie in 4 veranschaulicht ist, umfasst die Halbleitervorrichtung in 4 das Halbleitersubstrat 20 vom n-Typ, die Halbleiterschicht 24 vom p-Typ, die Halbleiterschicht 23 vom n+-Typ, die Gräben 13, die Gatedielektrika 14, die Gateelektroden 15, die Zwischenschicht-Dielektrika 16, Kontaktgräben 17B, die in den Bereichen zwischen benachbarten Zwischenschicht-Dielektrika 16 so ausgebildet sind, dass sie jeweils tiefer als die Halbleiterschicht 23 vom n+-Typ sind, das Innere der Halbleiterschicht 24 vom p-Typ erreichen, aber flacher als die Gräben 13 sind, eine Halbleiterschicht 25B vom p+-Typ, die so ausgebildet ist, dass sie mit dem Boden jedes der Kontaktgräben 17B in Kontakt ist, die Emitterelektrode 10, die so ausgebildet ist, dass sie die Zwischenschicht-Dielektrika 16 und die Kontaktgräben 17B bedeckt, die Pufferschicht 21 vom n+-Typ, die Kollektorschicht 22 vom p-Typ und die Kollektorelektrode 11. Eine obere Oberfläche der Halbleiterschicht 25B vom p+-Typ ist bei einer oberen Oberfläche der Halbleiterschicht 24 vom p-Typ gelegen. Die Halbleiterschicht 25B vom p+-Typ hat eine höhere Störstellenkonzentration als die Halbleiterschicht 24 vom p-Typ.
  • Die Kontaktgräben 17B sind flacher als die Kontaktgräben 17.
  • Die Halbleiterschicht 24 vom p-Typ ist ein Bereich zur Ausbildung eines n-Kanals, durch den die Halbleiterschicht 23 vom n+-Typ und das Halbleitersubstrat 20 vom n-Typ miteinander verbunden werden.
  • Die Halbleiterschicht 23 vom n+-Typ ist ungeachtet des Vorhandenseins oder Fehlens der Kontaktgräben 17B und der Tiefe jedes der Kontaktgräben 17B angeordnet. Die Halbleiterschicht 24 vom p-Typ ist ebenfalls ungeachtet des Vorhandenseins oder Fehlens der Kontaktgräben 17B und der Tiefe jedes der Kontaktgräben 17B ausgebildet.
  • Wie in 5 veranschaulicht ist, umfasst die Halbleitervorrichtung in 5 das Halbleitersubstrat 20 vom n-Typ, die Halbleiterschicht 24 vom p-Typ, die Halbleiterschicht 23 vom n+-Typ, die Gräben 13, die Gatedielektrika 14, die Gateelektroden 15, die Zwischenschicht-Dielektrika 16, die Kontaktgräben 17, die Halbleiterschicht 25 vom p+-Typ, die Emitterelektrode 10, die Pufferschicht 21 vom n+-Typ, die Kollektorschicht 22 vom p-Typ und die Kollektorelektrode 11. Die obere Oberfläche der Halbleiterschicht 25 vom p+-Typ ist innerhalb der Halbleiterschicht 24 vom p-Typ gelegen.
  • 11 ist hierin ein Diagramm, das Konzentrationsprofile entlang einer Linie X und einer Linie Y von 5 darstellt. In 11 repräsentiert die vertikale Achse eine Störstellenkonzentration, und die horizontale Achse repräsentiert eine Tiefe [µm].
  • Wie durch eine durchgezogene Linie in 11 dargestellt ist, weist das Konzentrationsprofil entlang der Linie X unterschiedliche Konzentrationsgradienten in X1 und in X2 auf. Dies zeigt, dass die Halbleiterschicht 25 vom p+-Typ so ausgebildet ist, dass sie eine Tiefe von X1 aufweist, und die Halbleiterschicht 24 vom p-Typ so ausgebildet ist, dass sie eine Tiefe von X2 aufweist, und die Grenze zwischen der Halbleiterschicht 25 vom p+-Typ und der Halbleiterschicht 24 vom p-Typ aus dem Unterschied im Konzentrationsgradienten klar ist.
  • Wie durch eine gestrichelte Linie in 11 dargestellt ist, weist das Konzentrationsprofil entlang der Linie Y unterschiedliche Konzentrationsgradienten in Y1 und in Y2 auf. Dies zeigt, dass die Halbleiterschicht 23 vom n+-Typ so ausgebildet ist, dass sie eine Tiefe von Y1 aufweist, und die Halbleiterschicht 24 vom p-Typ so ausgebildet ist, dass sie eine Tiefe von Y2 aufweist, und die Grenze zwischen der Halbleiterschicht 23 vom n+-Typ und der Halbleiterschicht 24 vom p-Typ aus dem Unterschied im Konzentrationsgradienten klar ist.
  • Ein Vergleich zwischen 3, 4 und 5 zeigt, dass die Halbleiterschicht 25 vom p+-Typ (oder die Halbleiterschicht 25A vom p+-Typ und die Halbleiterschicht 25B vom p+-Typ) einen Einfluss auf die Halbleiterschicht 23 vom n+-Typ hat.
  • Konkret sind, wie in 3 und 4 veranschaulicht ist, die Halbleiterschicht 25A vom p+-Typ und die Halbleiterschicht 25B vom p+-Typ, um zu verhindern, dass ein IGBT in eine Latch-Up-Operation eintritt, für die Effekte zum Reduzieren eines Widerstands einer unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ verantwortlich. Auf der anderen Seite stören Störstellen in der Halbleiterschicht 25A vom p+-Typ und der Halbleiterschicht 25B vom p+-Typ die Halbleiterschicht 23 vom n+-Typ, und somit wird ein Bereich zur Ausbildung der Halbleiterschicht 23 vom n+-Typ nicht stabilisiert. Dies destabilisiert eine Kanallänge und kann eine Fehlfunktion hervorrufen, wie im Folgenden beschrieben wird.
  • In einem Ein-Zustand des IGBT wird bei Anlegung einer Durchlass- bzw. Vorwärtsspannung an die Kollektorelektrode 11 und Anlegung einer Vorwärtsspannung an die Gateelektrode 15 eine Inversionsschicht in der Halbleiterschicht 24 vom p-Typ ausgebildet, die mit dem Gatedielektrikum 14 in Kontakt ist, und wird ein Kanal ausgebildet. Durch den Kanal beginnt eine Stromführung von der Kollektorelektrode 11 zur Emitterelektrode 10.
  • Falls die Kanallänge destabilisiert ist, fällt der Kanal wahrscheinlich in einen Zustand, in welchem eine Stromführungskapazität verschlechtert wird wie in einem Fall, in dem eine niedrige Vorwärtsspannung an die Gateelektrode 15 angelegt wird, oder einen Zustand, in welchem die Stromführungskapazität übermäßig ist wie in einem Fall, in dem eine hohe Vorwärtsspannung an die Gateelektrode 15 angelegt wird. Dies verursacht eine Verschlechterung einer Ein-Spannung, eine Reduzierung der Kurzschlussfähigkeit oder dergleichen.
  • Auf der anderen Seite wird in der in 5 veranschaulichten Halbleitervorrichtung eine Interferenz der Störstellen in der Halbleiterschicht 25 vom p+-Typ mit der Halbleiterschicht 23 vom n+-Typ unterdrückt. Somit fällt der Kanal weniger wahrscheinlich in den Zustand, in welchem die Stromführungskapazität verschlechtert wird wie in einem Fall, in dem die niedrige Vorwärtsspannung an die Gateelektrode 15 angelegt wird.
  • Wie im Folgenden beschrieben wird, wird die Stromführungskapazität unterdrückt, wenn die hohe Vorwärtsspannung an die Gateelektrode 15 angelegt wird, und somit kann die Kurzschlussfähigkeit ohne Verschlechtern der Ein-Spannung verbessert werden.
  • 6 ist ein Diagramm für einen Vergleich von Charakteristiken, das eine Abhängigkeit zwischen einem Kollektorstrom und einer Gatespannung in der in 3 veranschaulichten Halbleitervorrichtung, die keine Kontaktgräben enthält, der in 4 veranschaulichten Halbleitervorrichtung, die die flachen Kontaktgräben 17B enthält, und der in 5 veranschaulichten Halbleitervorrichtung, die die Kontaktgräben 17 enthält, darstellt. In 6 repräsentiert die vertikale Achse den Kollektorstrom (Ic) [A], und die horizontale Achse repräsentiert die Gatespannung [VG].
  • Die in 3 veranschaulichte, keine Kontaktgräben enthaltende Halbleitervorrichtung ist durch eine dicke durchgezogene Linie in 6 dargestellt als Gräben mit jeweils einer Tiefe von 0 µm enthaltend.
  • Zwei Arten der Halbleitervorrichtung, die die in 4 veranschaulichten flachen Kontaktgräben 17B enthält, das heißt, eine Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,58 µm aufweisen, und eine Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ au von 0,7 µm aufweisen, sind durch eine abwechselnd lang und kurz gestrichelte Linie bzw. eine abwechselnd lang und zweimal kurz gestrichelte Linie in 6 darstellt.
  • Die Tiefe der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ kann eine Tiefe sein, die eine Spitzenkonzentration der Halbleiterschicht 23 vom n+-Typ zeigt.
  • Zwei Arten der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben 17 enthält, das heißt, eine Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,8 µm haben, und eine Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,93 µm haben, sind durch eine gestrichelte Linie und eine dünne durchgezogene Linie in 6 dargestellt.
  • 6 ist das Diagramm für einen Vergleich von Charakteristiken in einem Fall, in dem jede der Halbleitervorrichtungen (IGBTs) in 3, 4 und 5 eine einem Nennstrom von 100 [A] entsprechende Chipgröße aufweist. Eine Übergangstemperatur (Tj) [Grad] beträgt 25 [Grad].
  • In 6 repräsentiert die Gatespannung (VG) die an die Gateelektrode 15 angelegte Vorwärtsspannung, und der Kollektorstrom (Ic) repräsentiert den von der Kollektorelektrode 11 zur Emitterelektrode 10 geführten Kollektorstrom.
  • Wie in 6 veranschaulicht ist, zeigt ein Vergleich zwischen der Halbleitervorrichtung, die keine Kontaktgräben enthält, veranschaulicht in 3, der Halbleitervorrichtung, die die in 4 veranschaulichten flachen Kontaktgräben 17B enthält, und der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben 17 enthält, dass der Kollektorstrom (Ic), wenn die Gatespannung (VG) 15 [V] beträgt, in der Halbleitervorrichtung, die die in 4 veranschaulichten flachen Kontaktgräben 17B enthält, und in der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben 17 enthält, niedriger ist als in der in 3 veranschaulichten Halbleitervorrichtung, die keine Kontaktgräben enthält.
  • Das heißt, gemäß der Halbleitervorrichtung, die die in 4 veranschaulichten flachen Kontaktgräben 17B enthält, und der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben 17 enthält, kann die Wärmemenge, die pro Zeiteinheit erzeugt wird, wenn ein Kurzschluss auftritt, reduziert werden. Eine zerstörungsfreie (engl.: un-destructed) Zeit (d.h. eine Zeit, die benötigt wird, um eine Zerstörung zu bewirken), wenn der Kurzschluss auftritt, kann somit verlängert werden, um die Kurzschlussfähigkeit zu erhöhen.
  • Ein Verfahren zum Erhöhen einer Schwellenspannung, das typischerweise verwendet wird, um einen Sättigungsstrom zu unterdrücken, kann hierin eine Zunahme des Schaltverlusts hervorrufen.
  • In einem IGBT mit einer Graben-Gatestruktur gibt es einen ungewollten parasitären Widerstand unmittelbar unter einer Emitterschicht vom n+-Typ (der Halbleiterschicht 23 vom n+-Typ). Wenn der IGBT erregt wird, fließt ein Strom von einer Kollektorelektrode zu einer Emitterelektrode und fließt auch unmittelbar unter der Emitterschicht vom n+-Typ.
  • In diesem Fall fließt ein Strom durch den parasitären Widerstand, so dass eine Potentialdifferenz über die Emitterschicht vom n+-Typ (z.B. auf einer Seite des Grabens 13 und auf einer Seite des Kontaktgrabens 17 an der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ in 5) verursacht wird.
  • Wenn die Potentialdifferenz ein integriertes Potential zwischen der Emitterschicht vom n+-Typ (der Halbleiterschicht 23 vom n+-Typ) und einer Basisschicht vom p-Typ (der Halbleiterschicht 24 vom p-Typ) übersteigt, tritt der IGBT in die Latch-up-Operation ein und kann eine Zerstörung der Halbleitervorrichtung herbeiführen.
  • Um das Problem zu lösen, wurde das Verfahren zum Erhöhen der Schwellenspannung, indem zum Beispiel eine Störstellenkonzentration der Basisschicht vom p-Typ (der Halbleiterschicht 24 vom p-Typ) erhöht wurde, verwendet. Die Latch-up-Operation wird dadurch unterdrückt.
  • Das Verfahren zum Erhöhen der Schwellenspannung kann jedoch die Erhöhung des Schaltverlusts bewirken.
  • Im Gegensatz dazu kann man unter Verweis auf einen Fall, in dem der Kollektorstrom (Ic) ein Nennstrom von 100 [A] in 6 ist, sehen, dass die Gatespannung (VG) in der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben 17 enthält, gleich der Gatespannung (VG) in der Halbleitervorrichtung, die keine Kontaktgräben enthält, veranschaulicht in 3, und der Gatespannung (VG) in der Halbleitervorrichtung, die die in 4 veranschaulichten flachen Kontaktgräben 17B enthält, oder niedriger als diese ist.
  • Das heißt, gemäß der in 5 veranschaulichten Konfiguration nimmt die Gatespannung (VG) ab, die in dem Fall erforderlich ist, in dem der Kollektorstrom (Ic) der Nennstrom von 100 [A] ist, wird die Halbleitervorrichtung leicht in den Ein-Zustand geschaltet, und ein Einschaltverlust (d.h. der Schaltverlust) kann reduziert werden.
  • 7 ist ein Diagramm, das eine Korrelation zwischen der Tiefe jedes der Kontaktgräben von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus und einem Einschaltverlust-Verhältnis beim Nennstrom in der Halbleitervorrichtung (IGBT), die keine Kontaktgräben enthält, veranschaulicht in 3, der Halbleitervorrichtung (IGBT), die die in 4 veranschaulichten flachen Kontaktgräben 17B enthält, und der Halbleitervorrichtung (IGBT), die die in 5 veranschaulichten Kontaktgräben 17 enthält, darstellt. In 7 repräsentiert die vertikale Achse das Einschaltverlust-Verhältnis, und die horizontale Achse repräsentiert eine Grabentiefe [µm].
  • Die Halbleitervorrichtung, die keine Kontaktgräben enthält, veranschaulicht in 3, ist durch einen schwarzen Kreis in 7 als Gräben mit jeweils einer Tiefe von 0 µm enthaltend dargestellt.
  • Die beiden Arten der Halbleitervorrichtung, die die in 4 veranschaulichten flachen Kontaktgräben 17B enthalten, das heißt, die Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,58 µm aufweisen, und die Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,7 µm aufweisen, sind durch ein schwarzes Quadrat bzw. ein schwarzes Dreieck in 7 dargestellt.
  • Die beiden Arten der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben 17 enthält, das heißt, die Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,80 µm aufweisen, und die Halbleitervorrichtung, die die Gräben enthält, die jeweils eine Tiefe von der unteren Oberfläche der Halbleiterschicht 23 vom n+-Typ aus von 0,93 µm aufweisen, sind durch einen leeren Kreis bzw. ein leeres Quadrat in 7 dargestellt.
  • Wie in 7 veranschaulicht ist, kann man in einem Fall, in dem der Einschaltverlust (d.h. der Schaltverlust) in der Halbleitervorrichtung, die keine Kontaktgräben enthält, veranschaulicht in 3, auf 1 gesetzt ist, sehen, dass der Einschaltverlust (d.h. der Schaltverlust) in der Halbleitervorrichtung, die die in 5 veranschaulichten Kontaktgräben enthält, die jeweils eine Tiefe von zumindest 0,80 µm aufweisen, tendenziell abnimmt.
  • Das heißt, wie unter Bezugnahme auf 6 beschrieben wurde, kann gemäß der in 5 veranschaulichten Konfiguration der Einschaltverlust (d.h. der Schaltverlust) reduziert werden, während der Sättigungsstrom unterdrückt wird, um die Kurzschlussfähigkeit zu verbessern.
  • <Zweite Ausführungsform>
  • Eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird im Folgenden beschrieben. In der im Folgenden gegebenen Beschreibung tragen Komponenten ähnlich jenen, die in der oben erwähnten Ausführungsform beschrieben wurden, die gleichen Bezugszeichen wie jene in der oben erwähnten Ausführungsform, und deren detaillierte Beschreibung wird gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 8 ist eine Schnittansicht, die ein Beispiel einer Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform schematisch darstellt. 8 entspricht einer entlang einer Linie A-A' von 1 genommenen Schnittansicht.
  • Wie in 8 veranschaulicht ist, enthält die Halbleitervorrichtung in 8 das Halbleitersubstrat 20 vom n-Typ, die Halbleiterschicht 24 vom p-Typ, die Halbleiterschicht 23 vom n+-Typ, die Gräben 13, die Gatedielektrika 14, die Gateelektroden 15, die Zwischenschicht-Dielektrika 16, die Kontaktgräben 17, die Halbleiterschicht 25 vom p+-Typ, die Emitterelektrode 10, die Pufferschicht 21 vom n+-Typ, die Kollektorschicht 22 vom p-Typ, die Kollektorelektrode 11 und eine Halbleiterschicht 26 vom n+-Typ (eine Trägerakkumulationsschicht), die so ausgebildet ist, dass sie mit einer unteren Oberfläche der Halbleiterschicht 24 vom p-Typ in Kontakt ist. Die Halbleiterschicht 26 vom n+-Typ hat eine höhere Störstellenkonzentration als das Halbleitersubstrat 20 vom n-Typ.
  • Gemäß der in 8 veranschaulichten Halbleitervorrichtung werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in der Halbleiterschicht 26 vom n+-Typ (der Trägerakkumulationsschicht) akkumuliert. Folglich kann eine Leitfähigkeit reduziert werden, um den Einschaltverlust zu reduzieren.
  • 9 ist eine Schnittansicht, die ein Beispiel einer anderen Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform schematisch darstellt. 9 entspricht einer entlang der Linie A-A' in 1 genommenen Schnittansicht.
  • Wie in 9 veranschaulicht ist, sind in der Halbleitervorrichtung von 9 die Zellenbereiche 30 und ausgedünnte Zellenbereiche 31 mit den Gräben 13 dazwischen in einer Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ abwechselnd ausgebildet. Die Halbleiterschicht in 9 enthält ferner die Emitterelektrode 10, die Pufferschicht 21 vom n+-Typ, die Kollektorschicht 22 vom p-Typ und die Kollektorelektrode 11.
  • In den Zellenbereichen 30 sind die Halbleiterschicht 23 vom n+-Typ, die Halbleiterschicht 24 vom p-Typ, die Gatedielektrika 14, die Gateelektroden 15, die Zwischenschicht-Dielektrika 16, die Kontaktgräben 17 und die Halbleiterschicht 25 vom p+-Typ ausgebildet.
  • Auf der anderen Seite ist in jedem der ausgedünnten Zellenbereiche 31 eine Halbleiterschicht 27 vom p-Typ (eine Trägerakkumulationsschicht) in der Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ ausgebildet. In den ausgedünnten Zellenbereichen 31 sind die Kontaktgräben 17 nicht ausgebildet.
  • In der in 9 veranschaulichten Halbleitervorrichtung ist die Anzahl an Gräben 13 größer als die Anzahl an Kontaktgräben 17.
  • Gemäß der in 9 veranschaulichten Halbleitervorrichtung werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in der Halbleiterschicht 27 vom p-Typ (der Trägerakkumulationsschicht) akkumuliert. Somit kann eine Leitfähigkeit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • 10 ist eine Schnittansicht, die ein Beispiel noch einer anderen Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform schematisch darstellt. 10 entspricht einer entlang der Linie A-A' von 1 genommenen Schnittansicht.
  • Wie in 10 veranschaulicht ist, sind in der Halbleitervorrichtung in 10 die Zellenbereiche 30 und ausgedünnte Zellenbereiche 31A mit den Gräben 13 dazwischen in der Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ abwechselnd ausgebildet. In 10 sind jedoch die ausgedünnten Zellenbereiche 31A jeweils über zwei Bereiche zwischen den Gräben 13 ausgebildet. Die Halbleitervorrichtung in 10 enthält ferner die Emitterelektrode 10, die Pufferschicht 21 vom n+-Typ, die Kollektorschicht 22 vom p-Typ und die Kollektorelektrode 11.
  • In den Zellenbereichen 30 sind die Halbleiterschicht 23 vom n+-Typ, die Halbleiterschicht 24 vom p-Typ, die Gatedielektrika 14, die Gatelektroden 15, Zwischenschicht-Dielektrika 16A, die die oberen Oberflächen der Gateelektroden 15 bedecken, die Kontaktgräben 17 und die Halbleiterschicht 25 vom p+-Typ ausgebildet.
  • Auf der anderen Seite sind in den ausgedünnten Zellenbereichen 31A die Halbleiterschicht 23 vom n+-Typ, die Halbleiterschicht 24 vom p-Typ und Zwischenschicht-Dielektrika 16A, die die oberen Oberflächen der Gateelektroden 15, eine obere Oberfläche der Halbleiterschicht 23 vom n+-Typ und die obere Oberfläche der Halbleiterschicht 24 vom p-Typ bedecken, ausgebildet; jedoch sind die Halbleiterschicht 25 vom p+-Typ und die Kontaktgräben 17 nicht ausgebildet.
  • In der in 10 veranschaulichten Halbleitervorrichtung ist die Anzahl an Gräben 13 größer als die Anzahl an Kontaktgräben 17.
  • Gemäß der in 10 veranschaulichten Halbleitervorrichtung werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in Bereichen, in denen die Emitterelektroden-Kontaktlöcher 19 nicht vorgesehen sind, das heißt, in den ausgedünnten Zellenbereichen 31A, akkumuliert. Somit kann eine Leitfähigkeit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • <Durch oben beschriebene Ausführungsformen erzeugte Effekte>
  • Beispiele der durch die oben beschriebenen Ausführungsformen erzeugten Effekte werden als Nächstes dargestellt. In einer im Folgenden gegebenen Beschreibung werden die Effekte basierend auf einer spezifischen Konfiguration beschrieben, die in den oben beschriebenen Ausführungsformen beispielhaft veranschaulicht wurde; aber die spezifische Konfiguration kann durch eine andere spezifische Konfiguration, die in der vorliegenden Anmeldung beispielhaft dargestellt wurde, innerhalb des Umfangs ersetzt werden, in welchem ähnliche Effekte erzeugt werden.
  • Die Ersetzung kann über eine Vielzahl von Ausführungsformen vorgenommen werden. Das heißt, in verschiedenen Ausführungsformen beispielhaft dargestellte Konfigurationen können miteinander kombiniert werden, um ähnliche Effekte zu erzeugen.
  • Gemäß den oben beschriebenen Ausführungsformen enthält die Halbleitervorrichtung eine erste Schicht eines ersten Leitfähigkeitstyps (eines n-Typs), eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps (eines p-Typs), eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, zumindest einen ersten Graben, ein Gatedielektrikum 14, eine Gateelektrode 15, ein Zwischenschicht-Dielektrikum 16 (oder ein Zwischenschicht-Dielektrikum 16A), zumindest einen zweiten Graben, eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps und eine Elektrodenschicht. Die erste Halbleiterschicht entspricht hierin zum Beispiel dem Halbleitersubstrat 20 vom n-Typ. Die zweite Halbleiterschicht entspricht beispielsweise der Halbleiterschicht 24 vom p-Typ. Die dritte Halbleiterschicht entspricht beispielsweise der Halbleiterschicht 23 vom n+-Typ. Der erste Graben entspricht zum Beispiel jedem der Gräben 13. Der zweite Graben entspricht beispielsweise jedem der Kontaktgräben 17 oder jedem der Kontaktgräben 17B. Die vierte Halbleiterschicht entspricht beispielsweise der Halbleiterschicht 25 vom p+-Typ oder der Halbleiterschicht 25B vom p+-Typ. Die Elektrodenschicht entspricht beispielsweise der Emitterelektrode 10. Die Halbleiterschicht 24 vom p-Typ ist in der Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ ausgebildet. Die Halbleiterschicht 23 vom n+-Typ ist in der Oberflächenschicht der Halbleiterschicht 24 vom p-Typ ausgebildet. Die Gräben 13 sind jeweils so ausgebildet, dass sie von der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ aus die Halbleiterschicht 24 vom p-Typ und die Halbleiterschicht 23 vom n+-Typ durchdringen, um das Innere des Halbleitersubstrats 20 vom n-Typ zu erreichen. Das Gatedielektrikum 14 ist auf der Innenwand jedes der Gräben 13 ausgebildet. Die Gateelektrode 15 ist innerhalb des Gatedielektrikums 14 in jedem der Gräben 13 ausgebildet. Das Zwischenschicht-Dielektrikum 16 ist so ausgebildet, dass es die Gateelektrode 15 bedeckt. Die Kontaktgräben 17B sind jeweils so ausgebildet, dass sie von dem Teil der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ aus, der von den Zwischenschicht-Dielektrika 16 freigelegt ist, die Halbleiterschicht 23 vom n+-Typ durchdringen, um das Innere der Halbleiterschicht 24 vom p-Typ zu erreichen. Die Halbleiterschicht 25B vom p+-Typ ist so ausgebildet, dass sie mit dem Boden jedes der Kontaktgräben 17B in Kontakt ist. Die Emitterelektrode 10 ist so ausgebildet, dass sie die Zwischenschicht-Dielektrika 16 und die Kontaktgräben 17B bedeckt.
  • Gemäß einer Konfiguration wie oben beschrieben kann der Sättigungsstrom unterdrückt werden, das heißt, der Betrag an Wärme, der pro Zeiteinheit erzeugt wird, wenn der Kurzschluss auftritt, kann reduziert werden, um die Kurzschlussfähigkeit zu verbessern. Konkret sind die Kontaktgräben 17B so ausgebildet, dass sie tiefer als die Halbleiterschicht 23 vom n+-Typ sind, um den unmittelbar unter der Halbleiterschicht 23 vom n+-Typ fließenden Strom zu unterdrücken und das integrierte Potential zwischen der Halbleiterschicht 23 vom n+-Typ und der Halbleiterschicht 24 vom p-Typ zu unterdrücken. Dadurch kann die Latch-up-Widerstandsfähigkeit verbessert werden. Darüber hinaus ist die Halbleiterschicht 25B vom p+-Typ am Boden jedes der Kontaktgräben 17B ausgebildet, um eine übermäßige Zunahme der Schwellenspannung zu unterdrücken.
  • Ähnliche Effekte können erzeugt werden, falls zumindest eine von anderen Konfigurationen, die in der vorliegenden Anmeldung beispielhaft dargestellt wurden, das heißt, eine andere Konfiguration, auf die nicht als die oben beschriebene Konfiguration verwiesen wurde, die aber in der vorliegenden Anmeldung beispielhaft dargestellt wurde, gegebenenfalls der oben beschriebenen Konfiguration hinzugefügt wird.
  • Gemäß den oben beschriebenen Ausführungsformen ist die obere Oberfläche der Halbleiterschicht 25 vom p+-Typ innerhalb der Halbleiterschicht 24 vom p-Typ gelegen. Gemäß einer Konfiguration wie oben beschrieben wird die Halbleitervorrichtung leicht in den Ein-Zustand geschaltet, und der Einschaltverlust (d.h. der Schaltverlust) kann reduziert werden.
  • Gemäß den oben beschriebenen Ausführungsformen liegt der Boden jedes der Kontaktgräben 17 bei einer Position, die zumindest 0,8 µm tiefer als die untere Oberfläche der Halbleiterschicht 23 vom n+-Typ ist. Gemäß einer Konfiguration wie oben beschrieben wird die Halbleitervorrichtung leicht in den Ein-Zustand geschaltet, und der Einschaltverlust (d.h. der Schaltverlust) kann reduziert werden.
  • Gemäß den oben beschriebenen Ausführungsformen weist jeder der Kontaktgräben 17 eine kleinere Breite als jedes der Kontaktlöcher auf, durch welche der Teil der oberen Oberfläche des Halbleitersubstrats 20 vom n-Typ, der von den Zwischenschicht-Dielektrika 16 freigelegt ist, mit der Emitterelektrode 10 in Kontakt ist. Die Kontaktlöcher entsprechen hierin beispielsweise den Emitterelektroden-Kontaktlöchern 19. Gemäß einer Konfiguration wie oben beschrieben kann ein Einfluss der Halbleiterschicht 25 vom p+-Typ oder der Halbleiterschicht 25B vom p+-Typ auf den Kanal unterdrückt werden, um eine unnötige Erhöhung der Schwellenspannung zu unterdrücken.
  • Gemäß den oben beschriebenen Ausführungsformen hat jeder der Kontaktgräben 17 eine Breite von 50 nm oder mehr. Gemäß einer Konfiguration wie oben beschrieben kann eine Stelle einer Ausbildung der Halbleiterschicht 24 vom p+-Typ stabilisiert werden, um die Länge des Kanals, wie er ausgebildet wird, zu stabilisieren. Das integrierte Potential zwischen der Halbleiterschicht 23 vom n+-Typ und der Halbleiterschicht 24 vom p-Typ kann sicher unterdrückt werden.
  • Gemäß den oben beschriebenen Ausführungsformen enthält die Halbleitervorrichtung eine fünfte Halbleiterschicht des ersten Leitfähigkeitstyps (des n-Typs), die so ausgebildet ist, dass sie mit der unteren Oberfläche der Halbleiterschicht 24 vom p-Typ in Kontakt ist. Die fünfte Halbleiterschicht entspricht hierin beispielsweise der Halbleiterschicht 26 vom n+-Typ. Gemäß einer Konfiguration wie oben beschrieben können Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in der Halbleiterschicht 26 vom n+-Typ akkumuliert werden, und folglich kann eine Leitfähigkeit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • Gemäß den oben beschriebenen Ausführungsformen enthält die Halbleitervorrichtung die Gräben 13 und die Kontaktgräben 17. Die Anzahl an Gräben 13 ist größer als die Anzahl an Kontaktgräben 17. Gemäß einer Konfiguration wie oben beschrieben werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in den Bereichen akkumuliert, in welchen die Emitterelektroden-Kontaktlöcher 19 nicht vorgesehen sind. Folglich kann eine Leitfähigkeit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • Gemäß den oben beschriebenen Ausführungsformen sind erste Zellenbereiche Bereiche, die jeweils zwischen zwei der Gräben 13 sandwichartig angeordnet sind und die Halbleiterschicht 24 vom p-Typ, die Halbleiterschicht 23 vom n+-Typ, die Halbleiterschicht 25 vom p+-Typ und den Kontaktgraben 17 enthalten, und zweite Zellenbereiche sind Bereiche, die jeweils zwischen zwei der Gräben 13 sandwichartig angeordnet sind und eine sechste Halbleiterschicht des zweiten Leitfähigkeitstyps (des p-Typs) enthalten, die in der Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ ausgebildet ist. Die ersten Zellenbereiche entsprechen hierin beispielsweise den Zellenbereichen 30. Die sechste Halbleiterschicht entspricht zum Beispiel der Halbleiterschicht 27 vom p-Typ. Die zweiten Zellenbereiche entsprechen beispielsweise den ausgedünnten Zellenbereichen 31. Die Zellenbereiche 30 und die ausgedünnten Zellenbereiche 31 sind jeweils in der Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ angeordnet. Gemäß einer Konfiguration wie oben beschrieben können Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in der Halbleiterschicht 27 vom p-Typ akkumuliert werden, und folglich kann eine Leitfähigkeit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • Gemäß den oben beschriebenen Ausführungsformen sind die Zellenbereiche 30 und die ausgedünnten Zellenbereiche 31 abwechselnd angeordnet. Gemäß einer Konfiguration wie oben beschrieben werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in der Halbleiterschicht 27 vom p-Typ akkumuliert, und folglich wird eine Leitfähigkeit reduziert, um den Einschaltwiderstand zu reduzieren.
  • Gemäß den oben beschriebenen Ausführungsformen sind die Zellenbereiche 30 die Bereiche, die jeweils zwischen zwei der Gräben 13 sandwichartig angeordnet sind und die Halbleiterschicht 24 vom p-Typ, die Halbleiterschicht 23 vom n+-Typ, die Halbleiterschicht 25 vom p+-Typ und den Kontaktgraben 17 enthalten, und die zweiten Zellenbereiche sind Bereiche, die jeweils zwischen zwei der Gräben 13 sandwichartig angeordnet sind, die Halbleiterschicht 24 vom p-Typ und die Halbleiterschicht 23 vom n+-Typ enthalten und die Halbleiterschicht 25 vom p+-Typ und den Kontaktgraben 17 nicht enthalten. Die zweiten Zellenbereiche entsprechen hierin beispielsweise den ausgedünnten Zellenbereichen 31A. Die Zellenbereiche 30 und die ausgedünnten Zellenbereiche 31A sind jeweils in der Oberflächenschicht des Halbleitersubstrats 20 vom n-Typ angeordnet. Gemäß einer Konfiguration wie oben beschrieben werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleiterschicht erregt wird, in den Bereichen, in welchen die Emitterelektroden-Kontaktlöcher 19 nicht vorgesehen sind, das heißt, in den ausgedünnten Zellenbereichen 31A, akkumuliert. Die Leitfähigkeit kann somit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • Gemäß den oben beschriebenen Ausführungsformen sind die Zellenbereiche 30 mit zwei ausgedünnten Zellenbereichen 31A dazwischen angeordnet. Gemäß einer Konfiguration wie oben beschrieben werden Löcher, die von der Kollektorschicht 22 vom p-Typ zugeführt werden, wenn die Halbleitervorrichtung erregt wird, in den Bereichen, in welchen die Emitterelektroden-Kontaktlöcher 19 nicht vorgesehen sind, das heißt, in den ausgedünnten Zellenbereichen 31A, akkumuliert. Somit kann eine Leitfähigkeit reduziert werden, um den Einschaltwiderstand zu reduzieren.
  • <Modifikationen der oben beschriebenen Ausführungsformen>
  • In den oben beschriebenen Ausführungsformen sind in einigen Fällen Materialqualitäten von, Materialien für, Abmessungen von, Formen von, eine relative Lagebeziehung zwischen oder Bedingungen für eine Leistungsfähigkeit von Komponenten beschrieben; sie sind aber in allen Aspekten jeweils ein Beispiel und nicht auf jene, die in der vorliegenden Anmeldung beschrieben wurden, beschränkt.
  • Zahlreiche Modifikationen, die nicht beispielhaft dargestellt wurden, und das Äquivalent können innerhalb des Umfangs der in der vorliegenden Anmeldung offenbarten Technologie konzipiert werden. Beispielsweise sind ein Fall, in dem zumindest eine Komponente modifiziert, hinzugefügt oder weggelassen wird, und ferner ein Fall, in dem zumindest eine Komponente in zumindest einer Ausführungsform extrahiert und mit Komponenten in einer anderen Ausführungsform kombiniert wird, eingeschlossen.
  • Die Anzahl von Komponenten, die in den oben erwähnten Ausführungsformen als „eins“ beschrieben wurde, kann „eins oder mehr“ sein, sofern kein Widerspruch auftritt.
  • Jede Komponente in den oben beschriebenen Ausführungsformen ist eine konzeptionelle Einheit. Ein Fall, in dem eine einzelne Komponente eine Vielzahl von Strukturen aufweist, ein Fall, in dem eine einzelne Komponente einem Teil einer Struktur entspricht, und ferner ein Fall, in dem eine Vielzahl von Komponenten in einer einzigen Struktur enthalten ist, sind innerhalb des Umfangs der in der vorliegenden Anmeldung offenbarten Technologie eingeschlossen.
  • Jede Komponente in den oben beschriebenen Ausführungsformen kann eine Struktur mit einer anderen Konfiguration oder Form einschließen, solange sie die gleiche Funktion erfüllt.
  • Auf eine Beschreibung in der vorliegenden Anmeldung wird für alle Zwecke in Bezug auf die Technologie verwiesen, und sie wird nicht als Stand der Technik anerkannt.
  • Falls ein Name eines Materials und dergleichen in den oben erwähnten Ausführungsformen beschrieben werden, ohne besonders bezeichnet zu werden, können eine Legierung und dergleichen, die zusätzlich zum Material einen Zusatzstoff enthält, eingeschlossen sein, sofern kein Widerspruch auftritt.
  • In den oben beschriebenen Ausführungsformen ist ein IGBT als ein Beispiel der Halbleitervorrichtung beschrieben; aber ein Fall, in dem ein Beispiel der Halbleitervorrichtung ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) ist, kann ebenfalls konzipiert werden.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2001250947 [0002]

Claims (11)

  1. Halbleitervorrichtung, aufweisend: eine erste Halbleiterschicht (20) eines ersten Leitfähigkeitstyps; eine zweite Halbleiterschicht (24) eines zweiten Leitfähigkeitstyps in einer Oberflächenschicht der ersten Halbleiterschicht (20); eine dritte Halbleiterschicht (23) des ersten Leitfähigkeitstyps in einer Oberflächenschicht der zweiten Halbleiterschicht (24); zumindest einen ersten Graben (13), der von einer oberen Oberfläche der ersten Halbleiterschicht (20) aus die zweite Halbleiterschicht (24) und die dritte Halbleiterschicht (23) durchdringt, um ein Inneres der ersten Halbleiterschicht (20) zu erreichen; ein Gatedielektrikum (14) auf einer Innenwand des ersten Grabens (13); eine Gateelektrode (15) innerhalb des Gatedielektrikums (14) im ersten Graben (13); ein Zwischenschicht-Dielektrikum (16, 16A), das die Gateelektrode (15) bedeckt; zumindest einen zweiten Graben (17, 17B), der von einem Teil der oberen Oberfläche der ersten Halbleiterschicht (20) aus, der von dem Zwischenschicht-Dielektrikum (16, 16A) freigelegt ist, die dritte Halbleiterschicht (23) durchdringt, um ein Inneres der zweiten Halbleiterschicht (24) zu erreichen; eine vierte Halbleiterschicht (25, 25B) des zweiten Leitfähigkeitstyps in Kontakt mit einem Boden des zweiten Grabens (17, 17B); und eine Elektrodenschicht (10), die das Zwischenschicht-Dielektrikum (16, 16A) und den zweiten Graben (17, 17B) bedeckt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine obere Oberfläche der vierten Halbleiterschicht (25) innerhalb der zweiten Halbleiterschicht (24) liegt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Boden des zweiten Grabens (17) bei einer Position liegt, die zumindest 0,8 µm tiefer als eine untere Oberfläche der dritten Halbleiterschicht (23) ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei der zweite Graben (17, 17B) eine kleinere Breite als ein Kontaktloch (19) hat, durch das der Teil der oberen Oberfläche der ersten Halbleiterschicht (20), der von dem Zwischenschicht-Dielektrikum (16, 16A) freigelegt ist, mit der Elektrodenschicht (10) in Kontakt ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei der zweite Graben (17, 17B) eine Breite von 50 nm oder mehr aufweist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, ferner aufweisend eine fünfte Halbleiterschicht (26) des ersten Leitfähigkeitstyps in Kontakt mit einer unteren Oberfläche der zweiten Halbleiterschicht (24).
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei der zumindest eine erste Graben (13) eine Vielzahl erster Gräben aufweist, der zumindest eine zweite Graben (17, 17B) eine Vielzahl zweiter Gräben aufweist, und die Anzahl an ersten Gräben (13) größer ist als die Anzahl an zweiten Gräben (17, 17B).
  8. Halbleitervorrichtung nach Anspruch 7, wobei ein oder mehr erste Zellenbereiche (30) und ein oder mehr zweite Zellenbereiche (31) jeweils in der Oberflächenschicht der ersten Halbleiterschicht (20) angeordnet sind, wo die ersten Zellenbereiche (30) Bereiche sind, die jeweils sandwichartig zwischen zwei der ersten Gräben (13) angeordnet sind und die zweite Halbleiterschicht (24), die dritte Halbleiterschicht (23), die vierte Halbleiterschicht (25, 25B) und den zweiten Graben (17, 17B) enthalten, und die zweiten Zellenbereiche (31) Bereiche sind, die jeweils sandwichartig zwischen zwei der ersten Gräben (13) angeordnet sind und eine sechste Halbleiterschicht (27) des zweiten Leitfähigkeitstyps in der Oberflächenschicht der ersten Halbleiterschicht (20) enthalten.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die ersten Zellenbereiche (30) und die zweiten Zellenbereiche (31) abwechselnd angeordnet sind.
  10. Halbleitervorrichtung nach Anspruch 7, wobei ein oder mehr erste Zellenbereiche (30) und ein oder mehr zweite Zellenbereiche (31A) jeweils in der Oberflächenschicht der ersten Halbleiterschicht (20) angeordnet sind, wo die ersten Zellenbereiche (30) Bereiche sind, die jeweils sandwichartig zwischen zwei der ersten Gräben (13) angeordnet sind und die zweite Halbleiterschicht (24), die dritte Halbleiterschicht (23), die vierte Halbleiterschicht (25, 25B) und den zweiten Graben (17, 17B) enthalten, und die zweiten Zellenbereiche (31A) Bereiche sind, die jeweils sandwichartig zwischen zwei der ersten Gräben (13) angeordnet sind, die zweite Halbleiterschicht (24) und die dritte Halbleiterschicht (23) enthalten und die vierte Halbleiterschicht (25, 25B) und den zweiten Graben (17, 17B) nicht enthalten.
  11. Halbleitervorrichtung nach Anspruch 10, wobei die ersten Zellenbereiche (30) mit zwei der zweiten Zellenbereiche (31A) dazwischen angeordnet sind.
DE102019219310.2A 2018-12-17 2019-12-11 Halbleitervorrichtung Pending DE102019219310A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-235379 2018-12-17
JP2018235379A JP7085975B2 (ja) 2018-12-17 2018-12-17 半導体装置

Publications (1)

Publication Number Publication Date
DE102019219310A1 true DE102019219310A1 (de) 2020-06-18

Family

ID=70859067

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019219310.2A Pending DE102019219310A1 (de) 2018-12-17 2019-12-11 Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US11004964B2 (de)
JP (1) JP7085975B2 (de)
CN (1) CN111326510B (de)
DE (1) DE102019219310A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
JP2024066860A (ja) * 2022-11-02 2024-05-16 株式会社デンソー 縦型半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250947A (ja) 2000-03-06 2001-09-14 Toshiba Corp 電力用半導体素子およびその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP2002208702A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
JP4004843B2 (ja) * 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP5034315B2 (ja) * 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP4492735B2 (ja) * 2007-06-20 2010-06-30 株式会社デンソー 半導体装置及び半導体装置の製造方法
JP5383009B2 (ja) * 2007-07-17 2014-01-08 三菱電機株式会社 半導体装置の設計方法
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP5987990B2 (ja) * 2013-08-15 2016-09-07 富士電機株式会社 半導体装置
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP6606364B2 (ja) * 2015-07-02 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017022311A (ja) * 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6633867B2 (ja) * 2015-08-21 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6584893B2 (ja) * 2015-09-25 2019-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6662393B2 (ja) * 2015-12-28 2020-03-11 三菱電機株式会社 半導体装置、半導体装置の製造方法
JP2017188569A (ja) * 2016-04-06 2017-10-12 三菱電機株式会社 半導体装置およびその製造方法
JP6864288B2 (ja) * 2016-12-28 2021-04-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6855793B2 (ja) * 2016-12-28 2021-04-07 富士電機株式会社 半導体装置
JP6729478B2 (ja) * 2017-04-27 2020-07-22 株式会社デンソー 半導体装置
US10439054B2 (en) * 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
JP6909666B2 (ja) * 2017-07-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10600897B2 (en) * 2017-11-08 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device
JP6777245B2 (ja) * 2017-11-16 2020-10-28 富士電機株式会社 半導体装置
WO2019159657A1 (ja) * 2018-02-14 2019-08-22 富士電機株式会社 半導体装置
CN111033751B (zh) * 2018-02-14 2023-08-18 富士电机株式会社 半导体装置
JP6896673B2 (ja) * 2018-03-23 2021-06-30 株式会社東芝 半導体装置
US11145717B2 (en) * 2018-10-01 2021-10-12 Pakal Technologies, Inc. Cellular insulated gate power device with edge design to prevent failure near edge
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
CN109713037B (zh) * 2018-12-29 2021-11-23 安建科技(深圳)有限公司 一种绝缘栅双极性晶体管器件及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250947A (ja) 2000-03-06 2001-09-14 Toshiba Corp 電力用半導体素子およびその製造方法

Also Published As

Publication number Publication date
JP2020098820A (ja) 2020-06-25
JP7085975B2 (ja) 2022-06-17
CN111326510B (zh) 2023-08-25
US20200194574A1 (en) 2020-06-18
CN111326510A (zh) 2020-06-23
US11004964B2 (en) 2021-05-11

Similar Documents

Publication Publication Date Title
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE112013007576B4 (de) Halbleitereinrichtung
DE112015005000B4 (de) Halbleitervorrichtung
DE102010000531B4 (de) Halbleiterbauelement, elektronische Komponente und Verfahren zur Herstellung eines Halbleiterbauelements
DE102012204420A1 (de) Halbleitervorrichtung
DE102014111279B4 (de) Halbleiterchip mit integrierten Serienwiderständen und Verfahren zur Herstellung desselben
DE112013007363T5 (de) Halbleitereinrichtung
DE102010042691A1 (de) Halbleitervorrichtung
DE102009042391A1 (de) Halbleitervorrichtung
DE102019215127A1 (de) Halbleitervorrichtung
DE102019205227A1 (de) Halbleitervorrichtung und Herstellungsverfahren für Halbleitervorrichtung
DE102017121460A1 (de) Halbleiter-Vorrichtung und Verfahren zum Herstellen derselben
DE102017121555A1 (de) Halbleiter-Vorrichtung und Verfahren zum Herstellen derselben
DE102014013947A1 (de) Halbleiterbauelement
DE102021113288A1 (de) Leistungshalbleitervorrichtung und verfahren zu dessen herstellung
DE102019219310A1 (de) Halbleitervorrichtung
DE102020128891B4 (de) Halbleitervorrichtung
DE102019100386A1 (de) Halbleitervorrichtung
DE102006002438A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19810338B4 (de) Bipolartransistor mir isoliertem Gate
DE102020121771A1 (de) Erste gate-elektrode und zweite gate-elektrode enthaltendehalbleitervorrichtung
DE102020202635A1 (de) Halbleitervorrichtung
DE102016110645A1 (de) Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor
DE112013007278B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10243743B4 (de) Quasivertikales Halbleiterbauelement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R084 Declaration of willingness to licence