JP2001230414A - 縦型半導体装置およびその製造方法 - Google Patents
縦型半導体装置およびその製造方法Info
- Publication number
- JP2001230414A JP2001230414A JP2000037590A JP2000037590A JP2001230414A JP 2001230414 A JP2001230414 A JP 2001230414A JP 2000037590 A JP2000037590 A JP 2000037590A JP 2000037590 A JP2000037590 A JP 2000037590A JP 2001230414 A JP2001230414 A JP 2001230414A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- trenches
- trench
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＯＮ抵抗を下げつつ、高耐圧にすることがで
きる縦型ＭＯＳ電界効果トランジスタを提供すること。 【解決手段】 縦型ＭＯＳ電界効果トランジスタ１は、
トレンチ２１に埋め込み電極１１が埋め込まれている。
トレンチ２１ｂの側壁には、選択酸化法により形成され
た選択酸化膜２５がある。これにより、トレンチ２１ｂ
間に位置するｎ-型ドリフト領域１７の幅Ｗは、ｎ+型ソ
ース領域１３におけるトレンチ２１ａ間の距離Ｄより小
さくなる。
きる縦型ＭＯＳ電界効果トランジスタを提供すること。 【解決手段】 縦型ＭＯＳ電界効果トランジスタ１は、
トレンチ２１に埋め込み電極１１が埋め込まれている。
トレンチ２１ｂの側壁には、選択酸化法により形成され
た選択酸化膜２５がある。これにより、トレンチ２１ｂ
間に位置するｎ-型ドリフト領域１７の幅Ｗは、ｎ+型ソ
ース領域１３におけるトレンチ２１ａ間の距離Ｄより小
さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、パワーエ
レクトロニクスに用いることができる縦型半導体装置お
よびその製造方法に関する。
レクトロニクスに用いることができる縦型半導体装置お
よびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】縦型Ｍ
ＯＳ（Metal Oxide Semiconductor）電界効果トランジ
スタは、例えば、家庭用電気機器や自動車のモータの電
力変換や電力制御に使われる半導体素子の一種である。
縦型ＭＯＳ電界効果トランジスタは、電力用に使用され
るので、高耐圧である必要がある。また、縦型ＭＯＳ電
界効果トランジスタの低消費電力化のためには、縦型Ｍ
ＯＳ電界効果トランジスタのＯＮ動作時の抵抗を下げる
必要がある。このように、縦型ＭＯＳ電界効果トランジ
スタの特性としては、高耐圧で、かつＯＮ抵抗が低い、
ことが求められる。
ＯＳ（Metal Oxide Semiconductor）電界効果トランジ
スタは、例えば、家庭用電気機器や自動車のモータの電
力変換や電力制御に使われる半導体素子の一種である。
縦型ＭＯＳ電界効果トランジスタは、電力用に使用され
るので、高耐圧である必要がある。また、縦型ＭＯＳ電
界効果トランジスタの低消費電力化のためには、縦型Ｍ
ＯＳ電界効果トランジスタのＯＮ動作時の抵抗を下げる
必要がある。このように、縦型ＭＯＳ電界効果トランジ
スタの特性としては、高耐圧で、かつＯＮ抵抗が低い、
ことが求められる。
【０００３】縦型ＭＯＳ電界効果トランジスタの一例と
しては、特開平７−７１４９号公報に開示されたものが
ある。この縦型ＭＯＳ電界効果トランジスタは、トレン
チゲート構造である。ソース領域におけるトレンチ間の
距離は、トレンチ間に位置するドリフト領域の幅と同じ
である。
しては、特開平７−７１４９号公報に開示されたものが
ある。この縦型ＭＯＳ電界効果トランジスタは、トレン
チゲート構造である。ソース領域におけるトレンチ間の
距離は、トレンチ間に位置するドリフト領域の幅と同じ
である。
【０００４】ところで、縦型ＭＯＳ電界効果トランジス
タの高耐圧化のためには、ドリフト領域を完全空乏化す
るのが好ましい。このためには、トレンチ間に位置する
ドリフト領域の幅をできるだけ小さくする必要がある。
しかし、上記公報に開示された縦型ＭＯＳ電界効果トラ
ンジスタによれば、ソース領域におけるトレンチ間の距
離は、トレンチ間に位置するドリフト領域の幅と同じで
ある。このため、ソース領域の幅も小さくなるので、ソ
ース領域のソース電極との接触面積が小さくなる。これ
により、この部分のコンタクト抵抗が増大し、その結
果、ＯＮ抵抗が高くなる。一方、コンタクト抵抗を低減
するため、ソース領域の幅を大きくすると、トレンチ間
に位置するドリフト領域の幅も大きくなり、ドリフト領
域の完全空乏化が困難となる。
タの高耐圧化のためには、ドリフト領域を完全空乏化す
るのが好ましい。このためには、トレンチ間に位置する
ドリフト領域の幅をできるだけ小さくする必要がある。
しかし、上記公報に開示された縦型ＭＯＳ電界効果トラ
ンジスタによれば、ソース領域におけるトレンチ間の距
離は、トレンチ間に位置するドリフト領域の幅と同じで
ある。このため、ソース領域の幅も小さくなるので、ソ
ース領域のソース電極との接触面積が小さくなる。これ
により、この部分のコンタクト抵抗が増大し、その結
果、ＯＮ抵抗が高くなる。一方、コンタクト抵抗を低減
するため、ソース領域の幅を大きくすると、トレンチ間
に位置するドリフト領域の幅も大きくなり、ドリフト領
域の完全空乏化が困難となる。
【０００５】このように、縦型ＭＯＳ電界効果トランジ
スタにおいては、高耐圧にするとＯＮ抵抗が上昇し、Ｏ
Ｎ抵抗を下げようとすると耐圧が低下するという、耐圧
とＯＮ抵抗との間にはトレードオフの関係がある。
スタにおいては、高耐圧にするとＯＮ抵抗が上昇し、Ｏ
Ｎ抵抗を下げようとすると耐圧が低下するという、耐圧
とＯＮ抵抗との間にはトレードオフの関係がある。
【０００６】本発明の目的は、ＯＮ抵抗を下げつつ、高
耐圧にすることができる縦型半導体装置およびその製造
方法を提供することである。
耐圧にすることができる縦型半導体装置およびその製造
方法を提供することである。
【０００７】
【課題を解決するための手段】本発明は、縦型半導体装
置であって、第１半導体領域、第２半導体領域、第３半
導体領域、第４半導体領域および複数のトレンチを備
え、前記第１半導体領域は、キャリアを供給し、前記第
２半導体領域には、チャネルが形成され、前記第３半導
体領域は、キャリアが流れる経路となり、前記第４半導
体領域は、キャリアを引き込み、前記トレンチは、互い
に間隔を設けて、前記第１半導体領域から前記第２半導
体領域をとおり、前記第３半導体領域にわたって形成さ
れ、前記トレンチ間に位置する前記第３半導体領域の幅
は、前記第１半導体領域における前記トレンチ間の距離
より短い、ことを特徴とする。
置であって、第１半導体領域、第２半導体領域、第３半
導体領域、第４半導体領域および複数のトレンチを備
え、前記第１半導体領域は、キャリアを供給し、前記第
２半導体領域には、チャネルが形成され、前記第３半導
体領域は、キャリアが流れる経路となり、前記第４半導
体領域は、キャリアを引き込み、前記トレンチは、互い
に間隔を設けて、前記第１半導体領域から前記第２半導
体領域をとおり、前記第３半導体領域にわたって形成さ
れ、前記トレンチ間に位置する前記第３半導体領域の幅
は、前記第１半導体領域における前記トレンチ間の距離
より短い、ことを特徴とする。
【０００８】本発明によれば、トレンチ間に位置する第
３半導体領域の幅は、第１半導体領域におけるトレンチ
間の距離より短くされている。このため、第１半導体領
域と、これに形成される電極とのコンタクト抵抗を下げ
つつ、かつ第３半導体領域の完全空乏化が容易となる。
よって、本発明によれば、高耐圧化と低抵抗化との両立
が可能となる。
３半導体領域の幅は、第１半導体領域におけるトレンチ
間の距離より短くされている。このため、第１半導体領
域と、これに形成される電極とのコンタクト抵抗を下げ
つつ、かつ第３半導体領域の完全空乏化が容易となる。
よって、本発明によれば、高耐圧化と低抵抗化との両立
が可能となる。
【０００９】第１半導体領域としては、ソース領域やエ
ミッタ領域を例示することができる。第２半導体領域と
しては、ボディ領域を例示することができる。第３半導
体領域としては、ドリフト領域を例示することができ
る。第４半導体領域としては、ドレイン領域やコレクタ
領域を例示することができる。
ミッタ領域を例示することができる。第２半導体領域と
しては、ボディ領域を例示することができる。第３半導
体領域としては、ドリフト領域を例示することができ
る。第４半導体領域としては、ドレイン領域やコレクタ
領域を例示することができる。
【００１０】本発明は、前記第１半導体領域における前
記トレンチ間の距離は、デザインルール上の最小寸法で
ある、ことを特徴とする。本発明によれば、トレンチ間
に位置する第３半導体領域の幅が、デザインルール上の
最小寸法より小さくなるので、第３半導体領域の完全空
乏化がさらに容易となる。
記トレンチ間の距離は、デザインルール上の最小寸法で
ある、ことを特徴とする。本発明によれば、トレンチ間
に位置する第３半導体領域の幅が、デザインルール上の
最小寸法より小さくなるので、第３半導体領域の完全空
乏化がさらに容易となる。
【００１１】本発明は、上から順に、キャリアを供給す
る第１半導体領域、チャネルが形成される第２半導体領
域、キャリアが流れる経路となる第３半導体領域、キャ
リアを引き込む第４半導体領域を備えた基板に、形成さ
れる縦型半導体装置の製造方法であって、前記第１半導
体領域から前記第２半導体領域をとおり前記第３半導体
領域にわたる複数のトレンチを、互いに間隔を設けて、
前記基板に形成する工程と、前記第３半導体領域のう
ち、前記トレンチの側壁を構成する部分を選択酸化する
ことにより、前記トレンチの前記側壁に選択酸化膜を形
成する工程と、を備えたことを特徴とする。
る第１半導体領域、チャネルが形成される第２半導体領
域、キャリアが流れる経路となる第３半導体領域、キャ
リアを引き込む第４半導体領域を備えた基板に、形成さ
れる縦型半導体装置の製造方法であって、前記第１半導
体領域から前記第２半導体領域をとおり前記第３半導体
領域にわたる複数のトレンチを、互いに間隔を設けて、
前記基板に形成する工程と、前記第３半導体領域のう
ち、前記トレンチの側壁を構成する部分を選択酸化する
ことにより、前記トレンチの前記側壁に選択酸化膜を形
成する工程と、を備えたことを特徴とする。
【００１２】本発明によれば、第３半導体領域のうち、
トレンチの側壁を形成する部分を選択酸化することによ
り、トレンチの側壁に選択酸化膜を形成している。この
ため、トレンチ間に位置する第３半導体領域の幅は、第
１半導体領域におけるトレンチ間の距離より短い構造を
作製することができる。よって、本発明によれば、高耐
圧化と低抵抗化との両立が可能な縦型半導体装置を製造
することができる。特に、本発明によれば、トレンチ間
の距離がデザインルール上の最小寸法となるようにトレ
ンチを形成した場合、トレンチ間に位置する第３半導体
領域の幅を、デザインルール上の最小寸法より短くする
ことができる。
トレンチの側壁を形成する部分を選択酸化することによ
り、トレンチの側壁に選択酸化膜を形成している。この
ため、トレンチ間に位置する第３半導体領域の幅は、第
１半導体領域におけるトレンチ間の距離より短い構造を
作製することができる。よって、本発明によれば、高耐
圧化と低抵抗化との両立が可能な縦型半導体装置を製造
することができる。特に、本発明によれば、トレンチ間
の距離がデザインルール上の最小寸法となるようにトレ
ンチを形成した場合、トレンチ間に位置する第３半導体
領域の幅を、デザインルール上の最小寸法より短くする
ことができる。
【００１３】
【発明の実施の形態】［デバイスの構造］図１は、本発
明の実施形態にかかる縦型ＭＯＳ電界効果トランジスタ
１の断面図である。縦型ＭＯＳ電界効果トランジスタ１
は、縦型半導体装置の一例である。縦型ＭＯＳ電界効果
トランジスタ１は、ｎ+型ドレイン領域１５、ｎ+型ソー
ス領域１３および埋め込み電極１１を含む。
明の実施形態にかかる縦型ＭＯＳ電界効果トランジスタ
１の断面図である。縦型ＭＯＳ電界効果トランジスタ１
は、縦型半導体装置の一例である。縦型ＭＯＳ電界効果
トランジスタ１は、ｎ+型ドレイン領域１５、ｎ+型ソー
ス領域１３および埋め込み電極１１を含む。
【００１４】ｎ+型ドレイン領域１５は、シリコン基板
に形成されている。ｎ+型ドレイン領域１５の厚みは、
例えば、１００μｍ〜５００μｍである。ｎ+型ドレイ
ン領域１５のｎ型不純物濃度は、例えば、１０18／ｃｍ
3〜１０21／ｃｍ3である。ｎ+型ドレイン領域１５上に
は、ｎ-型ドリフト領域１７が位置している。ｎ-型ドリ
フト領域１７の厚みは、例えば、１μｍ〜２０μｍであ
る。ｎ-型ドリフト領域１７のｎ型不純物濃度は、例え
ば、１０14／ｃｍ3〜１０17／ｃｍ3である。ｎ-型ドリ
フト領域１７上には、チャネルか形成されるｐ型ボディ
領域１９が位置している。ｐ型ボディ領域１９の厚み
は、例えば、０．５μｍ 〜５μｍである。ｐ型ボディ
領域１９のｐ型不純物濃度は、例えば、１０15／ｃｍ3
〜１０18／ｃｍ3である。ｐ型ボディ領域１９上には、
ｎ+型ソース領域１３が位置している。ｎ+型ソース領域
１３の厚みは、例えば、０．１μｍ〜１μｍである。ｎ
+型ソース領域１３のｎ型不純物濃度は、例えば、１０
18／ｃｍ3〜１０21／ｃｍ3である。
に形成されている。ｎ+型ドレイン領域１５の厚みは、
例えば、１００μｍ〜５００μｍである。ｎ+型ドレイ
ン領域１５のｎ型不純物濃度は、例えば、１０18／ｃｍ
3〜１０21／ｃｍ3である。ｎ+型ドレイン領域１５上に
は、ｎ-型ドリフト領域１７が位置している。ｎ-型ドリ
フト領域１７の厚みは、例えば、１μｍ〜２０μｍであ
る。ｎ-型ドリフト領域１７のｎ型不純物濃度は、例え
ば、１０14／ｃｍ3〜１０17／ｃｍ3である。ｎ-型ドリ
フト領域１７上には、チャネルか形成されるｐ型ボディ
領域１９が位置している。ｐ型ボディ領域１９の厚み
は、例えば、０．５μｍ 〜５μｍである。ｐ型ボディ
領域１９のｐ型不純物濃度は、例えば、１０15／ｃｍ3
〜１０18／ｃｍ3である。ｐ型ボディ領域１９上には、
ｎ+型ソース領域１３が位置している。ｎ+型ソース領域
１３の厚みは、例えば、０．１μｍ〜１μｍである。ｎ
+型ソース領域１３のｎ型不純物濃度は、例えば、１０
18／ｃｍ3〜１０21／ｃｍ3である。
【００１５】複数のトレンチ２１は、ｎ+型ソース領域
１３から、ｐ型ボディ領域１９、ｎ-型ドリフト領域１
７をとおり、ｎ+型ドレイン領域１５に到達するように
形成されている。トレンチ２１は、トレンチ２１ａとト
レンチ２１ｂとを含む。トレンチ２１ａは、ｐ型ボディ
領域１９およびｎ+型ソース領域１３に位置する。トレ
ンチ２１ａの深さは、例えば、０．６μｍ〜６μｍであ
る。トレンチ２１ｂは、ｎ-型ドリフト領域１７に位置
する。トレンチ２１ｂの深さは、例えば、１μｍ〜２０
μｍである。トレンチ２１ａの幅ｗ1は、トレンチ２１
ｂの幅ｗ2より大きい。
１３から、ｐ型ボディ領域１９、ｎ-型ドリフト領域１
７をとおり、ｎ+型ドレイン領域１５に到達するように
形成されている。トレンチ２１は、トレンチ２１ａとト
レンチ２１ｂとを含む。トレンチ２１ａは、ｐ型ボディ
領域１９およびｎ+型ソース領域１３に位置する。トレ
ンチ２１ａの深さは、例えば、０．６μｍ〜６μｍであ
る。トレンチ２１ｂは、ｎ-型ドリフト領域１７に位置
する。トレンチ２１ｂの深さは、例えば、１μｍ〜２０
μｍである。トレンチ２１ａの幅ｗ1は、トレンチ２１
ｂの幅ｗ2より大きい。
【００１６】トレンチ２１ａの側壁には、ゲート絶縁膜
２３が形成されている。ゲート絶縁膜２３としては、例
えば、シリコン酸化膜がある。ゲート絶縁膜２３は、シ
リコン酸化膜以外の他の絶縁膜でもよい。トレンチ２１
ｂの側壁には、選択酸化膜２５が形成されている。選択
酸化膜２５の厚みは、ゲート絶縁膜２３の厚みより大き
い。選択酸化膜２５の厚みは、例えば、０．１μｍ〜２
μｍであり、縦型ＭＯＳ電界効果トランジスタ１の耐圧
において、絶縁破壊しない大きさである。縦型ＭＯＳ電
界効果トランジスタ１の構造は、以上のとおりである。
本実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１
の動作は、従来の縦型ＭＯＳ電界効果トランジスタの動
作と同じなので、説明を省略する。
２３が形成されている。ゲート絶縁膜２３としては、例
えば、シリコン酸化膜がある。ゲート絶縁膜２３は、シ
リコン酸化膜以外の他の絶縁膜でもよい。トレンチ２１
ｂの側壁には、選択酸化膜２５が形成されている。選択
酸化膜２５の厚みは、ゲート絶縁膜２３の厚みより大き
い。選択酸化膜２５の厚みは、例えば、０．１μｍ〜２
μｍであり、縦型ＭＯＳ電界効果トランジスタ１の耐圧
において、絶縁破壊しない大きさである。縦型ＭＯＳ電
界効果トランジスタ１の構造は、以上のとおりである。
本実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１
の動作は、従来の縦型ＭＯＳ電界効果トランジスタの動
作と同じなので、説明を省略する。
【００１７】本実施形態にかかる縦型ＭＯＳ電界効果ト
ランジスタ１によれば、トレンチ２１ｂ間に位置するｎ
-型ドリフト領域１７の幅Ｗ（例えば、０．３μｍ）
は、ｎ+型ソース領域１３におけるトレンチ２１ａ間の
距離Ｄ（例えば、０．５μｍ〜６μｍ）より短い。この
ため、ｎ+型ソース領域１３とソース電極とのコンタク
ト抵抗を下げつつ、かつｎ-型ドリフト領域１７の完全
空乏化が容易となる。よって、本実施形態にかかる縦型
ＭＯＳ電界効果トランジスタ１によれば、高耐圧化と低
抵抗化との両立が可能となる。縦型ＭＯＳ電界効果トラ
ンジスタ１は、ｎ型であるが、ｐ型でもよい。また、本
実施形態では、縦型ＭＯＳ電界効果トランジスタである
が、トレンチゲートを備えた他の縦型半導体装置（例え
ば、トレンチゲートを備えたＩＧＢＴ）にも適用でき
る。
ランジスタ１によれば、トレンチ２１ｂ間に位置するｎ
-型ドリフト領域１７の幅Ｗ（例えば、０．３μｍ）
は、ｎ+型ソース領域１３におけるトレンチ２１ａ間の
距離Ｄ（例えば、０．５μｍ〜６μｍ）より短い。この
ため、ｎ+型ソース領域１３とソース電極とのコンタク
ト抵抗を下げつつ、かつｎ-型ドリフト領域１７の完全
空乏化が容易となる。よって、本実施形態にかかる縦型
ＭＯＳ電界効果トランジスタ１によれば、高耐圧化と低
抵抗化との両立が可能となる。縦型ＭＯＳ電界効果トラ
ンジスタ１は、ｎ型であるが、ｐ型でもよい。また、本
実施形態では、縦型ＭＯＳ電界効果トランジスタである
が、トレンチゲートを備えた他の縦型半導体装置（例え
ば、トレンチゲートを備えたＩＧＢＴ）にも適用でき
る。
【００１８】［デバイスの製造方法］縦型ＭＯＳ電界効
果トランジスタ１の製造方法を、図１〜図７を用いて説
明する。図２に示すように、ｎ+型ドレイン領域１５、
ｎ-型ドリフト領域１７、ｐ型ボディ領域１９が、この
順番で積層された基板を準備する。そして、ｐ型ボディ
領域１９上に、シリコン酸化膜２７を形成する。シリコ
ン酸化膜２７に所定のパターンニングをし、トレンチ形
成のためのマスクにする。
果トランジスタ１の製造方法を、図１〜図７を用いて説
明する。図２に示すように、ｎ+型ドレイン領域１５、
ｎ-型ドリフト領域１７、ｐ型ボディ領域１９が、この
順番で積層された基板を準備する。そして、ｐ型ボディ
領域１９上に、シリコン酸化膜２７を形成する。シリコ
ン酸化膜２７に所定のパターンニングをし、トレンチ形
成のためのマスクにする。
【００１９】図３に示すように、シリコン酸化膜２７を
マスクとして、例えば、異方性エッチングを用いて、ｎ
-型ドリフト領域１７に到達するトレンチ２１ａを形成
する。
マスクとして、例えば、異方性エッチングを用いて、ｎ
-型ドリフト領域１７に到達するトレンチ２１ａを形成
する。
【００２０】図４に示すように、基板全面上に、例え
ば、ＣＶＤ法を用いて、バッファ酸化膜２９を形成す
る。次に、バッファ酸化膜２９上に、例えば、ＣＶＤ法
を用いて、シリコン窒化膜３１を形成する。そして、バ
ッファ酸化膜２９およびシリコン窒化膜３１を異方性エ
ッチングすることにより、トレンチ２１ａの側壁上にの
み、バッファ酸化膜２９およびシリコン窒化膜３１を残
す。
ば、ＣＶＤ法を用いて、バッファ酸化膜２９を形成す
る。次に、バッファ酸化膜２９上に、例えば、ＣＶＤ法
を用いて、シリコン窒化膜３１を形成する。そして、バ
ッファ酸化膜２９およびシリコン窒化膜３１を異方性エ
ッチングすることにより、トレンチ２１ａの側壁上にの
み、バッファ酸化膜２９およびシリコン窒化膜３１を残
す。
【００２１】図５に示すように、シリコン酸化膜２７を
マスクとして、例えば、異方性エッチングを用いて、ｎ
+型ドレイン領域１５に到達するトレンチ２１ｂを形成
する。
マスクとして、例えば、異方性エッチングを用いて、ｎ
+型ドレイン領域１５に到達するトレンチ２１ｂを形成
する。
【００２２】図６に示すように、例えば、ＬＯＣＯＳ酸
化法と同様の方法を用いて、選択酸化を行う。トレンチ
２１ｂの側壁には、シリコン窒化膜３１が位置していな
いので、厚い選択酸化膜２５が形成される。ＬＯＣＯＳ
酸化法によれば、図５に示すトレンチ２１ｂの側面を基
準とすると、選択酸化膜２５の厚みの約５５％は、ｎ -
型ドリフト領域１７側にあり、厚みの約４５％は、トレ
ンチ２１ｂの空間部側にある。よって、トレンチ２１ｂ
間のｎ-型ドリフト領域１７の幅を、トレンチ２１ａ間
の距離より小さくすることができる。このため、本実施
形態の製造方法によれば、高耐圧化と低抵抗化との両立
が可能な縦型ＭＯＳ電界効果トランジスタ１を製造する
ことができる。特に、トレンチ２１ａ間の距離がデザイ
ンルール上の最小寸法となるようにトレンチ２１ａを形
成した場合、トレンチ２１ｂ間に位置するｎ-型ドリフ
ト領域１７の幅を、デザインルール上の最小寸法より短
くすることができる。
化法と同様の方法を用いて、選択酸化を行う。トレンチ
２１ｂの側壁には、シリコン窒化膜３１が位置していな
いので、厚い選択酸化膜２５が形成される。ＬＯＣＯＳ
酸化法によれば、図５に示すトレンチ２１ｂの側面を基
準とすると、選択酸化膜２５の厚みの約５５％は、ｎ -
型ドリフト領域１７側にあり、厚みの約４５％は、トレ
ンチ２１ｂの空間部側にある。よって、トレンチ２１ｂ
間のｎ-型ドリフト領域１７の幅を、トレンチ２１ａ間
の距離より小さくすることができる。このため、本実施
形態の製造方法によれば、高耐圧化と低抵抗化との両立
が可能な縦型ＭＯＳ電界効果トランジスタ１を製造する
ことができる。特に、トレンチ２１ａ間の距離がデザイ
ンルール上の最小寸法となるようにトレンチ２１ａを形
成した場合、トレンチ２１ｂ間に位置するｎ-型ドリフ
ト領域１７の幅を、デザインルール上の最小寸法より短
くすることができる。
【００２３】次に、シリコン窒化膜３１およびバッファ
酸化膜２９を、ＣＤＥ（ＣhemicalDry Ｅtching）等を
用いて除去する。
酸化膜２９を、ＣＤＥ（ＣhemicalDry Ｅtching）等を
用いて除去する。
【００２４】図７に示すように、熱酸化を用いて、トレ
ンチ２１ａの側壁にゲート絶縁膜２３を形成する。
ンチ２１ａの側壁にゲート絶縁膜２３を形成する。
【００２５】図１に示すように、例えば、ＣＶＤ法を用
いて、ポリシリコン膜をトレンチ２１に埋め込む。不要
なポリシリコン膜を除去することにより、埋め込み電極
１１を形成する。そして、ｐ型ボディ領域１９の表面に
ｎ型イオンを注入することにより、ｎ+型ソース領域１
３を形成する。以上の工程により、縦型ＭＯＳ電界効果
トランジスタ１が完成する。
いて、ポリシリコン膜をトレンチ２１に埋め込む。不要
なポリシリコン膜を除去することにより、埋め込み電極
１１を形成する。そして、ｐ型ボディ領域１９の表面に
ｎ型イオンを注入することにより、ｎ+型ソース領域１
３を形成する。以上の工程により、縦型ＭＯＳ電界効果
トランジスタ１が完成する。
【図１】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの断面図である。
トランジスタの断面図である。
【図２】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第１工程図で
ある。
トランジスタの製造方法を説明するための第１工程図で
ある。
【図３】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第２工程図で
ある。
トランジスタの製造方法を説明するための第２工程図で
ある。
【図４】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第３工程図で
ある。
トランジスタの製造方法を説明するための第３工程図で
ある。
【図５】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第４工程図で
ある。
トランジスタの製造方法を説明するための第４工程図で
ある。
【図６】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第５工程図で
ある。
トランジスタの製造方法を説明するための第５工程図で
ある。
【図７】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第６工程図で
ある。
トランジスタの製造方法を説明するための第６工程図で
ある。
１ 縦型ＭＯＳ電界効果トランジスタ １１ 埋め込み電極 １３ ｎ+型ソース領域 １５ ｎ+型ドレイン領域 １７ ｎ-型ドリフト領域 １９ ｐ型ボディ領域 ２１、２１ａ、２１ｂ トレンチ ２３ ゲート絶縁膜 ２５ 選択酸化膜 ２７ シリコン酸化膜 ２９ バッファ酸化膜 ３１ シリコン窒化膜
Claims (3)
- 【請求項１】 縦型半導体装置であって、 第１半導体領域、第２半導体領域、第３半導体領域、第
４半導体領域および複数のトレンチを備え、 前記第１半導体領域は、キャリアを供給し、 前記第２半導体領域には、チャネルが形成され、 前記第３半導体領域は、キャリアが流れる経路となり、 前記第４半導体領域は、キャリアを引き込み、 前記トレンチは、互いに間隔を設けて、前記第１半導体
領域から前記第２半導体領域をとおり、前記第３半導体
領域にわたって形成され、 前記トレンチ間に位置する前記第３半導体領域の幅は、
前記第１半導体領域における前記トレンチ間の距離より
短い、縦型半導体装置。 - 【請求項２】 請求項１において、 前記第１半導体領域における前記トレンチ間の距離は、
デザインルール上の最小寸法である、縦型半導体装置。 - 【請求項３】 上から順に、キャリアを供給する第１半
導体領域、チャネルが形成される第２半導体領域、キャ
リアが流れる経路となる第３半導体領域、キャリアを引
き込む第４半導体領域を備えた基板に、形成される縦型
半導体装置の製造方法であって、 前記第１半導体領域から前記第２半導体領域をとおり前
記第３半導体領域にわたる複数のトレンチを、互いに間
隔を設けて、前記基板に形成する工程と、 前記第３半導体領域のうち、前記トレンチの側壁を構成
する部分を選択酸化することにより、前記トレンチの前
記側壁に選択酸化膜を形成する工程と、 を備えた、縦型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000037590A JP2001230414A (ja) | 2000-02-16 | 2000-02-16 | 縦型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000037590A JP2001230414A (ja) | 2000-02-16 | 2000-02-16 | 縦型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230414A true JP2001230414A (ja) | 2001-08-24 |
Family
ID=18561459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000037590A Withdrawn JP2001230414A (ja) | 2000-02-16 | 2000-02-16 | 縦型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001230414A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005528796A (ja) * | 2002-05-31 | 2005-09-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ・ゲート半導体装置と製造方法 |
| JP2007116189A (ja) * | 2006-12-12 | 2007-05-10 | Oki Electric Ind Co Ltd | 高耐圧縦型ｍｏｓトランジスタ |
| JP2008153389A (ja) * | 2006-12-15 | 2008-07-03 | Toyota Motor Corp | 半導体装置 |
| JP2008546189A (ja) * | 2005-05-26 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | トレンチゲート電界効果トランジスタ及びその製造方法 |
| EP2061085A2 (en) | 2007-11-19 | 2009-05-20 | MagnaChip Semiconductor Ltd. | Trench gate MOSFET and manufacturing method thereof |
| JP2010251608A (ja) * | 2009-04-17 | 2010-11-04 | Fuji Electric Systems Co Ltd | 半導体装置 |
| JP2012080074A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 半導体装置 |
| JP2012204395A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US10847640B2 (en) | 2016-08-12 | 2020-11-24 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
-
2000
- 2000-02-16 JP JP2000037590A patent/JP2001230414A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005528796A (ja) * | 2002-05-31 | 2005-09-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ・ゲート半導体装置と製造方法 |
| US8884365B2 (en) | 2005-05-26 | 2014-11-11 | Fairchild Semiconductor Corporation | Trench-gate field effect transistor |
| US8441069B2 (en) | 2005-05-26 | 2013-05-14 | Fairchild Semiconductor Corporation | Structure and method for forming trench-gate field effect transistor with source plug |
| JP2008546189A (ja) * | 2005-05-26 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | トレンチゲート電界効果トランジスタ及びその製造方法 |
| TWI395294B (zh) * | 2005-05-26 | 2013-05-01 | Fairchild Semiconductor | 溝式閘極場效電晶體及其形成方法 |
| KR101254835B1 (ko) | 2005-05-26 | 2013-04-15 | 페어차일드 세미컨덕터 코포레이션 | 트랜치-게이트 전계 효과 트랜지스터 및 그 형성 방법 |
| JP4728210B2 (ja) * | 2006-12-12 | 2011-07-20 | Ｏｋｉセミコンダクタ株式会社 | 高耐圧縦型ｍｏｓトランジスタ |
| JP2007116189A (ja) * | 2006-12-12 | 2007-05-10 | Oki Electric Ind Co Ltd | 高耐圧縦型ｍｏｓトランジスタ |
| JP2008153389A (ja) * | 2006-12-15 | 2008-07-03 | Toyota Motor Corp | 半導体装置 |
| TWI488304B (zh) * | 2007-11-19 | 2015-06-11 | Magnachip Semiconductor Ltd | 溝渠金屬氧化物半導體場效電晶體（ｍｏｓｆｅｔ）及其製造方法 |
| EP2061085A3 (en) * | 2007-11-19 | 2009-12-02 | MagnaChip Semiconductor Ltd. | Trench gate MOSFET and manufacturing method thereof |
| JP2009130357A (ja) * | 2007-11-19 | 2009-06-11 | Magnachip Semiconductor Ltd | トレンチｍｏｓｆｅｔ及びその製造方法 |
| EP2061085A2 (en) | 2007-11-19 | 2009-05-20 | MagnaChip Semiconductor Ltd. | Trench gate MOSFET and manufacturing method thereof |
| JP2010251608A (ja) * | 2009-04-17 | 2010-11-04 | Fuji Electric Systems Co Ltd | 半導体装置 |
| JP2012080074A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 半導体装置 |
| US8659065B2 (en) | 2010-09-08 | 2014-02-25 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| DE102011081462B4 (de) | 2010-09-08 | 2021-09-02 | Denso Corporation | Halbleitervorrichtung und verfahren zum herstellen derselben |
| JP2012204395A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8723253B2 (en) | 2011-03-23 | 2014-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US10847640B2 (en) | 2016-08-12 | 2020-11-24 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US11552185B2 (en) | 2016-08-12 | 2023-01-10 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US11923444B2 (en) | 2016-08-12 | 2024-03-05 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9947770B2 (en) | Self-aligned trench MOSFET and method of manufacture | |
| US6864532B2 (en) | Semiconductor device and method for manufacturing the same | |
| US8129779B2 (en) | Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance | |
| US7989293B2 (en) | Trench device structure and fabrication | |
| JP2018515927A (ja) | 複数遮蔽トレンチゲートｆｅｔ | |
| US7670914B2 (en) | Methods for fabricating multiple finger transistors | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| JP2005285913A (ja) | 半導体装置およびその製造方法 | |
| JP2006511974A (ja) | 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス | |
| JP2004064063A (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| US20080290426A1 (en) | Dmos device with sealed channel processing | |
| US20130221431A1 (en) | Semiconductor device and method of manufacture thereof | |
| JPS62229976A (ja) | 半導体装置およびその製造方法 | |
| JP2007027641A (ja) | 半導体装置及びその製造方法 | |
| TWI455318B (zh) | 高壓半導體裝置及其製造方法 | |
| US8575688B2 (en) | Trench device structure and fabrication | |
| Mehrotra et al. | Towards ultimate scaling of LDMOS with Ultralow Specific On-resistance | |
| JP2001230414A (ja) | 縦型半導体装置およびその製造方法 | |
| JP4268647B2 (ja) | 半導体素子およびその製造方法 | |
| JP2007073942A (ja) | 半導体装置 | |
| US20030089960A1 (en) | Asymmetric high-voltage metal-oxide-semiconductor device | |
| CN108133959B (zh) | 沟槽三极管及其制作方法 | |
| JP4228594B2 (ja) | 半導体装置の製造方法 | |
| JP2007173878A (ja) | 半導体装置 | |
| CN108511346B (zh) | Ldmos器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070501 |