JP2006511974A - 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス - Google Patents

注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス Download PDF

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Abstract

トレンチＭＩＳ装置はＮ−エピタキシャル層およびＮ＋基板の上にあるＰ−エピタキシャル層に形成される。一実施例では、装置はトレンチの底部にある厚い酸化物層およびトレンチの底部からＮ−エピタキシャル層に延在するＮ型ドレインドリフト領域を含む。厚い絶縁層はゲートとドレインとの間の静電容量を低減し、したがって、高周波数で動作するための装置の能力を向上する。好ましくは、ドレインドリフト領域はトレンチの側壁上にスペーサを製造し、側壁スペーサ間および前記トレンチの底部を通じてＮ型ドーパントを注入することによって形成される。厚い酸化物層はトレンチの底部に形成され、側壁スペーサは定位置にある。ドレインドリフト領域は、Ｎ−エピタキシャル層に形成される従来の「ドリフト領域」より強くドープされ得る。したがって、装置は低いオン抵抗を有する。Ｎ−エピタキシャル層はＭＩＳ装置の降伏電圧を増加させる。

Description

この出願は出願番号第１０／３２６，３１１号の部分継続出願であり、これは２００１年７月３日に出願された出願番号第０９／８９８，６５２号の部分継続出願である２００２年１２月１２日に出願された出願番号１０／３１７，５６８号、２００２年６月２１日に出願された出願番号第１０／１７６，５７０号、および２００１年８月１０日に出願された出願番号第０９／９２７，１４３号の部分継続出願である２００２年３月２６日に出願された出願番号第１０／１０６，８２２号の部分継続出願である。上述の出願の各々はその全体においてここに引用により援用される。
発明の分野
この発明は、優れたオン抵抗および絶縁破壊特性を備えたトレンチゲートパワーＭＯＳＦＥＴに関し、特に、高周波数動作に好適なトレンチＭＯＳＦＥＴに関する。この発明は、そのようなＭＯＳＦＥＴを製造するためのプロセスにも関する。
発明の背景
金属絶縁体半導体（ＭＩＳ）装置には、半導体基板（たとえば、シリコン）から下方に延在するトレンチ内にあるゲートを含むものがある。そのような装置内の電流の流れは主に垂直であり、結果としてセルはより密に充填することができる。他のすべてが等しい場合、このことは装置の通電能力を増加し、オン抵抗を低減する。ＭＩＳ装置の一般的な分類に含まれる装置は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、およびＭＯＳ−ゲートサイリスタを含む。
トレンチＭＯＳＦＥＴは、たとえば、高い相互コンダクタンス（ｇm,max）および低い特定のオン抵抗（Ｒon）で製造することができ、これらは最適な線形の信号の増幅およびスイッチングに重要である。しかしながら、高周波数動作に最も重要な問題の１つは、ＭＯＳＦＥＴの内部静電容量の低減である。内部静電容量は、フィードバック静電容量（Ｃfss）とも呼ばれるゲート−ドレイン静電容量（Ｃgd）、入力静電容量（Ｃiss）、および出力静電容量（Ｃoss）を含む。
図１は、従来のｎ型トレンチＭＯＳＦＥＴ１０の断面図である。ＭＯＳＦＥＴ１０では、ｎ型エピタキシャル（「Ｎ−エピ」）層１４がＮ+基板１２上に成長される。Ｎ−エピ層１４は軽くドープされた層、つまりＮ-層であり得る。ｐ型ボディ領域１６はＮ−エピ層１４をＮ+ソース領域１８から分離する。電流はチャネル（破線で示される）を通ってトレンチ２０の側壁に沿って垂直に流れる。トレンチ２０の側壁および底部は薄いゲート絶縁体２２（たとえば、二酸化シリコン）と整列される。トレンチ２０は、ドープされたポリシリコンなどの導電性材料で満たされ、これはゲート２４を形成する。ゲート２４をそこに含むトレンチ２０は、絶縁層２６で覆われ、これはＢＰＳＧ（ホウ素リンケイ酸ガラス）であり得る。ソース領域１８およびボディ領域１６への電気的な接触は、導体２８で行なわれ、これは典型的には金属または金属合金である。ボディ接触領域３０は金属２８とＰボディ１６との間のオーム接触を容易にする。ゲート２４は、図１の平面の外部で三次元で接触される。
ＭＯＳＦＥＴ１０の重大な欠点は、ゲート２４とＮ−エピ層１４との間に形成される大きな重なり領域であり、これは薄いゲート絶縁体２２の一部分をドレイン動作電圧にさらす。大きな重なりは、ＭＯＳＦＥＴ１０のドレイン電圧定格を制限し、薄いゲート絶縁体
２２に対して長期的な信頼性の問題を提示し、ＭＯＳＦＥＴ１０のゲート−ドレイン静電容量、Ｃgdを大きく増加させる。トレンチ構造では、Ｃgdは従来の横方向の装置よりも大きく、ＭＯＳＦＥＴ１０のスイッチングスピードを制限し、高周波数の用途でのその使用を制限する。
この欠点に対処するための１つの可能な方法が出願番号第０９／５９１，１７９号に説明され、図２に示される。図２は、トレンチ２０の底部の近くにドープされないポリシリコンプラグ４２を備えたトレンチＭＯＳＦＥＴ４０の断面図である。ＭＯＳＦＥＴ４０は図１のＭＯＳＦＥＴ１０と類似であるが、ポリシリコンプラグ４２が異なり、これは酸化物層２２によってトレンチ２０の底部から分離され、酸化物層４４によってゲート２４から分離される。酸化物層２２、ポリシリコンプラグ４２、および酸化物層４４のサンドイッチは、ゲート２４とＮ−エピ層１４との間の距離を増加させる働きをし、それによってＣgdを減少させる。
しかしながら、状況によっては、高周波数の用途でのＣgdを最小限にするためにトレンチ１９の底部のドープされないポリシリコンよりも良好な絶縁体である材料を有することが好ましい場合がある。
この問題に対処するための１つの可能な方法が出願番号第０９／９２７，３２０号に説明され、図３に示される。図３は、トレンチ２０の底部の近くに厚い酸化物層５２を備えたトレンチＭＯＳＦＥＴ５０の断面図である。厚い酸化物層５２はゲート２４をＮ−エピ層１４から分離する。これは、図１のように薄いゲート絶縁体１５のみがゲート２４をＮ−エピ層１４（ドレイン）から分離する場合に起こる問題を回避する。厚い酸化物層５２は図２に示されるようなポリシリコンプラグ４２よりも有効な絶縁体であり、これは図２のＭＯＳＦＥＴ４０と比較して、ＭＯＳＦＥＴ５０のゲート−ドレイン静電容量、Ｃgdを減少させる。
しかしながら、図３の解決策は、ボディ領域１６と厚い酸化物層５２との間に依然として薄いゲート酸化物領域５４を有する。これはボディ領域１６の下方の接合および厚い酸化物層５２の上縁が自己整列しないからである。ボディ領域１６が厚い酸化物層５２の上縁を通って下方に延在する場合、ＭＯＳＦＥＴ５０は、高いオン抵抗、Ｒon、および高いしきい値電圧を有し得る。この整列は製造で制御することが難しいため、ボディ領域１６と厚い酸化物層５２との間の重なりを防止するために大きなエラーのマージンが可能でなくてはならず、このことは薄いゲート酸化物領域５４の大きなゲート−ドレインの重なりに繋がり得る。薄いゲート領域５４は、ボディ領域１６とポリシリコンプラグ４２との間で図２のＭＯＳＦＥＴ４０にも存在する。Ｃgdは依然として高周波数の用途にとって問題となり得る。したがって、ゲート−ドレイン静電容量Ｃgdが低減され、かつ良好な高周波数性能を備えたトレンチＭＯＳＦＥＴが必要とされている。
トレンチＭＩＳ装置のもう１つの問題は、たとえば、図１に示される角５６によって表わされるトレンチの角の電界の強度に関する。この電界の強度はトレンチの角で最大であり、したがって、これは通常、アバランシェ降伏が起こる場所である。アバランシェ降伏は一般にホットキャリアの生成に繋がり、降伏がゲート酸化物層の近くで起こると、ホットキャリアがゲート酸化物層に注入され得る。これはゲート酸化物層を損傷または破裂させることがあり、装置に対して長期的な信頼性の問題を提示する。降伏は、ゲート酸化物層から離れたバルクシリコンで起こることが好ましい。
トレンチの角の電界の強度を低減し、かつトレンチから離れてバルクシリコンで降伏を
促進するための１つの方法が米国特許第５，０７２，２６６号に教示されている。この方法は図４に示され、これはＭＯＳＦＥＴ６０を示す。ＭＯＳＦＥＴ６０は図１のＭＯＳＦＥＴ１０に類似であるが、深いＰ＋拡散６２がＰボディ１６からトレンチ２０の底部の下方のレベルまで下方に延在するところが異なる。深いＰ＋拡散６２は、トレンチの角５６の電界の強度を低減するように電界を形作る効果を有する。
米国特許第５，０７２，２６６号の技術はＭＯＳＦＥＴの絶縁破壊性能を向上するが、図４に「ｄ」として示されるセルのピッチにより低い制限を設定する。なぜなら、セルのピッチがあまりにも低減されると、深いＰ＋拡散からのドーパントがＭＯＳＦＥＴのチャネル領域に入り、そのしきい値電圧を増加させるからである。セルのピッチを低減することは、ＭＯＳＦＥＴのセルの合計の外周を増加させ、電流に対して大きなゲート幅を提供し、それによってＭＯＳＦＥＴのオン抵抗を低減する。ＭＯＳＦＥＴの絶縁破壊特性を向上するためのBulucea特許の技術を使用する正味の効果は、ＭＯＳＦＥＴのオン抵抗を低減することがより難しくなるということである。
つまり、低いオン抵抗およびしきい値電圧を提供し、かつ高周波数動作が可能なＭＩＳ構造が明らかに必要とされている。
発明の概要
この発明によるＭＩＳ装置では、第１導電型の基板に第２導電型のエピタキシャル（「エピ」）層が上に重なる。トレンチはエピ層に形成され、ゲートはトレンチ内にあり、酸化物または他の絶縁層によってエピ層から分離される。
ゲート−ドレイン静電容量Ｃgdを最小限にするため、厚い絶縁層、好ましくは酸化物がトレンチの底部に形成される。トレンチは、たとえば、窒化物の比較的厚い層と整列され、窒化物層は方向性エッチングされてトレンチの底部から窒化物層を取除く。この点で、第１導電型のドーパントがトレンチの底部を通じて注入され、トレンチの底部から基板に延在するドレインドリフト領域が形成される。
厚い絶縁層はいくつかの態様で形成することができる。酸化物または他の絶縁層は、たとえば、化学気相成長法によって堆積することができ、厚い絶縁層は「プラグ」のみがトレンチの底部に残るまでエッチバックされ得る。酸化物層はトレンチの底部で熱成長されてもよい。堆積のプロセスは、堆積される材料（たとえば、酸化物）が、トレンチの側壁を覆う材料（たとえば、窒化物）に対してトレンチの底部のシリコン上に優先的に堆積するように行なわれ得る。
トレンチの底部に厚い絶縁層が形成された後、トレンチの側壁を整列させる材料が取除かれる。比較的薄いゲート酸化物層がトレンチの側壁に形成され、トレンチはドープされたポリシリコンなどの導電性のゲート材料で満たされる。しきい値調節またはボディ注入が行なわれてもよく、第１導電型のソース領域がエピ層の表面に形成される。
ドレインドリフト領域はいくつかの態様で形成することができる。第２導電型のドーパントを、それが拡散なしにトレンチの底部から基板に延在するように或るドーズおよびエネルギでトレンチの底部を通じて注入してもよい。またはこれに代えて、第２導電型のドーパントを、それが当初トレンチの底部のすぐ下方に第２導電型の領域を形成し、その構造を所定の時間だけ高温にさらすことによってドーパントが基板へと下方に拡散するように低いエネルギでトレンチの底部を通じて注入してもよい。またはこれに代えて、第２導電型の層を、エピ層と基板との間の界面にある場所かまたはその近くの場所に注入してもよく、ドーパントはトレンチの底部へと上方に拡散し得る。上述のプロセスは組合せても
よく、第２導電型の領域はトレンチの底部のすぐ下方に形成されてもよく、第２導電型の層をエピ層と基板との間の界面にある場所かまたはその近くの場所に注入してもよく、領域および層を合流させるために構造を加熱してもよい。一連の注入は、トレンチの底部と基板との間に第２導電型の領域の「スタック」を含むドレインドリフト領域を作るために行なわれ得る。
このプロセスから得られるＭＩＳ装置は、トレンチの底部の厚い酸化物または他の絶縁層、およびトレンチの底部から基板に延在するドレインドリフト領域を有する。ドレインドリフト領域の接合は、厚い絶縁層の縁と自己整列することが好ましい。このことは、装置のしきい値電圧またはオン抵抗を損ねる危険なしに、ゲート−ドレイン静電容量を最小限にする。ＭＯＳＦＥＴセルの中心では、Ｐ−エピ層がトレンチの底部のレベルの下方に延在し、降伏がゲート酸化物層から離れたところで起こるようにする。米国特許第５，０７２，２６６号に教示される種類の深い注入はないが、第２導電型のドーパントがチャネル領域に入って装置のしきい値電圧に悪影響を及ぼすという心配なしに、セルのピッチを設定することができる。
装置の降伏電圧を増加するため、第１導電型の軽くドープされたエピ層を基板の上部に形成してもよい。
発明の説明
図５Ａは、この発明による典型的なＭＩＳ装置７０を示す。ＭＩＳ装置７０はＭＯＳＦＥＴであるが、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、またはＭＯＳゲートサイリスタなどの別の種類のＭＩＳ装置であってもよい。
ＭＩＳ装置７０はエピタキシャル（「エピ」）層１０２内に形成され、これは一般にＰ型の不純物でドープされ、Ｎ＋基板１００の上部にある。装置のドレインを形成するＮ＋基板１００は、たとえば、５ｘ１０-4Ω−ｃｍから５ｘ１０-3Ω−ｃｍの抵抗を有してもよく、Ｐ−エピ層１０２は１ｘ１０15ｃｍ-3から５ｘ１０17ｃｍ-3の濃度にホウ素でドープされてもよい。Ｎ＋基板１００は典型的には２００ミクロンの厚みであり、エピ層１０２は２ミクロンから５ミクロン厚みであり得る。
トレンチ１１０はＰ−エピ層１０２内に形成され、トレンチ１１０はゲート酸化物層１７０と整列され、ゲート１７４の役割をするポリシリコンで満たされる。Ｎ＋ソース領域１７８およびＰ＋ボディ接触領域１８０はＰ−エピ層１０２の表面に形成される。Ｐ−エピ層１０２の残りの部分は、Ｐ型ベースまたはボディ１０３を形成する。ボディ１０３は、Ｐ−エピ層１０２とＮ＋基板１１０との間の界面と実質的に一致するＮ＋基板１００との接合を形成する。
金属層１８４によって、Ｎ＋ソース領域１７８およびＰ＋ボディ接触領域８０への電気的な接触が行なわれる。ＢＰＳＧ（ホウ素リンケイ酸ガラス）層１８２はゲート１７４を金属層１８４から絶縁する。ゲート１７４は、図面の平面の外部で三次元で電気的に接触される。
この発明によると、装置７０のドレインは、（ａ）トレンチ１１０の底部とＮ＋基板１００との間に延在するＮ型ドレインドリフト領域１１６、および（ｂ）ドレインドリフト領域１１６に隣接してトレンチ１１０内に形成される厚い底部酸化物領域１５０を含む。Ｎドレインドリフト領域１１６とＰボディ１０３との間の接合１０５は、Ｎ＋基板１００とトレンチ１１０との間に延在する。Ｎドレインドリフト領域１１６は、たとえば、５ｘ１０15ｃｍ-3から５ｘ１０17ｃｍ-3の濃度にリンでドープされ得る。
図７Ａは、ＭＯＳＦＥＴ７０内のドーピング濃度のグラフである。このグラフは、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥによって準備され、図５ＡにＩ−Ｉで示されるチャネル領域を通る垂直の断面のものである。示される曲線は、ヒ素およびホウ素のドーピング濃度を示し、第３の曲線は正味のドーピング濃度を示す。図７Ｂは、図５ＡにＩＩ−ＩＩで示されるドレインの底部を横断する垂直断面の類似のグラフである。図７Ａの水平の軸はＰ−エピ層の表面の下方のミクロンでの距離であり、図７Ｂの水平の軸はトレンチの底部の下方のミクロンでの距離である。図７Ａおよび図７Ｂの垂直の軸は、原子／ｃｍ3でのドーピング濃度の対数10である。図７Ａでは、Ｐ−エピ層１０２のバックグラウンドドーパントであるホウ素の濃度は比較的平坦であり、チャネル領域で支配的であることに注意されたい。ヒ素のドーピング濃度はチャネル領域からソースまたはドレインに動くにつれ増加する。
図８Ａおよび図８Ｂは、それぞれ図７Ａおよび図７Ｂと同じ断面のドーピング濃度のグラフである。しかしながら、図８Ａおよび図８Ｂは、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して準備され、Ｎ型であれＰ型であれ、正味のドーピング濃度のみを示す。
ＳＵＰＲＥＭＥおよびＭＥＤＩＣＩのシミュレーションは、ＳＵＰＲＥＭＥが単一の垂直の断面でのドーピング濃度のみを考慮し、他の横方向に移動した位置でのドーパントの効果を考慮しないのに対し、ＭＥＤＩＣＩは図面の二次元の平面のすべてのドーパントを考慮する点が異なる。
以下はＭＯＳＦＥＴ７０の利点である。
１．アバランシェ降伏は、一般的にトレンチから離れてＮ＋基板１００とＰ−エピ層１０２との間の界面で起こる（たとえば、図５Ａで７２と示される場所）。このことは、降伏の区域で生成されるホットキャリアからのゲート酸化物層１７０への損傷を回避する。
２．電界が最大に達するトレンチの角のゲート酸化物１７０は破裂から保護される。
３．所与のしきい値電圧に対してより高いパンチスルー降伏が実現され得る。Ｎドレインドリフト領域１１６とＰボディ１０３との間の接合１０５は、Ｎ＋基板１００へと下方に延在する。図５Ｂに示されるように、ＭＯＳＦＥＴ７０がオフ状態であり遮断電流であるときのように、ＰＮ接合１０５が逆バイアスされると、破線１０５Ａ、１０５Ｂによって示される空乏領域が接合１０５の全長に沿って延在し、結果として、チャネルの区域の空乏領域はソース領域に向かって素早く拡大しない。空乏領域のソース領域に向かう拡大は、パンチスルー降伏を起こす条件である。
４．さらに、より高いパンチスルー降伏電圧が所与のしきい値電圧に対して実現され得る。図９Ａに示されるように、拡散されたボディを有する従来のＭＯＳＦＥＴでは、ボディのドーパント濃度は、Ｎ−エピ（ドリフト領域）に近づくにつれ急速に低下する。しきい値電圧は、ピークドーピング濃度ＮA peakによって決定される。パンチスルー降伏電圧は、チャネル領域（図９ＡのＰボディ曲線の下の区域によって示される）内の電荷Ｑchannelの合計量によって決定される。この発明のＭＯＳＦＥＴでは、Ｐボディ領域のドーピングのプロファイルは、図９Ｂに示されるように比較的平坦である。したがって、ＮA peakは、チャネル内の合計の電荷がより大きいときに同じであってもよく、より高いパンチスルー降伏電圧を提供する。
５．各セル内には（米国特許第５，０７２，２６６号に教示される種類の）深いボディ
拡散はないため、セルのピッチは、付加的なＰ型ドーパントがチャネル領域に入り、ＭＯＳＦＥＴのしきい値電圧を増加させるという心配なく低減することができる。したがって、セルのパッキング密度は増加させることができる。このことは装置のオン抵抗を低減する。
６．従来のトレンチＭＯＳＦＥＴでは、軽くドープされた「ドリフト領域」がチャネルと強くドープされた基板との間にしばしば形成される。ドリフト領域のドーピング濃度は、或るレベルより下に保たれなければならない。さもなければ、有効な空乏は実現されず、トレンチの角の電界の強度は大きくなり過ぎる。ドリフト領域のドーピング濃度を低く保つことは、しかしながら、装置のオン抵抗を増加させる。これに対して、この発明のＮドレインドリフト領域１１６はより強くドープされてもよい。なぜなら、Ｎドレインドリフト領域１１６の形状、およびＮドレインドリフト領域１１６とＰボディ領域１０３との間の接合１０５の長さがより有効な空乏を提供するからである。より強くドープされたＮドレインドリフト領域１１６は装置のオン抵抗を低減する。
７．図１９Ａに示されるように、ＭＯＳＦＥＴの終端領域には別のＰ型拡散は必要ない。なぜなら、Ｐ−エピ層１０２は、Ｎドレインドリフト領域１１６があるところを除いてＮ＋基板１００に延在するからである。図１９Ｂは、Ｐ型拡散７５を含む従来のＭＯＳＦＥＴの終端領域を示す。Ｐ型終端拡散またはフィールドリングの排除により、マスキングのステップの数が低減される。たとえば、ここに説明されるプロセスでは、５つのマスキングステップのみが必要である。
ドレインドリフト領域の形成
図１２Ａ〜図１２Ｎは、この発明による図５ＡのＭＯＳＦＥＴ７０などのトレンチＭＯＳＦＥＴを製造するためのプロセスの一実施例を示す断面図である。図１２Ａに示されるように、このプロセスは、軽くドープされたＰ−エピ層１０２（典型的には、６から８μｍの厚み）が強くドープされたＮ+基板１００上に成長されることで開始する。パット酸化物１０４（たとえば、１００〜２００Åの厚み）が９５０℃で１０分間のドライ酸化によってＰ−エピ層１０２上に熱成長される。図１２Ｂに示されるように、窒化物層１０６（たとえば、２００〜３００Åの厚み）がパッド酸化物１０４上に化学気相成長法によって堆積される。通常のフォトリソグラフィプロセスおよび第１の（トレンチ）マスクを使用して、窒化物層１０６およびパッド酸化物１０４はパターニングされ、そこにトレンチがあるべき開口部１０８を形成する。図１２Ｃに示されるように、トレンチ１１０は、典型的にはドライプラズマエッチング、たとえば、反応性イオンエッチング（ＲＩＥ）を使用して、開口部１０８を通じてエッチングされる。トレンチ１１０は、約０．５〜１．２μｍの幅および約１〜２μｍの深さであり得る。
図１２Ｄに示されるように、第２のパッド酸化物１１２（たとえば、１００〜２００Å）がトレンチ１１０の側壁および底部に熱成長される。図１２Ｅに示されるように、厚い窒化物層１１４（たとえば、１０００〜２０００Å）がトレンチ１１０の側壁および底部ならびに窒化物層１０６の上部にＣＶＤによってコンフォーマルに堆積される。窒化物層１１４は、ＲＩＥなどの方向性のドライプラズマエッチングを使用し、酸化物上で窒化物層１１４に対して高い選択性を有するエッチャントを使用してエッチングされる。窒化物のエッチングは、図１２Ｆに示されるように、トレンチ１１０の側壁に沿って窒化物層１１４のスペーサ１１５を残し、一方でトレンチ１１０の中央の底部部分でパッド酸化物１１２を露出する。窒化物層１０６がパッド酸化物１０４の上部から取除かれる程度まで窒化物層１１４はオーバーエッチングされ得る。
側壁スペーサ１１５を定位置に残して、Ｎ型のドーパントがトレンチ１１０の底部のパッド酸化物１１２を通じて注入されて、Ｎドレインドリフト領域１１６を生成する（図１
２Ｇ）。たとえば、１ｘ１０13ｃｍ-2から１ｘ１０14ｃｍ-2のドーズおよび３００ｋｅＶから３．０ＭｅＶのエネルギでリンを注入することができる。リンの大きな拡散および結果的なＮドレインドリフト領域１１６の拡大を避けるため、構造が後に露出される熱収支は約９５０℃で６０分間に相当するものに制限されるか、または構造は１０５０℃で９０秒間の急速な熱アニール（ＲＴＡ）にさらされ得る。どちらの場合も、Ｎドレインドリフト領域１１６は、図１２Ｇに示される本質的に小型の形状を保持する。有利には、図１２Ｇの断面図では、Ｎドレインドリフト領域１１６の少なくとも７５％、および好ましくは９０％がトレンチ１１０の直接下方にある。
またはこれに代えて、Ｎドレインドリフト領域１１６は、３０ｋｅＶから３００ｋｅＶ（典型的には１５０ｋｅＶ）のより低いエネルギでリンを注入してトレンチのすぐ下方にＮ型領域１１８を形成し（図１２Ｈ）、次に１０５０℃から１１５０℃で１０分から１２０分間（典型的には１１００℃で９０分）加熱することによりリンを拡散することによって形成することができ、Ｎ型領域１１８は下方および横方向に拡大して、図１２Ｉに示される種類の形状を有するドレインドリフト領域１２０を形成する。
このプロセスの別の変形例では、図１２Ｊに示されるように、深い層１２２（たとえば、リン）がトレンチの下方の場所に比較的高いエネルギで注入され、リンがトレンチの底部に達するまでリンを上に拡散するために熱プロセスが使用され、図１２Ｋに示されるようにドレインドリフト領域１２４が得られる。これは、注入後にＮ型ドーパントがトレンチ１１０の底部からＮ＋基板とＰ−エピ層との間の界面に延在する図１２Ｇに関して上述のプロセス、または注入後にドーパントがトレンチの底部のすぐ下方にある図１２Ｈに関して説明されたプロセスと異なる。Ｎ型ドーパントが比較的高いエネルギで注入されて深い層１２２を形成する場合、トレンチの深さ、Ｐ−エピ層１０２の厚み、および注入エネルギのばらつきによって、層１２２は、Ｎ＋基板１００とＰ−エピ層１０２との間の界面の上方（たとえば、Ｐ−エピ層１０２が厚いか、および／またはトレンチの深さが小さい場合）、またはＮ＋基板１００内にある（たとえば、Ｐ−エピ層１０２が薄いか、および／またはトレンチの深さが大きい場合）。
図１１は、ドレインドリフト領域が深く注入された層を上に拡散させることによって形成されるときにトレンチの底部で始まる垂直断面のドーピングのプロファイルの一般的な形状を示す。図示のように、ドレインドリフト領域のＮ型ドーパントの濃度は、トレンチの底部の下方の距離が増加するにつれ単調に増加する。これはドーピングの濃度が当初は減少し、次にＮ＋基板の近傍で増加する、図８Ｂに示されるような低エネルギのプロセスを使用して形成されたＭＯＳＦＥＴ内のトレンチの下方のドーピングのプロファイルとは異なる。
図１２Ｊおよび図１２Ｋに示されるプロセスの使用は、主にトレンチの直接下方の区域に限定されたＮドレインドリフト領域を提供し、より小さいセルのピッチを可能にする。さらに、このプロセスは制御が容易であり、より大きいスループットとを提供する。
またはこれに代えて、上への拡散、下への拡散の組合せのプロセスを使用してドレインドリフト領域を形成することができる。図１２Ｌに示されるように、深いＮ層１２２（たとえば、リン）は、高エネルギの注入プロセスによって、Ｎ＋基板１０２とＰエピ層１００との界面に形成される。図１２Ｈに関して説明したように、Ｎ型ドーパントはトレンチの底部を通じて注入されてトレンチの下方にＮ＋領域１１８を形成する。次に、この構造は、たとえば、９００℃から１０００℃に加熱される。併合するまで深いＮ層１２２は上方に拡散し、Ｎ領域１１８は下方に拡散して、図１２Ｍに示されるように、Ｎ型ドレインドリフト領域１２６を形成する。
さらに別の代替例は、一連の３つ以上のＮ注入を連続的に高いエネルギで用いてドレインドリフト領域を形成し、図１２Ｎに示されるような重なる注入された領域のスタック１２８を形成するものである。スタック１２８は４つの注入された領域１２８Ａ〜１２８Ｄを含むが、４つより多いまたは少ない注入を使用してスタックを形成してもよい。スタックは、実質的に拡散なしに（すなわち、加熱なしに）形成することもできるし、またはそれは、ドーパントを拡散しかつ領域１２８Ａ〜１２８Ｄ間の重なりの量を増加するために加熱されてもよい。
任意で、ドレインドリフト領域での電流の広がりを増加し、かつ装置のオン抵抗をさらに低減するために、図１２Ｏに示されるように、強くドープされたＮ＋領域１３０をドレインドリフト領域１１６に注入してもよい。
プロセスの終わりでは、高エネルギであれ低エネルギであれ、Ｎドレインドリフト領域はＮ＋基板からトレンチの底部に延在する。多くの場合、Ｎドレインドリフト領域とＰ−エピ層との間の接合は、基板からトレンチの側壁に延在する。低エネルギの注入プロセスが使用され、かつドーパントが後に熱拡散される場合、ドレインドリフト領域とＰ−エピ層との間の接合は、ドレインドリフト領域の内側に向かって凹形の弓形の形状を取る（図１２Ｉ）。
ドレインドリフト領域を形成するために上述の方法のどれを使用してもよい。どのように厚い底部絶縁層が形成されるかの以下の説明では、図１２Ｇによって表わされる注入プロセスが使用されると仮定する。しかしながら、代替の方法のどれを使用してもよいことを理解されたい。
厚い底部酸化物の形成
プロセスは、図１３Ａに示されるように、たとえば、２〜４μｍの厚みであり得る厚い絶縁層１５０の堆積で開始する。堆積プロセスはコンフォーマルでないように選ばれ、トレンチ１１０を満たし、Ｐ−エピ層１０２の上部の表面にオーバーフローするように選ばれる。厚い絶縁層１５０は、たとえば、低温酸化物（ＬＴＯ）、化学気相成長法（ＣＶＤ）酸化物、リンケイ酸ガラス（ＰＳＧ）、ホウ素リンケイ酸ガラス（ＢＰＳＧ）、または他の絶縁材料であり得る。以下の説明では、絶縁層１５０はＣＶＤ酸化物層であると仮定される。
酸化物層１５０は、典型的には窒化物上の酸化物に対して高い選択性を有するエッチャントを用いてウエットエッチングを行なうことによって、トレンチ１１０へとエッチバックされる。酸化物層１５０は、図１３Ｂに示されるように０．１〜０．２μｍのみがトレンチ１１０に残るまでエッチングされ、厚い底部酸化物層１５１を形成する。
窒化物層１０６およびスペーサ１１５は、典型的には酸化物上の窒化物に対して高い選択性を有するエッチャントを用いてウエットエッチングを行なうことによって取除かれる。パッド酸化物１０４、および露出されたパッド酸化物１１２の部分は典型的にはウエットエッチングによる。このウエットエッチングは、厚い酸化物層１５１の小さいが重要でない部分を取除く。結果的な構造は図１３Ｃに示され、厚い酸化物層１５１がトレンチ１１０の底部に残っている。
この発明による別の変形例では、ゲート酸化物層の厚いセクションおよび薄いセクションの間に段階的な移行が形成される。
このプロセスは、窒化物エッチングがトレンチ１１０の側壁に沿って側壁スペーサ１１５を残し、一方でトレンチ１１０の中央底部部分でパッド酸化物１１２を露出する、図１
２Ｆに示されるステップを通じて上述のものと同一であってもよい。次のステップでは、しかしながら、厚い絶縁層を堆積する代わりに、厚い酸化物層が熱プロセスによって成長される。これが行なわれるとき、熱酸化はシリコンの一部を消費し、それによって側壁スペーサ１１５の縁をアンダーカットし、窒化物はトレンチの表面から「持上げ」られる。これは、フィールド酸化物領域を半導体装置の上部表面に形成するためにしばしば使用されるＬＯＣＯＳ（LOCal Oxidation of Silicon：シリコンの局所的酸化）で「バーズビーク」に類似の構造を形成する。
図１４は、熱酸化物層１５８がトレンチ１１０の底部で成長された後の構造を示す。構造は図１５Ａに詳細に示される。熱酸化物層１５８の縁は側壁スペーサ１１５の下で押され、結果として傾斜またはテーパされる。
側壁スペーサの厚みを変えることによって、酸化物層の縁を異なる場所に位置付けることができる。図１５Ａは、比較的厚い側壁スペーサ１１５を示し、結果として、酸化物層１５８の縁はトレンチ１１０の底部にある。図１５Ｂは、より薄い側壁スペーサ１１５Ａを示し、酸化物層１５８Ａの縁は実質的にトレンチ１１０の角にある。図１５Ｃは、さらに薄い側壁スペーサ１１５Ｂを示し、酸化物層１５８Ｂの縁はトレンチ１１０の側壁上にある。
同様に、酸化物層の縁は、側壁スペーサの厚みを変えることによって、さまざまな中間点に位置付けることができる。側壁スペーサの厚みはトレンチの幅または深さに非依存である。たとえば、側壁スペーサが１５００から２０００Åの厚みの範囲である場合、酸化物層の縁はトレンチの底部にある可能性が最も高い（図１５Ａ）。側壁スペーサが５００Å以下の厚みの場合、酸化物層の縁は典型的にはトレンチの側壁上にある（図１５Ｃ）。
酸化物層は、たとえば、シリコン構造を１０００℃から１２００℃の温度で２０分から１時間加熱することによって成長され得る。
厚い底部酸化物を形成する別の態様が図１６Ａおよび図１６Ｂに示される。ドレインドリフト領域１１６および側壁スペーサ１１５が形成された後、既に説明しかつ図１２Ａ〜図１２Ｇに示されるように、酸化物層１６０は、側壁スペーサ１１５上ではなくトレンチ１１０の底部で露出されるシリコン上に選択的にそれを堆積させるプロセスによって堆積される。使用され得る１つのプロセスは、サブアトミックの化学気相成長法（ＳＡＣＶＤ）プロセスであり、オゾンを使用して化学反応を進める。反応中、オゾンは容易に解離して原子酸素を放出し、これはＴＥＯＳなどの前駆物質と組合さって二酸化シリコンを形成する。構造は次にアニールされ得る。
表１は、厚い絶縁層２１のオゾン活性化ＴＥＯＳ ＳＡＣＶＤ形成に対する例示的なプロセスのパラメータを示す。
Figure 2006511974
スペーサ１１５は窒化物以外の材料を含んでもよい。スペーサに使用される材料は、二酸化シリコンがスペーサ上のシリコン上に優先的に堆積するように選ばれる。スペーサのための材料の選択は、使用される酸化物堆積プロセスによって異なる。表２は、オゾン活性化ＴＥＯＳ ＳＡＣＶＤ中のいくつかの材料の堆積の選択性を示す。
Figure 2006511974
表２に示されるように、オゾン活性化ＴＥＯＳ ＳＡＣＶＤ中、二酸化シリコンは、窒化物上に堆積するよりも５倍速くシリコン上に堆積する。したがって、窒化物の側壁スペーサ１１５を使用する装置の製造中、トレンチ１１０の底部に堆積される二酸化シリコンは、窒化物の側壁スペーサ１１５上に堆積される二酸化シリコンよりも約５倍厚くなる。実際、シリコン表面上の３０００Åの酸化物フィルムの成長では、窒化物表面上では酸化物の成長は見られなかった。堆積の選択性は、おそらくシリコンと比較して窒化シリコンの低い表面エネルギによるものである。表２に示されるように、熱成長された二酸化シリコンまたはＴＥＯＳ ＰＥＣＶＤで堆積された二酸化シリコンは、層１６０の堆積がオゾン活性化ＴＥＯＳ ＳＡＣＶＤである場合にスペーサに好適な材料を作り得る。なぜなら、二酸化シリコンはこれら材料上のシリコン上に優先的に堆積するからである。ＳｉＨ4ＰＥＣＶＤで堆積された二酸化シリコンまたはＰＥＣＶＤで堆積されたＢＰＳＧは、オゾン活性化ＴＥＯＳ ＳＡＣＶＤに好適なスペーサの材料を作らない。なぜなら、二酸化シリコンはこれらの材料よりもシリコンを好まないためである。オゾン活性化ＴＥＯＳ ＳＡＣＶＤに加え堆積プロセスが使用される場合、表２に示される以外の材料を側壁スペーサに使用してもよい。
酸化物層１６０が堆積された後、窒化物の側壁スペーサ１１５の表面上に堆積された酸化物を取除くために緩衝酸化物エッチングが使用され、窒化物の側壁スペーサ１１５および窒化物層１０６を取除くために窒化物ウエットエッチングが使用される。窒化物のすべてが確実に取除かれるようにするため、たとえば、１０００℃で５〜１０分間の別のアニールを行なって、残っている窒化物を酸化してもよく、アニールに続いて酸化物エッチングを行なってもよい。酸化物エッチングは、酸化された窒化物を取除くが、酸化物層１６０の重要な部分は取除かない。
パッド酸化物１０４、１１２も典型的にウエットエッチングによって取除かれる。このウエットエッチングは、酸化物層１６０の小さいが重要でない部分を取除く。結果的な構造は図１６Ｂに示され、酸化物層１６０の一部分はトレンチ１１０の底部に残っている。
装置の完成
上述のプロセスの１つによって厚い底部酸化物が形成された後、犠牲酸化物層（図示せず）をトレンチの側壁に成長し、取除いてもよい。これは、トレンチのエッチング中に生じる結晶の損傷を取除くのを支援する。犠牲酸化物層は約５００Åの厚みであってもよく、たとえば、１０５０℃で２０分間のドライ酸化によって熱成長され、ウエットエッチン
グによって取除かれてもよい。犠牲ゲート酸化物のウエットエッチングは、トレンチの底部の酸化物層のエッチングを最低限にするために短く保たれなければならない。
次に、図１７Ａに示されるように、ゲート酸化物層１７０または他の絶縁層（たとえば、約３００〜１０００Åの厚み）がトレンチ１１０の側壁およびＰ−エピ層１０２の上部表面に形成される。たとえば、ゲート酸化物層１７０は、１０５０℃で２０分間のドライ酸化を使用して熱成長され得る。
図１７Ｂに示されるように、（たとえば、低圧ＣＶＤ（ＬＰＣＶＤ）プロセスによって）ポリシリコンまたは他の導電性材料の層１７２が堆積されてトレンチ１１０を満たし、酸化物層１７０の水平表面をオーバーフローする。ポリシリコン層１７２は、たとえば、その場で（in-situ）ドープされたポリシリコン、または後に注入およびアニールされるドープされないポリシリコン層、もしくは他の導電性材料であってもよい。ポリシリコン層１７２は、典型的には反応性イオンエッチングを使用して、ポリシリコン層１７２の上部表面がＰ−エピ層１０２とほぼ同じ高さになるまでエッチングされ、それによって図１７Ｃに示されるようにゲート１７４が形成される。Ｎ型ＭＯＳＦＥＴでは、ゲート１７４は、たとえば、１ｘ１０19ｃｍ-3の濃度にリンでドープされたポリシリコン層であり得る。実施例によっては、ポリシリコン層１７２はトレンチ１１０の上部を超えてエッチングされ、それによって、ゲート−ソースの重なりの静電容量を最低限にするためにゲート１７４に凹部を作り、酸化物または他の絶縁層がゲート１７４上に形成され得る。多くの場合、ポリシリコン層１７２は第２の（ゲートポリ）マスクの開口部を通じてエッチングされ、ポリシリコン層１７２の一部分は定位置に残り、ここでゲート１７４は金属層１８４のゲート金属部分によって接触される（図１７Ｉを参照）。
任意で、しきい値電圧が調節される場合、たとえば、Ｐ−エピ層１０２の表面を通じてホウ素を注入することによって、しきい値調節注入を行なってもよい。ホウ素は５ｘ１０12ｃｍ-2のドーズおよび１５０ｋｅＶのエネルギで注入してもよく、ＭＯＳＦＥＴのチャネルを形成するＰ−エピ層１０２の部分で１ｘ１０17ｃｍ-3のＰ型原子濃度が得られる。上述のように、図１０Ａは、チャネルを通る垂直断面でのドーパントのプロファイルを示し、しきい値調節注入を示す。図示のように、しきい値調節注入は、典型的にはソース領域のすぐ下方のチャネルの区域にある。ＭＯＳＦＥＴのしきい値電圧は、しきい値調節注入のピークドーピング濃度ＮA peakによって決定される。装置のしきい値電圧を調節する必要がない場合、このステップは省略してもよい。
所望であれば、ホウ素などのＰ型ドーパントを注入して、図１７Ｄに示されるようにボディ領域１７６を形成してもよい。典型的なボディ注入のドーピングのプロファイルは図１０Ｂのグラフに示される。ボディ注入はしきい値調節注入といくらか類似であるが、使用されるエネルギはより高く、結果としてボディ注入は、Ｐ−エピ層とＮドレインドリフト領域との間の接合により近いレベルに延在する。ＭＯＳＦＥＴのしきい値電圧は、ボディ注入のピークドーピング濃度ＮA peakによって決定される。またはこれに代えて、Ｐボディ注入は、図１７Ｅのボディ領域１８６によって示されるように、トレンチ１１０の底部の下方であるが、Ｐ−エピ層１０２とＮ＋基板１００との間の界面より上方のレベルにドライブされてもよい。
次に、Ｐ−エピ層１０２の上部表面を第３の（ソース）マスク１９０でマスクし、リンなどのＮ型ドーパントを注入して、図１７Ｆに示されるＮ＋ソース領域１７８を形成してもよい。ソースマスク１９０は取除かれる。ＢＰＳＧ層１８２は装置の上部表面に堆積され、図１７Ｇに示されるように、ＢＰＳＧ層１８２の表面上で第４の（接触）マスク１８３が堆積され、エッチングされる。ＢＰＳＧ層１８２はコンタクトマスク１８３の開口部を通じてエッチングされ、Ｐ型ドーパントがＢＰＳＧ層１８２の結果的な開口部を通じて
注入されて、図１７Ｈに示されるようにＰ＋ボディ接触領域１８０が形成される。たとえば、Ｎ＋ソース領域１７８は、５ｘ１０15ｃｍ-2のドーズおよび８０ｋｅＶのエネルギでヒ素を注入されてもよく、１ｘ１０20ｃｍ-3の濃度が得られ、Ｐ＋ボディ接触領域１８２は、１ｘ１０15ｃｍ-2のドーズおよび６０ｋｅＶのエネルギでホウ素を注入されてもよく、５ｘ１０19ｃｍ-3の濃度が得られる。
図１７Ｉに示されるように、金属層１８４、好ましくはアルミニウムが堆積され、ソース領域１７８とボディ接触領域１８０との間に短絡が確立される。第５の（金属）マスク（図示せず）を使用して、金属層１８４を図１７Ｉに示されるソース金属部分、およびゲートへの電気的な接触を確立するために使用されるゲート金属部分へとパターニングおよびエッチングする。これでＭＯＳＦＥＴ７０の製造が完了する。
別の実施例では、エピ層は、まずＮ型またはＰ型の不純物で軽くドープされ、ホウ素などのＰ型不純物がボディドーパントとして注入され、ドーパントがエピ層と基板との間の界面に達するまでドライブされる。そのような実施例は図１８Ａおよび図１８Ｂに示される。図１８Ｂに示されるように、ホウ素が注入され拡散される場合、Ｐボディ領域がＮ＋基板１０２上に形成される。
図１７Ｄに示されるようなＰボディ１７６、図１７Ｅに示されるＰボディ１８６、および図１８Ｂに示されるようなＰボディ１０４を含む構造は、ここに説明されるドレインドリフト領域を形成するためのプロセスのどれとでも使用可能である。それは、深く注入された層の上への拡散を伴う図１２Ｊおよび図１２Ｋに示されるプロセス、深く注入された層の上への拡散およびトレンチの底部の下方の注入された領域の下方への拡散を伴う図１２Ｌおよび図１２Ｍに示されるプロセス、および複数のＮ型領域を異なるエネルギで注入して重なる領域のスタックを形成するステップを伴う図１２Ｎに示されるプロセスを含む。
図６は代替の実施例を示す。ＭＯＳＦＥＴ９５では、Ｐ−エピ層は層（sublayers）Ｐエピ１およびＰエピ２に分割される。周知のプロセスを使用して、ドーパントガスの流量を変えつつエピ層を成長させることによって、層を有するエピ層を形成することができる。またはこれに代えて、層Ｐエピ１は、ドーパントをエピ層の上方部分に注入することによって形成することができる。
層Ｐエピ１のドーパント濃度は層Ｐエピ２のドーパント濃度より大きくても小さくてもよい。ＭＯＳＦＥＴのしきい値電圧およびパンチスルー降伏は層Ｐエピ１のドーピング濃度の関数であり、ＭＯＳＦＥＴの降伏電圧およびオン抵抗は層Ｐエピ２のドーピング濃度の関数である。この実施例のＭＯＳＦＥＴでは、しきい値電圧およびパンチスルー降伏電圧は、アバランシェ降伏電圧およびオン抵抗から独立して設計することができる。Ｐ−エピ層は異なるドーピング濃度を有する３つ以上の層を含んでもよい。
ＭＯＳＦＥＴ９５は、トレンチ２０４内に位置付けられるゲート電極２０２を含み、これは酸化物層を覆う。ゲート２０２の上方表面はトレンチ２０４へと凹んでいる。酸化物層は、この発明によって形成された、一般的にトレンチ２０４の底部にある厚いセクション２０６、およびトレンチ２０４の側壁に隣接する比較的薄いセクション２１０を含む。厚いセクション２０６と薄いセクション２１０との間には過渡領域２０８があり、ここで酸化物層の厚みは厚いセクション２０６から薄いセクション２１０へと徐々に減少する。ＭＯＳＦＥＴ１００はＰＮ接合も含み、これは過渡領域２０８でトレンチ２０４に交差する。上述のように、過渡領域２０８の場所は、ＭＯＳＦＥＴ９５の製造中に窒化物層の厚みを変えることによって変化させることができる。
ＭＯＳＦＥＴ９５は、Ｎ＋ソース領域２１４、Ｐ＋ボディ接触領域２１６、ゲート電極２０２の上にある厚い酸化物層２１８、およびＮ＋ソース領域２１４およびＰ＋ボディ接触領域２１６との電気的な接触を行なう金属層２２０も含む。破線によって示されるように、ＭＯＳＦＥＴ９５はトレンチ２０４の底部に強くドープされた領域２２２を含む。強くドープされた領域２２２は、図１２Ｏに示されるように窒化物層がエッチングされた後に、ヒ素またはリンなどのＮ型ドーパントを注入することにより作ることができる。
図２０は別の代替の実施例を示す。ＭＯＳＦＥＴ９８では、ドレインドリフト領域は省略され、トレンチ２３０はＰ−エピ層１０２にわたってＮ＋基板１００へと全体に延在する。この実施例は低電圧（たとえば、５Ｖ以下）のＭＯＳＦＥＴに特に好適である。
装置の降伏電圧を増加させるために、軽くドープされたＮ型エピ層を、Ｐ−エピ層１０２の下方のＮ＋基板１００の上部に成長してもよい。この構造のいくつかの実施例が図２１〜図２５に示される。
図２１は、図５Ａに示されるＭＯＳＦＥＴ７０と類似のＭＯＳＦＥＴ２５０を示すが、Ｎ−エピ層２５２がＮ＋基板１００の上部に成長されているところが異なる。Ｎ−エピ層２５２は１μｍから５０μｍの厚みであり、１ｘ１０15／ｃｍ-3から１ｘ１０17／ｃｍ-3の濃度にリンでドープされてもよい。Ｎ−エピ層２５２のドーピング濃度は、Ｐ−エピ層１０２のドーピング濃度よりも高くても低くてもよい。
Ｎ−エピ層２５２の成長を除いて、ＭＯＳＦＥＴ２５０の製造のプロセスは、図１２Ａ〜図１２Ｇに関して説明したＭＯＳＦＥＴ７０の製造のプロセスと類似である。特に、図１２Ｇに示されるように、リンをトレンチの底部を通じて注入してドレインドリフト領域１１６を形成してもよい。リンの注入のエネルギおよびドーズは、しかしながら、ドレインドリフト領域１１６がＮ＋基板１００の上方境界へではなく、Ｎ−エピ層２５０の上方境界へと下方に延在するように設定される。
図２２は、図１２Ｉに示されるドレインドリフト領域１２０と類似のドレインドリフト領域１２０を有するＭＯＳＦＥＴ２６０を示す。ＭＯＳＦＥＴ２６０は、リンを注入してトレンチのすぐ下方にＮ型領域を形成し（図１２Ｈを参照）、次に加熱によってリンを拡散して、Ｎ型領域が下方および横方向に拡大して図２２に示されるドレインドリフト領域１２０を形成するようにすることによって形成される。
図２３は、図１２Ｋに示されるドレインドリフト領域１２４と類似のドレインドリフト領域１２４を有するＭＯＳＦＥＴ２７０を示す。ＭＯＳＦＥＴ２７０は、リンを注入してＮ−エピ層２５２とＰ−エピ層１０２との間の界面の近くにＮ型領域を形成し（図１２Ｊを参照）、次に加熱によってリンを拡散して、Ｎ型領域が上方および横方向に拡大して図２３に示されるドレインドリフト領域１２４を形成するようにすることによって形成される。
図２４は、図１２Ｍに示されるドレインドリフト領域１２６と類似のドレインドリフト領域１２６を有するＭＯＳＦＥＴ２８０を示す。ＭＯＳＦＥＴ２８０を製造するため、高エネルギの注入プロセスによってＮ−エピ層２５２とＰエピ層１００との界面に深いＮ層（たとえば、リン）が形成される。Ｎ型ドーパントはトレンチの底部を通じて注入されて、トレンチのすぐ下方に第２のＮ領域を形成する。次に構造は、たとえば、９００℃から１１００℃に加熱される。併合するまで深いＮ層は上方に拡散し、第２のＮ領域は下方に拡散して、図２４に示されるようにＮ型ドレインドリフト領域１２６が形成される。
図２５は、図１２に示される構造に類似の重なる注入された領域のスタック１２８を作
るために連続して高いエネルギで行なわれる一連のＮ注入で形成されたドレインドリフト領域を含むＭＯＳＦＥＴ２９０を示す。スタック１２８は４つの注入された領域を含むが、４つよりも多いかまたは少ない注入を使用してスタックを形成してもよい。スタックは大きな拡散なしに（すなわち加熱なしに）形成してもよく、またはそれは、ドーパントを拡散しかつ注入された領域間の重なりの量を増加するために加熱してもよい。
実施例の別のグループは、図２１〜図２５に示されるものと類似であるが、厚い底部の酸化物領域１５０が省略され、トレンチの底部が、トレンチ１１０の壁を整列させる酸化物層１７０と実質的に同じ厚みを有する酸化物層と整列する点が異なる。この種の装置を製造するため、リンなどのＮ型のドーパントが図１２Ｃに示されるプロセスの段階でトレンチ１１０の底部を通じて注入され、図１２Ｅおよび図１２Ｆに示される窒化物層１１４の堆積および側壁スペーサ１１５の形成は省略される。図１２Ｇに示されるように、トレンチの底部から下方に延在するようにＮ型ドーパントが注入される場合、図２６に示されるＭＯＳＦＥＴ３０が得られる。またはこれに代えて、図１２Ｈ〜図１２Ｉ、図１２Ｊ〜図１２Ｋ、図１２Ｌ〜図１２Ｍおよび図１２Ｎに示される種類のドレインドリフト領域は、それらの図面に関して説明されたプロセスに従うことによって製造することができる。すべての場合、ドレインドリフト領域はトレンチ１１０の底部からＮ−エピ層２５２の接合に延在する。
この発明のいくつかの具体的な実施例を説明してきたが、これら実施例は例示的なものにすぎない。この発明の広範な原則に従って多くの付加的な実施例を作り得ることが当業者には理解されるであろう。たとえば、上述の実施例はＮ−チャネルＭＯＳＦＥＴであるが、ＭＯＳＦＥＴのさまざまな領域の導電型を反転させることによって、この発明によってＰ−チャネルＭＯＳＦＥＴを製造可能である。
Ｎ＋基板の上にあるＮエピ層に形成された従来のトレンチＭＯＳＦＥＴの図である。 トレンチの底部の近くにドープされないポリシリコンプラグを備えたトレンチＭＯＳＦＥＴの図である。 トレンチの底部の近くに厚い酸化物層を備えたトレンチＭＯＳＦＥＴの図である。 深いＰ＋拡散がセルの中心の近くのトレンチの底部の下方のレベルに延在しているＭＯＳＦＥＴの図である。 この発明によるＭＩＳ装置の図である。 装置が逆バイアスされたときの図５ＡのＭＩＳ装置に形成される空乏領域の図である。 エピ層が異なるドーピング濃度を有する２つの層に分割されるこの発明によるＭＩＳ装置の図である。 それぞれチャネル領域およびトレンチの底部を通る垂直断面図での図５ＡのＭＯＳＦＥＴのドーパント濃度を示す、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを使用して準備されたグラフである。 それぞれチャネル領域およびトレンチの底部を通る垂直断面図での図５ＡのＭＯＳＦＥＴのドーパント濃度を示す、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを使用して準備されたグラフである。 それぞれチャネル領域およびトレンチの底部を通る垂直断面図での図５ＡのＭＯＳＦＥＴのドーパント濃度を示す、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して準備されたグラフである。 それぞれチャネル領域およびトレンチの底部を通る垂直断面図での図５ＡのＭＯＳＦＥＴのドーパント濃度を示す、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して準備されたグラフである。 図１に示されるもののような従来のＭＯＳＦＥＴのチャネルを通る垂直断面でのドーピングのプロファイルのグラフであり、チャネル領域のドーピング濃度がドレインに向かう方向で急速に下降することを示す。 ＭＯＳＦＥＴのチャネルを通る垂直断面でのドーピングのプロファイルのグラフであり、チャネル領域のドーピング濃度が比較的一定であることを示す。 図９Ｂのグラフと類似のドーピングのプロファイルのグラフであり、それぞれしきい値調節注入およびボディ注入の付加を示す。 図９Ｂのグラフと類似のドーピングのプロファイルのグラフであり、それぞれしきい値調節注入およびボディ注入の付加を示す。 ドレインドリフト領域が深い層を注入し、かつ深い層を上に拡散することによって形成される場合のトレンチの下方の垂直断面のドーピングのプロファイルの一般的な形状の図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間、およびトレンチの底部を通じてドーパントを注入することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間でトレンチの底部のすぐ下方の領域へとドーパントを注入し、それを基板へと下方に拡散することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間でトレンチの底部のすぐ下方の領域へとドーパントを注入し、それを基板へと下方に拡散することによってドレインドリフト領域を形成するプロセスの図である。 ドーパントの深い層をトレンチの下方に注入し、ドーパントをトレンチへと上方に拡散することによってドレインドリフト領域を形成するプロセスの図である。 ドーパントの深い層をトレンチの下方に注入し、ドーパントをトレンチへと上方に拡散することによってドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間でドーパントを注入してトレンチの底部のすぐ下方の比較的浅い領域、およびトレンチの下方の深い層の両方を形成し、次に浅い領域と深い層とが併合するまでドーパントを拡散することによって、ドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサの間でドーパントを注入してトレンチの底部のすぐ下方の比較的浅い領域、およびトレンチの下方の深い層の両方を形成し、次に浅い領域と深い層とが併合するまでドーパントを拡散することによって、ドレインドリフト領域を形成するプロセスの図である。 トレンチの側壁スペーサ間およびトレンチの底部を通じて異なるエネルギで一連の注入を行なって領域のスタックを形成することによってドレインドリフト領域を形成するプロセスの図である。 強くドープされた領域がドレインドリフト領域に注入されている実施例の図である。 トレンチの側壁スペーサ間で酸化物を堆積することによって厚い底部酸化物層を形成するプロセスの図である。 トレンチの側壁スペーサ間で酸化物を堆積することによって厚い底部酸化物層を形成するプロセスの図である。 トレンチの側壁スペーサ間で酸化物を堆積することによって厚い底部酸化物層を形成するプロセスの図である。 トレンチの側壁スペーサ間で酸化物を熱成長することにより厚い底部酸化物層を形成するプロセスの図である。 さまざまな厚みの側壁スペーサを用いた図１４のプロセスの図である。 さまざまな厚みの側壁スペーサを用いた図１４のプロセスの図である。 さまざまな厚みの側壁スペーサを用いた図１４のプロセスの図である。 さまざまな材料上で酸化物の異なる堆積率を利用して厚い底部酸化物層を形成するプロセスの図である。 さまざまな材料上で酸化物の異なる堆積率を利用して厚い底部酸化物層を形成するプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 厚い底部酸化物層が形成された後のＭＩＳ装置の製造を続けるためのプロセスの図である。 エピ層が初めにＮ型またはＰ型の不純物で軽くドープされ、Ｐ型がボディドーパントとして注入される実施例の図である。 エピ層が初めにＮ型またはＰ型の不純物で軽くドープされ、Ｐ型がボディドーパントとして注入される実施例の図である。 この発明がＭＩＳ装置の縁終端領域の作成をどのように簡略化するかを示す図である。 この発明がＭＩＳ装置の縁終端領域の作成をどのように簡略化するかを示す図である。 ドレインドリフト領域が省略され、トレンチがエピ層を通って基板に延在する実施例の図である。 装置の降伏電圧を増加するために基板と同じ導電型の軽くドープされたエピ層が基板上に形成される実施例の図である。 装置の降伏電圧を増加するために基板と同じ導電型の軽くドープされたエピ層が基板上に形成される実施例の図である。 装置の降伏電圧を増加するために基板と同じ導電型の軽くドープされたエピ層が基板上に形成される実施例の図である。 装置の降伏電圧を増加するために基板と同じ導電型の軽くドープされたエピ層が基板上に形成される実施例の図である。 装置の降伏電圧を増加するために基板と同じ導電型の軽くドープされたエピ層が基板上に形成される実施例の図である。 厚い底部酸化物が省略されている点を除いて、図２１に示されるＭＯＳＦＥＴと類似のＭＯＳＦＥＴの図である。

Claims (54)

  1. トレンチＭＩＳ装置を製造するプロセスであって、
    第１導電型の基板を提供するステップと、
    前記基板上に第１のエピタキシャル層を形成するステップとを含み、前記第１のエピタキシャル層は前記基板のドーピング濃度より低いドープ濃度に前記第１導電型のドーパントを用いてドープされ、前記プロセスはさらに、
    前記第１のエピタキシャル層上に第２のエピタキシャル層を形成するステップを含み、前記第２のエピタキシャル層は一般に第２導電型であり、前記プロセスはさらに、
    前記第２のエピタキシャル層にトレンチを形成するステップと、
    前記トレンチに側壁スペーサを形成するステップと、
    前記側壁スペーサ間および前記トレンチの底部を通じて前記第１導電型のドーパントを注入するステップと、
    前記トレンチの前記底部上の前記側壁スペーサ間に底部絶縁層を形成するステップと、
    前記側壁スペーサを取除くステップと、
    前記トレンチの側壁上にゲート絶縁層を形成するステップとを含み、前記ゲート絶縁層は前記底部絶縁層より薄く、前記プロセスはさらに、
    導電性材料を前記トレンチに導入するステップを含む、プロセス。
  2. 側壁スペーサを形成するステップは、前記トレンチにコンフォーマルに絶縁層を堆積し、かつ前記絶縁層を方向性エッチングして前記トレンチの底部で前記絶縁層の一部分を取除き、それによって前記トレンチの壁に隣接して前記側壁スペーサを残すステップを含む、請求項１に記載のプロセス。
  3. 前記絶縁層は窒化物を含む、請求項２に記載のプロセス。
  4. 前記第１導電型のドーパントを注入するステップは、注入に続いてかつ実質的に熱拡散なしに、ドーパントが前記トレンチの底部から前記第１のエピタキシャル層に延在するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含む、請求項１に記載のプロセス。
  5. 前記第１導電型のドーパントを注入するステップは、注入に続いてドーパントが前記トレンチの底部の下方にありかつ前記第１のエピタキシャル層に延在しない前記第１導電型の領域を形成するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含み、前記プロセスは、前記第１のエピタキシャル層を加熱して前記ドーパントを下方に拡散し、それによって前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項１に記載のプロセス。
  6. 前記第１導電型のドーパントを注入するステップは、注入に続いてドーパントが実質的に前記トレンチから分離された深い層を形成するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含み、前記プロセスは、前記第１のエピタキシャル層を加熱して前記ドーパントを上方に拡散し、それによって前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項１に記載のプロセス。
  7. 前記第１導電型のドーパントを注入するステップは、
    注入に続いてドーパントの第１の部分が前記トレンチの底部の下方にありかつ前記第１のエピタキシャル層に延在しない第１導電型の領域を形成するように或るドーズおよびエネルギでドーパントの前記第１の部分を注入するステップと、
    注入に続いてドーパントの第２の部分が実質的に前記トレンチから分離された深い層を形成するように或るドーズおよびエネルギでドーパントの前記第２の部分を注入するステップとを含み、
    前記プロセスはさらに、
    前記第１のエピタキシャル層を加熱してドーパントの前記第１の部分を下方に拡散しかつドーパントの前記第２の部分を上方に拡散して、前記第１および第２の部分が併合するようにし、それによって前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項１に記載のプロセス。
  8. 前記第１導電型のドーパントを注入するステップは、それぞれ異なるエネルギで前記ドーパントの少なくとも３つの部分を注入して前記第１導電型の連続した領域のスタックを形成するステップを含み、前記スタックは前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成する、請求項１に記載のプロセス。
  9. 底部絶縁層を形成するステップは、或る層を堆積し、前記層をエッチングして前記底部絶縁層を形成するステップを含む、請求項１から８のいずれかに記載のプロセス。
  10. 或る層を堆積するステップは酸化物層を堆積するステップを含む、請求項９に記載のプロセス。
  11. 或る層を堆積するステップは化学気相成長法により或る層を堆積するステップを含む、請求項１０に記載のプロセス。
  12. 前記底部絶縁層は低温酸化物層である、請求項９に記載のプロセス。
  13. 或る層を堆積するステップはガラス層を堆積するステップを含む、請求項９に記載のプロセス。
  14. 底部絶縁層を形成するステップは、前記トレンチの底部で酸化物層を熱成長するステップを含む、請求項１から８のいずれかに記載のプロセス。
  15. 底部絶縁層を形成するステップは、前記側壁スペーサと比較して前記トレンチの底部に優先的に堆積する材料を堆積するステップを含む、請求項１から８のいずれかに記載のプロセス。
  16. トレンチＭＩＳ装置であって、
    第１導電型の基板と、
    前記基板上の前記第１導電型の第１エピタキシャル層とを含み、前記第１のエピタキシャル層は前記基板より軽くドープされ、前記トレンチＭＩＳ装置はさらに、
    前記第１のエピタキシャル層上の第２導電型の第２のエピタキシャル層を含み、トレンチは前記第２のエピタキシャル層に形成され、前記トレンチＭＩＳ装置はさらに、
    前記トレンチ内のゲートと、
    前記トレンチの側壁に沿ったゲート絶縁層とを含み、前記ゲートは前記ゲート絶縁層によって前記第２のエピタキシャル層から電気的に絶縁され、前記トレンチＭＩＳ装置はさらに、
    前記トレンチの底部上の底部絶縁層を含み、前記底部絶縁層は前記ゲート絶縁層より厚く、前記トレンチＭＩＳ装置はさらに、
    前記トレンチの底部と前記第１のエピタキシャル層との間に延在する前記第１導電型のドレインドリフト領域を含み、前記ドレインドリフト領域は前記第２のエピタキシャル層
    とのＰＮ接合を形成し、前記ＰＮ接合は前記トレンチと前記第１のエピタキシャル層との間に延在する、トレンチＭＩＳ装置。
  17. 前記ＰＮ接合は前記ドレインドリフト領域の内部に関して凹形である、請求項１６に記載のトレンチＭＩＳ装置。
  18. 前記ＰＮ接合は前記第１のエピタキシャル層と前記トレンチの側壁との間に延在する、請求項１６に記載のトレンチＭＩＳ装置。
  19. 前記ＰＮ接合は前記底部絶縁層の縁と整列する、請求項１６に記載のトレンチＭＩＳ装置。
  20. トレンチＭＯＳＦＥＴであって、
    第１導電型の基板と、
    前記基板上の前記第１導電型の第１のエピタキシャル層とを含み、前記第１のエピタキシャル層は前記基板より軽くドープされ、前記トレンチＭＯＳＦＥＴはさらに、
    前記第１のエピタキシャル層上の第２導電型の第２のエピタキシャル層を含み、トレンチは前記第２のエピタキシャル層に形成され、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチ内のゲートと、
    前記トレンチの側壁に沿ったゲート絶縁層とを含み、前記ゲートは前記ゲート絶縁層によって前記エピタキシャル層から電気的に絶縁され、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの底部上の底部絶縁層を含み、前記底部絶縁層は前記ゲート絶縁層より厚く、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの底部と前記基板との間に延在する前記第１導電型のドレインドリフト領域を含み、前記ドレインドリフト領域は前記第２のエピタキシャル層とのＰＮ接合を形成し、前記ＰＮ接合は前記トレンチと前記第１のエピタキシャル層との間に延在し、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの側壁および前記エピタキシャル層の上部表面に隣接するソース領域を含む、トレンチＭＯＳＦＥＴ。
  21. 前記第２導電型のしきい値調節注入領域を含む、請求項２０に記載のトレンチＭＯＳＦＥＴ。
  22. 前記第２導電型のボディ領域を含み、前記ボディ領域は前記エピタキシャル層より強くドープされる、請求項２１に記載のトレンチＭＯＳＦＥＴ。
  23. トレンチＭＩＳ装置を製造するプロセスであって、
    第１導電型の基板を提供するステップと、
    前記基板上に第１のエピタキシャル層を形成するステップとを含み、前記第１のエピタキシャル層は前記第１導電型のドーパントを用いて前記基板のドーピング濃度より低いドーピング濃度にドープされ、前記プロセスはさらに、
    前記第１のエピタキシャル層上に第２のエピタキシャル層を形成するステップを含み、前記第２のエピタキシャル層は一般に第２導電型であり、前記プロセスはさらに、
    前記第２のエピタキシャル層にトレンチを形成するステップと、
    前記トレンチの底部を通じて前記第１導電型のドーパントを注入するステップと、
    前記トレンチの底部および側壁上にゲート絶縁層を形成するステップと、
    導電性材料を前記トレンチに導入するステップとを含む、プロセス。
  24. 前記第１導電型のドーパントを注入するステップは、注入に続いてかつ実質的に熱拡散
    なしに、ドーパントが前記トレンチの底部から前記第１のエピタキシャル層に延在するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含む、請求項２３に記載のプロセス。
  25. 前記第１導電型のドーパントを注入するステップは、注入に続いてドーパントが前記トレンチの底部の下方にありかつ前記第１のエピタキシャル層に延在しない前記第１導電型の領域を形成するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含み、前記プロセスは、前記第１のエピタキシャル層を加熱して前記ドーパントを下方に拡散し、それによって前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項２３に記載のプロセス。
  26. 前記第１導電型のドーパントを注入するステップは、注入に続いてドーパントが前記トレンチから実質的に分離された深い層を形成するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含み、前記プロセスは、前記第１のエピタキシャル層を加熱して前記ドーパントを上方に拡散し、それによって前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項２３に記載のプロセス。
  27. 前記第１導電型のドーパントを注入するステップは、
    注入に続いてドーパントの第１の部分が前記トレンチの底部の下方にありかつ前記第１のエピタキシャル層に延在しない前記第１導電型の領域を形成するように或るドーズおよびエネルギでドーパントの前記第１の部分を注入するステップと、
    注入に続いてドーパントの第２の部分が前記トレンチから実質的に分離された深い層を形成するように或るドーズおよびエネルギでドーパントの前記第２の部分を注入するステップとを含み、
    前記プロセスは、
    前記第１のエピタキシャル層を加熱してドーパントの前記第１の部分を下方に拡散しかつドーパントの前記第２の部分を上方に拡散して、前記第１および第２の部分が併合するようにし、それによって前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項２３に記載のプロセス。
  28. 前記第１導電型のドーパントを注入するステップは、それぞれ異なるエネルギで前記ドーパントの少なくとも３つの部分を注入して前記第１導電型の連続する領域のスタックを形成するステップを含み、前記スタックは前記トレンチの底部と前記第１のエピタキシャル層との間に延在するドレインドリフト領域を形成する、請求項２３に記載のプロセス。
  29. トレンチＭＩＳ装置であって、
    第１導電型の基板と、
    前記基板上の前記第１導電型の第１のエピタキシャル層とを含み、前記第１のエピタキシャル層は前記基板より軽くドープされ、前記トレンチＭＩＳ装置はさらに、
    前記第１のエピタキシャル層上の第２導電型の第２のエピタキシャル層を含み、トレンチは前記第２のエピタキシャル層に形成され、前記トレンチＭＩＳ装置はさらに、
    前記トレンチ内のゲートと、
    前記トレンチの底部および側壁に沿ったゲート絶縁層とを含み、前記ゲートは前記ゲート絶縁層によって前記第２のエピタキシャル層から電気的に絶縁され、前記トレンチＭＩＳ装置はさらに、
    前記トレンチの底部と前記第１のエピタキシャル層との間に延在する前記第１導電型のドレインドリフト領域を含み、前記ドレインドリフト領域は前記第２のエピタキシャル層
    とのＰＮ接合を形成し、前記ＰＮ接合は前記トレンチと前記第１のエピタキシャル層との間に延在する、トレンチＭＩＳ装置。
  30. 前記ＰＮ接合は前記ドレインドリフト領域の内側に関して凹形である、請求項２９に記載のトレンチＭＩＳ装置。
  31. 前記ＰＮ接合は前記第１のエピタキシャル層と前記トレンチの側壁との間に延在する、請求項２９に記載のトレンチＭＩＳ装置。
  32. トレンチＭＯＳＦＥＴであって、
    第１導電型の基板と、
    前記基板上の前記第１導電型の第１のエピタキシャル層とを含み、前記第１のエピタキシャル層は前記基板より軽くドープされ、前記トレンチＭＯＳＦＥＴはさらに、
    前記第１のエピタキシャル層上の第２導電型の第２のエピタキシャル層を含み、トレンチは前記第２のエピタキシャル層に形成され、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチ内のゲートと、
    前記トレンチの底部および側壁に沿ったゲート絶縁層とを含み、前記ゲートは前記ゲート絶縁層によって前記第２のエピタキシャル層から電気的に絶縁され、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの底部と前記第１のエピタキシャル層との間に延在する前記第１導電型のドレインドリフト領域を含み、前記ドレインドリフト領域は前記第２のエピタキシャル層とのＰＮ接合を形成し、前記ＰＮ接合は前記トレンチと前記第１のエピタキシャル層との間に延在し、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの側壁および前記エピタキシャル層の上部表面に隣接するソース領域を含む、トレンチＭＯＳＦＥＴ。
  33. トレンチＭＩＳ装置を製造するプロセスであって、
    第１導電型の基板を提供するステップと、
    前記基板上にエピタキシャル層を形成するステップとを含み、前記エピタキシャル層は一般に第２導電型であり、前記プロセスはさらに、
    前記エピタキシャル層にトレンチを形成するステップと、
    前記トレンチに側壁スペーサを形成するステップと、
    前記側壁スペーサ間および前記トレンチの底部を通じて前記第１導電型のドーパントを注入するステップと、
    前記トレンチの底部の前記側壁スペーサ間に底部絶縁層を形成するステップと、
    前記側壁スペーサを取除くステップと、
    前記トレンチの前記側壁上にゲート絶縁層を形成するステップとを含み、前記ゲート絶縁層は前記底部絶縁層より薄く、前記プロセスはさらに、
    導電性材料を前記トレンチに導入するステップを含む、プロセス。
  34. 側壁スペーサを形成するステップは、前記トレンチに絶縁層をコンフォーマルに堆積し、かつ前記絶縁層を方向性エッチングして前記トレンチの底部で前記絶縁層の一部分を取除き、それによって前記トレンチの壁に隣接して前記側壁スペーサを残すステップを含む、請求項３３に記載のプロセス。
  35. 前記絶縁層は窒化物を含む、請求項３４に記載のプロセス。
  36. 前記第１導電型のドーパントを注入するステップは、注入に続いてかつ実質的に熱拡散なしに、ドーパントが前記トレンチの底部から前記基板に延在するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含む、請求項３３に記載のプロセス。
  37. 前記第１導電型のドーパントを注入するステップは、注入に続いてドーパントが前記トレンチの底部の下方にありかつ前記基板に延在しない前記第１導電型の領域を形成するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含み、前記プロセスは、前記エピタキシャル層を加熱して前記ドーパントを下方に拡散し、それによって前記トレンチの底部と前記基板との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項３３に記載のプロセス。
  38. 前記第１導電型のドーパントを注入するステップは、注入に続いてドーパントが前記トレンチから実質的に分離された深い層を形成するように或るドーズおよびエネルギで前記ドーパントを注入するステップを含み、前記プロセスは、前記エピタキシャル層を加熱して前記ドーパントを上方に拡散し、それによって前記トレンチの底部と前記基板との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項３３に記載のプロセス。
  39. 前記第１導電型のドーパントを注入するステップは、
    注入に続いてドーパントの第１の部分が前記トレンチの底部の下方にありかつ前記基板に延在しない前記第１導電型の領域を形成するように或るドーズおよびエネルギで前記ドーパントの前記第１の部分を注入するステップと、
    注入に続いてドーパントの第２の部分が前記トレンチから実質的に分離された深い層を形成するように或るドーズおよびエネルギで前記ドーパントの前記第２の部分を注入するステップとを含み、
    前記プロセスは、
    前記エピタキシャル層を加熱してドーパントの前記第１の部分を下方に拡散し、ドーパントの前記第２の部分を上方に拡散して、前記第１および第２の部分が併合するようにし、それによって前記トレンチの底部と前記基板との間に延在するドレインドリフト領域を形成するステップをさらに含む、請求項３３に記載のプロセス。
  40. 前記第１導電型のドーパントを注入するステップは、それぞれ異なるエネルギで前記ドーパントの少なくとも３つの部分を注入して前記第１導電型の連続する領域のスタックを形成するステップを含み、前記スタックは前記トレンチの底部と前記基板との間に延在するドレインドリフト領域を形成する、請求項３３に記載のプロセス。
  41. 底部絶縁層を形成するステップは、或る層を堆積し、前記層をエッチングして前記底部絶縁層を形成するステップを含む、請求項３３から４０のいずれかに記載のプロセス。
  42. 或る層を堆積するステップは酸化物層を堆積するステップを含む、請求項４１に記載のプロセス。
  43. 或る層を堆積するステップは化学気相成長法によって或る層を堆積するステップを含む、請求項４２に記載のプロセス。
  44. 前記底部絶縁層は低温酸化物層である、請求項４１に記載のプロセス。
  45. ある層を堆積するステップはガラス層を堆積するステップを含む、請求項４１に記載のプロセス。
  46. 底部絶縁層を形成するステップは前記トレンチの底部上に酸化物層を熱成長するステップを含む、請求項３３から４０のいずれかに記載のプロセス。
  47. 底部絶縁層を形成するステップは前記側壁スペーサと比較して前記トレンチの底部に優先的に堆積する材料を堆積するステップを含む、請求項３３から４０のいずれかに記載のプロセス。
  48. トレンチＭＩＳ装置であって、
    第１導電型の基板と、
    前記基板上の第２導電型のエピタキシャル層とを含み、トレンチは前記エピタキシャル層に形成され、前記トレンチＭＩＳ装置はさらに、
    前記トレンチ内のゲートと、
    前記トレンチの側壁に沿ったゲート絶縁層とを含み、前記ゲートは前記ゲート絶縁層によって前記エピタキシャル層から電気的に絶縁され、前記トレンチＭＩＳ装置はさらに、
    前記トレンチの底部上の底部絶縁層を含み、前記底部絶縁層は前記ゲート絶縁層より厚く、前記トレンチＭＩＳ装置はさらに、
    前記トレンチの底部と前記基板との間に延在する前記第１導電型のドレインドリフト領域を含み、前記ドレインドリフト領域は前記エピタキシャル層とのＰＮ接合を形成し、ＰＮ接合は前記トレンチと前記基板との間に延在する、トレンチＭＩＳ装置。
  49. 前記ＰＮ接合は前記ドレインドリフト領域の内側に関して凹形である、請求項４８に記載のトレンチＭＩＳ装置。
  50. 前記ＰＮ接合は前記基板と前記トレンチの側壁との間に延在する、請求項４８に記載のトレンチＭＩＳ装置。
  51. 前記ＰＮ接合は前記底部絶縁層の縁と整列する、請求項４８に記載のトレンチＭＩＳ装置。
  52. トレンチＭＯＳＦＥＴであって、
    第１導電型の基板と、
    前記基板上の第２導電型のエピタキシャル層とを含み、トレンチは前記エピタキシャル層に形成され、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチ内のゲートと、
    前記トレンチの側壁に沿ったゲート絶縁層とを含み、前記ゲートは前記ゲート絶縁層によって前記エピタキシャル層から電気的に絶縁され、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの底部上の底部絶縁層を含み、前記底部絶縁層は前記ゲート絶縁層より厚く、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの底部と前記基板との間に延在する前記第１導電型のドレインドリフト領域を含み、前記ドレインドリフト領域は前記エピタキシャル層とのＰＮ接合を形成し、前記ＰＮ接合は前記トレンチと前記基板との間に延在し、前記トレンチＭＯＳＦＥＴはさらに、
    前記トレンチの側壁および前記エピタキシャル層の上部表面に隣接するソース領域を含む、トレンチＭＯＳＦＥＴ。
  53. 前記第２導電型のしきい値調節注入領域を含む、請求項５２に記載のトレンチＭＯＳＦＥＴ。
  54. 前記第２導電型のボディ領域を含み、前記ボディ領域は前記エピタキシャル層より強くドープされる、請求項５３に記載のトレンチＭＯＳＦＥＴ。
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