JP4268647B2 - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法 Download PDFInfo
- Publication number
- JP4268647B2 JP4268647B2 JP2007091687A JP2007091687A JP4268647B2 JP 4268647 B2 JP4268647 B2 JP 4268647B2 JP 2007091687 A JP2007091687 A JP 2007091687A JP 2007091687 A JP2007091687 A JP 2007091687A JP 4268647 B2 JP4268647 B2 JP 4268647B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- semiconductor layer
- semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims description 58
- 238000009792 diffusion process Methods 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000605 extraction Methods 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 14
- 244000126211 Hericium coralloides Species 0.000 claims 2
- 239000010410 layer Substances 0.000 description 186
- 108091006146 Channels Proteins 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000000969 carrier Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるソースタイ構造を有する半導体素子に関する。
シリコン基板に埋込み酸化膜（絶縁層）を挟んで薄いシリコン（Ｓｉ）からなる半導体層を形成したＳＯＩ基板に形成されたｎＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子やｐＭＯＳ素子等の半導体素子は、周囲を素子分離層で囲われたフローティング状態になっているため、チャネル領域のドレイン端のインパクトイオン化によって発生するキャリア（ｎＭＯＳ素子の場合は正孔、ｐＭＯＳ素子の場合は電子）が、ベース電流となって寄生ダイオードがＯＮし、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性において、ドレイン電圧（Ｖｄ）を大きくすると、Ｓファクタが理論値よりも小さくなって、閾電圧（Ｖｔｈ）が急激に低下するシングルラッチアップ現象や、ドレイン端のインパクトイオン化により発生したキャリアがチャネル領域に蓄積されてチャネル領域の電位が変動し、Ｉｄ−Ｖｄ特性において、ドレイン電圧の高い領域でドレイン電流が急激に増加するキンク現象等の基板浮遊効果といわれる現象が生じやすいという問題が生ずる。
また、閾電圧より１Ｖ程度高いゲート電圧を用いるアナログ回路においては、ドレイン電圧に対するドレイン電流の変化が大きいと動作に支障をきたすため、キンク現象によるドレイン電流の増大が特に問題となる。
この基板浮遊効果の抑制のためには、チャネル領域に蓄積されたキャリアを引抜くことが有効であり、ボディータイ構造やソースタイ構造が用いられているが、チャネル領域のゲート幅方向の端部からキャリアを引抜くボディータイ構造（特許文献１の図５、図１０等）やソースタイ構造は、ゲート幅が長くなると、両端部からキャリアを引抜いたとしてもチャネル領域に蓄積されたキャリアを引抜く効果が弱くなるので、これらの構造はあまり大きなゲート幅に適用することが難しい。
この基板浮遊効果の抑制のためには、チャネル領域に蓄積されたキャリアを引抜くことが有効であり、ボディータイ構造やソースタイ構造が用いられているが、チャネル領域のゲート幅方向の端部からキャリアを引抜くボディータイ構造（特許文献１の図５、図１０等）やソースタイ構造は、ゲート幅が長くなると、両端部からキャリアを引抜いたとしてもチャネル領域に蓄積されたキャリアを引抜く効果が弱くなるので、これらの構造はあまり大きなゲート幅に適用することが難しい。
従来のソースタイ構造を有する半導体素子は、ｎＭＯＳ素子の場合に、ＳＯＩ基板の矩形の半導体層に、これと交差するようにゲート絶縁膜を挟んでゲート電極を形成し、その一方の側にＮ型のドレイン層、他方の側にＮ型のソース層を形成し、ソース層とドレイン層との間のゲート電極下の半導体層にＰ型のチャネル領域を形成し、このチャネル領域のゲート幅方向の複数箇所に、ゲート長方向に延在するチャネル領域より高濃度のＰ型の不純物拡散領域を形成すると共に、ソース層にゲート長方向に延在し各不純物拡散領域にそれぞれ接続する不純物拡散領域より更に高濃度のＰ型のボディコンタクト領域を形成して櫛形状のソースタイ構造を形成し、チャネル領域に蓄積されたキャリアを引抜いている（例えば、特許文献１参照。）。
特開２００３−１７４１７２号公報（主に第９頁段落００７１−第１０頁段落００７８、第１３図、第１４図）
しかしながら、上述した従来の技術においては、Ｐ型のチャネル領域のゲート幅方向の複数箇所にゲート長方向に延在するチャネル領域より高濃度のＰ型の不純物拡散領域を形成し、そのソース層側にゲート長方向に延在し各不純物拡散領域にそれぞれ接続する不純物拡散領域より更に高濃度のＰ型のボディコンタクト領域を形成してソースタイ構造を形成しているため、チャネル領域と同型の不純物拡散層を形成するときのフォトリソグラフィによるレジストマスクと、ゲート電極を形成するときのレジストマスクとの位置を合せる必要があり、レジストマスクの重ね合せにおける合せずれが生じて、不純物拡散層がドレイン層側にずれて形成されてしまうと、パンチスルーが生じてゲート電圧によるドレイン電流の制御ができなくなるという問題がある。
このため、レジストマスクの重ね合せにおける合せずれを予め考慮してマスク設計を行うと、ゲート長を短くすることが困難になり、半導体素子が大型化するという問題がある。
また、一般にゲート電極の側面にはサイドウォールが形成されるため、半導体層上に酸化シリコン（ＳｉＯ２）や窒化シリコン（Ｓｉ３Ｎ４）等のサイドウォールを形成するための絶縁材料を堆積して異方性エッチングにより絶縁材料およびゲート絶縁膜をエッチングし、ゲート電極の上面および半導体層の上面を露出させてサイドウォールを形成したときに、半導体層の上面がオーバエッチングにより削り取られ、ソース層側にチャネル領域と同型で形成したボディコンタクト領域の膜厚が薄くなり、寄生抵抗が大きくなってチャネル領域に蓄積されたキャリアを引抜く効果が低下するという問題がある。
また、一般にゲート電極の側面にはサイドウォールが形成されるため、半導体層上に酸化シリコン（ＳｉＯ２）や窒化シリコン（Ｓｉ３Ｎ４）等のサイドウォールを形成するための絶縁材料を堆積して異方性エッチングにより絶縁材料およびゲート絶縁膜をエッチングし、ゲート電極の上面および半導体層の上面を露出させてサイドウォールを形成したときに、半導体層の上面がオーバエッチングにより削り取られ、ソース層側にチャネル領域と同型で形成したボディコンタクト領域の膜厚が薄くなり、寄生抵抗が大きくなってチャネル領域に蓄積されたキャリアを引抜く効果が低下するという問題がある。
このことは、半導体層の膜厚が薄いＳＯＩ基板の場合に、特に顕著になる。
本発明は、上記の問題点を解決するためになされたもので、チャネル領域に蓄積されたキャリアの引抜き効果を損なうことなく、半導体素子の小型化を図ることが可能な手段を提供することを目的とする。
本発明は、上記の問題点を解決するためになされたもので、チャネル領域に蓄積されたキャリアの引抜き効果を損なうことなく、半導体素子の小型化を図ることが可能な手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体素子が、素子分離層に囲まれた絶縁層上の半導体層と、該半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、ゲート幅方向に延在する峰部と、該峰部の一の側面からゲート長方向に延在する複数の歯部からなる櫛形状のゲート電極と、前記ゲート電極に前記ゲート絶縁膜を挟んで対向する前記半導体層に、前記第１導電型不純物を低濃度に拡散させて形成された櫛形状の低濃度拡散層と、前記ゲート電極の峰部の前記歯部側の前記半導体層に、第１導電型不純物とは逆型の第２導電型不純物を高濃度に拡散させて形成されたソース層と、前記ゲート電極の峰部の前記歯部と反対側の前記半導体層に、前記第２導電型不純物を高濃度に拡散させて形成されたドレイン層と、前記ソース層と前記素子分離層との間の前記半導体層に、前記第１導電型不純物を高濃度に拡散させて形成され、前記ゲート電極の前記歯部の下方に設けられた前記低濃度拡散層に接続する引抜き層と、を有することを特徴とする。
これにより、本発明は、櫛形状に形成された低濃度拡散層の歯部を引抜き通路として機能させ、チャネル領域（低濃度拡散層の峰部）に蓄積された正孔を、低濃度拡散層の歯部を経由して引抜き層へ容易に引抜くことができ、基板浮遊効果によるシングルラッチアップ現象やキンク現象を大幅に抑制することができると共に、ゲート電極を形成するためのレジストマスクの形成を１度行えば低濃度拡散層を自己整合的に形成することができ、レジストマスクの合せずれに対する考慮を不要にしてゲート長を極限まで短くすることが可能になり、半導体素子の小型化を図ることができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
図１は実施例のｎＭＯＳ素子の上面を示す説明図、図２は図１のＡ−Ａ断面線に沿った断面を示す説明図、図３は図１のＢ−Ｂ断面線に沿った断面を示す説明図、図３は図１のＣ−Ｃ断面線に沿った断面を示す説明図、図５、図６、図７は実施例のｎＭＯＳ素子の製造方法を示す説明図である。
なお、図５は図２と、図６は図３と、図７は図４と同じ断面を示したものである。
なお、図５は図２と、図６は図３と、図７は図４と同じ断面を示したものである。
図１ないし図３において、１は半導体素子としてのｎＭＯＳ素子である。
２はＳＯＩ基板であり、シリコンからなるシリコン基板３と、シリコン基板３上に形成された酸化シリコンからなる埋込み酸化膜４と、埋込み酸化膜４上に形成された薄い単結晶シリコンからなる半導体層５とで形成されたＳＯＩ構造の基板である。
本実施例の半導体層５上には、半導体素子を形成するための素子形成領域６および素子形成領域６の周囲を囲う素子分離層７を形成するための素子分離領域８（図５ないし図７参照）が設定されている。
２はＳＯＩ基板であり、シリコンからなるシリコン基板３と、シリコン基板３上に形成された酸化シリコンからなる埋込み酸化膜４と、埋込み酸化膜４上に形成された薄い単結晶シリコンからなる半導体層５とで形成されたＳＯＩ構造の基板である。
本実施例の半導体層５上には、半導体素子を形成するための素子形成領域６および素子形成領域６の周囲を囲う素子分離層７を形成するための素子分離領域８（図５ないし図７参照）が設定されている。
素子分離層７は、素子分離領域８の半導体層５に、酸化シリコン等の絶縁材料で埋込み酸化膜４に達する絶縁層として形成され、半導体層５の隣合う素子形成領域６との間を電気的に絶縁分離する機能を有している。
１０はゲート絶縁膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
１０はゲート絶縁膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
１１はゲート電極であり、ゲート絶縁膜１０を挟んで素子形成領域６の半導体層５に対向して形成された、第２導電型不純物としてのリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的高濃度に拡散させたポリシリコン等からなる電極であって、素子形成領域６のゲート長方向の中央部に形成されたゲート幅方向に延在する峰部１２と、この峰部１２の一の側面１２ａ、つまりソース層１６（後述）側の側面１２ａから、ゲート長方向に延在する複数の歯部１３からなる櫛形状に形成されており、その側面１２ａを含む周囲の側面には酸化シリコンや窒化シリコン等の絶縁材料からなるサイドウォール１４が形成されている。
本実施例のゲート電極１１の峰部１２は、素子形成領域６のゲート幅方向の全長を超え、素子分離層７上まで延在して形成されている。
また、その歯部１３は、そのゲート幅方向の長さを、図１に示す寸法Ｙ（歯部幅Ｙという。）として峰部１２の側面１２ａからゲート長方向に素子分離層７上まで延在して、峰部１２のゲート幅方向の両端部と、これらの間の複数箇所に、歯部１３間の間隔を、図１に示す寸法Ｘ（歯部間隔Ｘという。）として形成されている。
また、その歯部１３は、そのゲート幅方向の長さを、図１に示す寸法Ｙ（歯部幅Ｙという。）として峰部１２の側面１２ａからゲート長方向に素子分離層７上まで延在して、峰部１２のゲート幅方向の両端部と、これらの間の複数箇所に、歯部１３間の間隔を、図１に示す寸法Ｘ（歯部間隔Ｘという。）として形成されている。
ゲート電極１１の峰部１２の歯部１３側の半導体層５には、Ｎ型不純物を高濃度に拡散させたソース層１６と、このソース層１６と素子分離層７との間に、Ｎ型とは逆型の第１導電型不純物としてのボロン（Ｂ）等のＰ型不純物を高濃度に拡散させた引抜き層１７とが隣接して形成され、峰部１２の歯部１３の反対側の半導体層５には、Ｎ型不純物を高濃度に拡散させたドレイン層１８が形成されている。
ゲート電極１１にゲート絶縁膜１０を挟んで対向する半導体層５には、Ｐ型不純物を低濃度に拡散させた低濃度拡散層２０がゲート電極１１と同様の櫛形状に形成され、その峰部２１が、本実施例のｎＭＯＳ素子１のチャネルが形成されるチャネル領域として機能すると共に、その歯部２２の先端部が引抜き層１７に接続してチャネル領域に蓄積されたキャリアを引抜き層１７へ導く引抜き通路として機能する。
サイドウォール１４の下方の、ソース層１６と、ゲート電極１１の下方の低濃度拡散層２０の峰部２１および歯部２２との間の半導体層５（図１に示すコの字状の領域）には、ソース層１６のＮ型中濃度拡散層としてのＮ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）部２５が、ドレイン層１８と、ゲート電極１１の下方の低濃度拡散層２０の峰部２１との間の半導体層５には、ドレイン層１８のＮ型ＬＤＤ部２５が、それぞれＮ型不純物をソース層１６やドレイン層１８より低濃度に拡散させて形成されている。
また、サイドウォール１４の下方の、引抜き層１７とゲート電極１１の下方の低濃度拡散層２０の歯部２２との間の半導体層５（図１に示す網掛けの領域）には、Ｐ型中濃度拡散層としてのＰ型ＬＤＤ部２６が、Ｐ型不純物を引抜き層１７よりも低濃度で、かつ低濃度拡散層２０より高濃度に拡散させて形成されている。
なお、図１に示すゲート長方向は、ＳＯＩ基板２の上面と平行にソース層１６からドレイン層１８へ向かう方向、またはその逆の方向をいい、ゲート幅方向は、ゲート長方向に直交するＳＯＩ基板２の上面に平行な方向をいう。
なお、図１に示すゲート長方向は、ＳＯＩ基板２の上面と平行にソース層１６からドレイン層１８へ向かう方向、またはその逆の方向をいい、ゲート幅方向は、ゲート長方向に直交するＳＯＩ基板２の上面に平行な方向をいう。
図５ないし図７において、３１はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＳＯＩ基板２上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
以下に、図５、図６、図７にそれぞれＡＰ、ＢＰ、ＣＰで示す工程に従って、本実施例のｎＭＯＳ素子の製造方法について説明する。
以下に、図５、図６、図７にそれぞれＡＰ、ＢＰ、ＣＰで示す工程に従って、本実施例のｎＭＯＳ素子の製造方法について説明する。
なお、図５、図６、図７に同じ番号を付して示した工程は、同じ工程を示している。
ＡＰ１、ＢＰ１、ＣＰ１：ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法等により、シリコン基板３に埋込み酸化膜４を挟んで薄いシリコン（本実施例では、４０ｎｍ）からなる半導体層５を形成したＳＯＩ基板２の半導体層５に素子形成領域６およびその周囲を囲む素子分離領域８を設定する。
ＡＰ１、ＢＰ１、ＣＰ１：ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法等により、シリコン基板３に埋込み酸化膜４を挟んで薄いシリコン（本実施例では、４０ｎｍ）からなる半導体層５を形成したＳＯＩ基板２の半導体層５に素子形成領域６およびその周囲を囲む素子分離領域８を設定する。
そして、準備されたＳＯＩ基板２の半導体層５の素子分離領域８に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により酸化シリコンからなる素子分離層７を形成し、素子分離層７に囲まれた素子形成領域６の半導体層５に閾電圧制御のためのＰ型不純物イオンを注入し、Ｐ型不純物を比較的低濃度に拡散させた低濃度拡散層２０を形成する。
ＡＰ２、ＢＰ２、ＣＰ２：熱酸化法により素子形成領域６の半導体層５の上面を熱酸化してゲート絶縁膜１０を形成し、ゲート絶縁膜１０上および素子分離層７上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート電極１１を形成するためのポリシリコンを堆積して比較的厚膜のポリシリコン膜を形成し、フォトリソグラフィによりポリシリコン膜上に、櫛形状のゲート電極１１の形成領域を覆うレジストマスク３１を形成し、異方性エッチングにより露出しているポリシリコン膜をエッチングしてゲート絶縁膜１０を露出させ、ゲート絶縁膜１０を介して半導体層５の低濃度拡散層２０に対向する、峰部１２と複数の歯部１３からなる櫛形状のゲート電極１１を形成する。
ＡＰ３、ＢＰ３、ＣＰ３：前記の工程で形成したレジストマスク３１を除去し、ゲート電極１１とをマスクとして、ゲート絶縁膜１０下の半導体層５にＮ型不純物イオンを注入し、ゲート電極１１下を除く半導体層５に、Ｎ型不純物をソース層１６およびドレイン層１８より低濃度に拡散させたＮ型ＬＤＤ部２５を形成するためのＮ型拡散層３３を形成する。
これにより、ゲート電極１１下の半導体層５に、ゲート電極１１と同様の峰部２１と複数の歯部２２からなる櫛形状の低濃度拡散層２０が自己整合的に形成される。
次いで、フォトリソグラフィによりＳＯＩ基板２の半導体層５側に、Ｐ型ＬＤＤ部２６および引抜き層１７の形成領域のゲート絶縁膜１０を露出させたレジストマスク３１（不図示）を形成し、これをマスクとしてゲート絶縁膜１０下の半導体層５にＰ型不純物イオンを注入し、Ｐ型不純物を引抜き層１７よりも低濃度で、かつ低濃度拡散層２０より高濃度に拡散させたＰ型ＬＤＤ部２６を形成するためのＰ型拡散層３４を形成する。
次いで、フォトリソグラフィによりＳＯＩ基板２の半導体層５側に、Ｐ型ＬＤＤ部２６および引抜き層１７の形成領域のゲート絶縁膜１０を露出させたレジストマスク３１（不図示）を形成し、これをマスクとしてゲート絶縁膜１０下の半導体層５にＰ型不純物イオンを注入し、Ｐ型不純物を引抜き層１７よりも低濃度で、かつ低濃度拡散層２０より高濃度に拡散させたＰ型ＬＤＤ部２６を形成するためのＰ型拡散層３４を形成する。
ＡＰ４、ＢＰ４、ＣＰ４：ゲート電極１１およびゲート絶縁膜１０上等のＳＯＩ基板２上の全面にＣＶＤ法により酸化シリコンを堆積してシリコン酸化膜を形成し、異方性エッチングによりシリコン酸化膜およびゲート絶縁膜１０をエッチングして、ゲート電極１１の上面および半導体層５の上面を露出させ、ゲート電極１１の側面にサイドウォール１４を形成する。
このとき、半導体層５の上面が、オーバエッチングにより５〜１０ｎｍ程度削り取られる。
ＡＰ５、ＢＰ５、ＣＰ５：フォトリソグラフィにより素子形成領域６の引抜き層１７の形成領域を覆うレジストマスク３１を形成し、このレジストマスク３１とゲート電極１１およびサイドウォール１４とをマスクとして、露出している半導体層５にＮ型不純物イオンを注入し、ゲート電極１１の峰部１２の歯部１３側およびその反対側に、Ｎ型不純物を比較的高濃度に拡散させたソース層１６およびドレイン層１８を形成する。
ＡＰ５、ＢＰ５、ＣＰ５：フォトリソグラフィにより素子形成領域６の引抜き層１７の形成領域を覆うレジストマスク３１を形成し、このレジストマスク３１とゲート電極１１およびサイドウォール１４とをマスクとして、露出している半導体層５にＮ型不純物イオンを注入し、ゲート電極１１の峰部１２の歯部１３側およびその反対側に、Ｎ型不純物を比較的高濃度に拡散させたソース層１６およびドレイン層１８を形成する。
その後に、前記工程で形成したレジストマスク３１を除去し、フォトリソグラフィにより素子形成領域６の引抜き層１７の形成領域を露出させたレジストマスク３１（不図示）を形成し、これをマスクとして露出している半導体層５にＰ型不純物イオンを注入し、ソース層１６と素子分離層７との間に、低濃度拡散層２０の歯部２２の先端部にＰ型ＬＤＤ部２６を介して接続するＰ型不純物を比較的高濃度に拡散させた引抜き層１７を形成して、図１ないし図４に示す本実施例のｎＭＯＳ素子１を形成する。
このｎＭＯＳ素子１の形成後に、引抜き層１７およびソース層１６と、ドレイン層１８との上面に、サリサイド処理によりシリサイド層を形成し、シリサイド層の形成後に、ＳＯＩ基板２上の全面に絶縁材料からなる層間絶縁膜を形成し、層間絶縁膜の形成後に、引抜き層１７およびソース層１６とドレイン層１８とのそれぞれのシリサイド層、並びにゲート電極１１に、それぞれ電気的に接続するコンタクト等を形成する。
このようにして形成されたｎＭＯＳ素子１は、そのゲート電極１１下の半導体層５のソース層１６側に、峰部２１と歯部２２とにより櫛形状に形成された低濃度拡散層２０が形成され、その歯部２２の先端部がＰ型ＬＤＤ部２６を介して引抜き層１７に接続しているので、低濃度拡散層２０の峰部２１（チャネル領域）のドレイン層１８端でのインパクトイオン化により発生した正孔を、低濃度拡散層２０の歯部２２を経由して、その先端部にＰ型ＬＤＤ部２６を介して接続する引抜き層１７へ容易に引抜くことができ、引抜かれた正孔は、ソース層１６と共通に形成されたシリサイド層を介して接続しているコンタクトから外部へ導かれ、基板浮遊効果を抑制することが可能になる。
なお、本実施例では、Ｎ型ＬＤＤ部２５を形成するためのＮ型拡散層３３、ソース層１６およびドレイン層１８を形成するためにＮ型不純物を拡散させる工程に加えて、Ｐ型ＬＤＤ部２６を形成するためのＰ型拡散層３４、引抜き層１７を形成するためにＰ型不純物を拡散させる工程があることから、工程数が増加しているようにも思える。しかしながら、本実施例のＳＯＩ基板には、ｐＭＯＳ素子についても形成されることから、このｐＭＯＳ素子のソース層、ドレイン層およびそれらのＬＤＤ部を形成するためのＰ型不純物を拡散する工程と、上述のＰ型不純物を拡散させる工程とを兼ねることで、工程数が増加することもない。
図８は本実施例のソースタイ構造を有するｎＭＯＳ素子１のＩｄ−Ｖｇ特性を示すグラフ、図９は通常のフローティング構造のｎＭＯＳ素子のＩｄ−Ｖｇ特性を示すグラフである。
なお、図８に示すｎＭＯＳ素子１のゲート電極１１（峰部１２）のゲート長Ｌは０．５μｍ、ゲート幅Ｗは５０μｍ、歯部１３の歯部間隔Ｘは２μｍ、歯部幅Ｙは０．３μｍ、ゲート絶縁膜１０の膜厚は７ｎｍであり、図９に示すｎＭＯＳ素子のゲート長Ｌは０．５μｍ、ゲート幅Ｗは５０μｍ、ゲート絶縁膜１０の膜厚は７ｎｍである。
なお、図８に示すｎＭＯＳ素子１のゲート電極１１（峰部１２）のゲート長Ｌは０．５μｍ、ゲート幅Ｗは５０μｍ、歯部１３の歯部間隔Ｘは２μｍ、歯部幅Ｙは０．３μｍ、ゲート絶縁膜１０の膜厚は７ｎｍであり、図９に示すｎＭＯＳ素子のゲート長Ｌは０．５μｍ、ゲート幅Ｗは５０μｍ、ゲート絶縁膜１０の膜厚は７ｎｍである。
図９に示すフローティング構造のドレイン電流Ｉｄの立ち上がり特性は、ドレイン電圧Ｖｄに対する依存性を有しているのに対し、本実施例のソースタイ構造を有するｎＭＯＳ素子１は、図８に示すように、ドレイン電圧Ｖｄを変化させても、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの立ち上がり特性はほぼ同等で安定しており、基板浮遊効果によるシングルラッチアップ現象が大幅に抑制されていることが判る。
また、図１０に示すように、上記と同じ諸元で形成したソースタイ構造を有するｎＭＯＳ素子１のＩｄ−Ｖｄ特性は、ゲート電圧Ｖｇを０．９Ｖとした場合に、一点差線で示すフローティング構造のｎＭＯＳ素子に較べて、実線で示す本実施例のｎＭＯＳ素子１は、ドレイン電流Ｉｄが一定に保たれるドレイン電圧Ｖｄの領域が広がっており、基板浮遊効果によるキンク現象が大幅に抑制されていることが判る。
図１１は本実施例のソースタイ構造を有するｎＭＯＳ素子１と、通常のソースタイ構造を有するｎＭＯＳ素子と、通常のフローティング構造のｎＭＯＳ素子とのＩｄ−Ｖｄ特性を示すグラフである。
なお、各ｎＭＯＳ素子のゲート長Ｌは１０μｍ、ゲート幅Ｗは５０μｍ、ゲート絶縁膜１０の膜厚は２．５ｎｍである。
なお、各ｎＭＯＳ素子のゲート長Ｌは１０μｍ、ゲート幅Ｗは５０μｍ、ゲート絶縁膜１０の膜厚は２．５ｎｍである。
また、通常のソースタイ構造を有するｎＭＯＳ素子は、上記特許文献１に示された不純物拡散層とボディコンタクト領域とのＰ型不純物の拡散濃度を同じにし、その拡散濃度を本実施例の引抜き層１７と同様の拡散濃度に形成したものである。
図１１に示すように、通常のソースタイ構造を有するｎＭＯＳ素子は、通常のフローティング構造のｎＭＯＳ素子に較べてキンクが小さくなっているが、本実施例のソースタイ構造を有するｎＭＯＳ素子１と較べた場合には、キンクが大きくなっていることが判る。
図１１に示すように、通常のソースタイ構造を有するｎＭＯＳ素子は、通常のフローティング構造のｎＭＯＳ素子に較べてキンクが小さくなっているが、本実施例のソースタイ構造を有するｎＭＯＳ素子１と較べた場合には、キンクが大きくなっていることが判る。
これは、サイドウォール１４の形成時に半導体層５が削り取られて薄くなった結果、寄生抵抗が増加してキャリアの引抜き効果が弱くなったためと考えられる。
一方、本実施例の低濃度拡散層２０の歯部２２（引抜き通路）およびＰ型ＬＤＤ部２６は、ゲート電極１１およびサイドウォール１４の下に形成されているので、オーバエッチングによりその厚さが薄くなることはなく、キャリアの引抜き効果が十分に発揮される結果、基板浮遊効果が十分に抑制されてキンクが小さくなるためと考えられる。
一方、本実施例の低濃度拡散層２０の歯部２２（引抜き通路）およびＰ型ＬＤＤ部２６は、ゲート電極１１およびサイドウォール１４の下に形成されているので、オーバエッチングによりその厚さが薄くなることはなく、キャリアの引抜き効果が十分に発揮される結果、基板浮遊効果が十分に抑制されてキンクが小さくなるためと考えられる。
このように、本実施例では、櫛形状のゲート電極１１をマスクとして、半導体層５に櫛形状の低濃度拡散層２０を形成し、その歯部２２を引抜き通路として機能させるので、キャリアの引抜き効果に優れたソースタイ構造のｎＭＯＳ素子１を得ることができる。
また、この優位性は、図１１に示すように、ゲート電圧Ｖｇの低い領域で特に顕著であり、アナログ回路に用いる半導体素子に特に好適である。
また、この優位性は、図１１に示すように、ゲート電圧Ｖｇの低い領域で特に顕著であり、アナログ回路に用いる半導体素子に特に好適である。
また、１回のフォトリソグラフィによりゲート電極１１を形成すれば、これをマスクとして低濃度拡散層２０の峰部２１（チャネル領域）および歯部２２（引抜き通路）が自己整合的に形成されるので、レジストマスク３１の重ね合せにおける合せずれを考慮してマスク設計を行う必要がなくなり、ゲート長を極限まで短くすることができると共に、本実施例の引抜き通路である低濃度拡散層２０の歯部２２は、所定の歯部間隔Ｘ、歯部幅Ｙで連続的に形成することが可能であり、ソースタイ構造のゲート幅を無制限に許容することができ、ゲート設計の自由度を増加させてｎＭＯＳ素子１の小型化を図ることができる。
以上説明したように、本実施例では、ｎＭＯＳ素子のゲート電極を、ゲート幅方向に延在する峰部と、この峰部のソース層側の側面からゲート長方向に延在する複数の歯部からなる櫛形状に形成し、このゲート電極にゲート絶縁膜を挟んで対向する半導体層に、Ｐ型不純物を低濃度に拡散させて櫛形状の低濃度拡散層を形成すると共に、ソース層と素子分離層との間の半導体層に、Ｐ型不純物を高濃度に拡散させて低濃度拡散層の歯部にＰ型ＬＤＤ部を介して接続する引抜き層を形成するようにしたことによって、櫛形状に形成された低濃度拡散層の歯部を引抜き通路として機能させ、低濃度拡散層の峰部（チャネル領域）に蓄積された正孔を、低濃度拡散層の歯部およびＰ型ＬＤＤ部を経由して引抜き層へ容易に引抜くことができ、基板浮遊効果によるシングルラッチアップ現象やキンク現象を大幅に抑制することができると共に、ゲート電極を形成するためのレジストマスクの形成を１度行えば低濃度拡散層を自己整合的に形成することができ、レジストマスクの合せずれに対する考慮を不要にして、ゲート長を極限まで短くすることが可能になり、ｎＭＯＳ素子の小型化を図ることができる。
なお、上記実施例においては、ゲート電極の歯部は、峰部のゲート幅方向の両端部と、これらの間の複数箇所に設けるとして説明したが、両端部の間の歯部の数は前記に限らず、１つ（合計３つ）以上であればよい。要は適用するｎＭＯＳ素子の大きさに応じて定めればよい。
また、上記実施例においては、ソース層やドレイン層を形成した後に、引抜き層を形成するとして説明したが、引抜き層を先に形成するようにしてもよい。要は引抜き層の不純物濃度は、ｐＭＯＳ素子のソース層やドレイン層の不純物濃度と同等であるので、同じＳＯＩ基板にｐＭＯＳ素子や、ｎＭＯＳ素子とｐＭＯＳ素子とを組合せたＣＭＯＳ素子を同時に形成する場合にはその手順に従って適宜に定めればよい。
また、上記実施例においては、ソース層やドレイン層を形成した後に、引抜き層を形成するとして説明したが、引抜き層を先に形成するようにしてもよい。要は引抜き層の不純物濃度は、ｐＭＯＳ素子のソース層やドレイン層の不純物濃度と同等であるので、同じＳＯＩ基板にｐＭＯＳ素子や、ｎＭＯＳ素子とｐＭＯＳ素子とを組合せたＣＭＯＳ素子を同時に形成する場合にはその手順に従って適宜に定めればよい。
更に、上記実施例においては、半導体層の膜厚を４０ｎｍとして例示したが、工業的に製作可能な膜厚（５〜２００ｎｍ程度）の範囲であれば、上記と同様の効果を得ることができる。
更に、上記実施例においては、素子分離層はＳＴＩ法により形成するとして説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法を用いた場合も同様である。
更に、上記実施例においては、素子分離層はＳＴＩ法により形成するとして説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法を用いた場合も同様である。
更に、上記実施例においては、半導体素子はｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であってもよい。この場合には、第１導電型不純物としてＮ型不純物を、第２導電型不純物としてＰ型不純物を用いるようにする。
更に、上記実施例においては、ＳＯＩ基板は、シリコン基板に絶縁層としての埋込み酸化膜を挟んで形成された半導体層を有するＳＯＩ構造の基板であるとして説明したが、ＳＯＩ構造の基板は前記に限らず、絶縁層としてのサファイア基板上に半導体層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板や、絶縁層としてのクオーツ基板上に半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等のＳＯＩ構造の基板であってもよい。
更に、上記実施例においては、ＳＯＩ基板は、シリコン基板に絶縁層としての埋込み酸化膜を挟んで形成された半導体層を有するＳＯＩ構造の基板であるとして説明したが、ＳＯＩ構造の基板は前記に限らず、絶縁層としてのサファイア基板上に半導体層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板や、絶縁層としてのクオーツ基板上に半導体層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等のＳＯＩ構造の基板であってもよい。
１ ｎＭＯＳ素子
２ ＳＯＩ基板
３ シリコン基板
４ 埋込み酸化膜
５ 半導体層
６ 素子形成領域
７ 素子分離層
８ 素子分離領域
１０ ゲート絶縁膜
１１ ゲート電極
１２、２１ 峰部
１２ａ 側面
１３、２２ 歯部
１４ サイドウォール
１６ ソース層
１７ 引抜き層
１８ ドレイン層
２０ 低濃度拡散層
２５ Ｎ型ＬＤＤ部
２６ Ｐ型ＬＤＤ部
３１ レジストマスク
３３ Ｎ型拡散層
３４ Ｐ型拡散層
２ ＳＯＩ基板
３ シリコン基板
４ 埋込み酸化膜
５ 半導体層
６ 素子形成領域
７ 素子分離層
８ 素子分離領域
１０ ゲート絶縁膜
１１ ゲート電極
１２、２１ 峰部
１２ａ 側面
１３、２２ 歯部
１４ サイドウォール
１６ ソース層
１７ 引抜き層
１８ ドレイン層
２０ 低濃度拡散層
２５ Ｎ型ＬＤＤ部
２６ Ｐ型ＬＤＤ部
３１ レジストマスク
３３ Ｎ型拡散層
３４ Ｐ型拡散層
Claims (10)
- 素子分離層に囲まれた絶縁層上の半導体層と、
該半導体層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成され、ゲート幅方向に延在する峰部と、該峰部の一の側面からゲート長方向に延在する複数の歯部からなる櫛形状のゲート電極と、
前記ゲート電極に前記ゲート絶縁膜を挟んで対向する前記半導体層に、前記第１導電型不純物を低濃度に拡散させて形成された櫛形状の低濃度拡散層と、
前記ゲート電極の峰部の前記歯部側の前記半導体層に、第１導電型不純物とは逆型の第２導電型不純物を高濃度に拡散させて形成されたソース層と、
前記ゲート電極の峰部の前記歯部と反対側の前記半導体層に、前記第２導電型不純物を高濃度に拡散させて形成されたドレイン層と、
前記ソース層と前記素子分離層との間の前記半導体層に、前記第１導電型不純物を高濃度に拡散させて形成され、前記ゲート電極の前記歯部の下方に設けられた前記低濃度拡散層に接続する引抜き層と、を有することを特徴とする半導体素子。 - 請求項１において、
前記ゲート電極の歯部が、３つ以上形成されていることを特徴とする半導体素子。 - 請求項１または請求項２において、
前記ゲート電極の歯部の先端が、前記素子分離層上まで延在していることを特徴とする半導体素子。 - 請求項１ないし請求項３のいずれか一項において、
前記ゲート電極の側面には、サイドウォールが形成されていることを特徴とする半導体素子。 - 請求項１ないし請求項４のいずれか一項において、
前記サイドウォールの下方に形成され、前記引抜き層とゲート電極の下方の前記低濃度拡散層との間に設けられる半導体層には、前記第１導電型不純物が前記引抜き層よりも低濃度に拡散されて形成されており、
前記サイドウォールの下方に形成され、前記ソース層および前記ドレイン層と前記ゲート電極の下方の前記低濃度拡散層との間に設けられる半導体層には、前記第２導電型不純物が前記ソース層および前記ドレイン層より低濃度に拡散されて形成されていることを特徴とする半導体素子。 - 第１導電型不純物を低濃度に拡散させて形成された絶縁層上の半導体層と、該半導体層を囲む素子分離層を有する基板を準備する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート幅方向に延在する峰部と、該峰部の一の側面からゲート長方向に延在する複数の歯部からなる櫛形状のゲート電極を形成する工程と、
前記ゲート電極の峰部の前記櫛歯側の前記半導体層と前記ゲート電極の峰部の前記歯部と反対側の前記半導体層とに、前記第１導電型不純物とは逆型の第２導電型不純物を高濃度に拡散させることで、ソース層とドレイン層とを形成する工程と、
前記ソース層と前記素子分離層との間の前記半導体層に、前記第１導電型不純物を高濃度に拡散させることで、前記ゲート電極の前記歯部の下方に設けられた前記半導体層と接続する引抜き層を形成する工程と、を有することを特徴とする半導体素子の製造方法。 - 請求項６において、
前記ソース層とドレイン層とを形成する工程の前に、
前記ゲート電極の側面にサイドウォールを形成する工程、を有することを特徴とする半導体素子の製造方法。 - 請求項７において、
前記サイドウォールを形成する工程の前に、
前記ゲート電極の峰部の前記櫛歯側の前記半導体層と前記ゲート電極の峰部の前記歯部と反対側の前記半導体層とに、第２導電型不純物を低濃度に拡散させる工程と、
前記ソース層と前記素子分離層との間の前記半導体層に、前記第１導電型不純物を低濃度に拡散させる工程と、を有することを特徴とする半導体素子の製造方法。 - 請求項６ないし請求項９のいずれか一項において、
前記ゲート電極の歯部が、３つ以上形成されていることを特徴とする半導体素子の製造方法。 - 請求項６ないし請求項１０のいずれか一項において、
前記ゲート電極の歯部の先端が、前記素子分離層上まで延在していることを特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007091687A JP4268647B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体素子およびその製造方法 |
| US12/040,072 US7531880B2 (en) | 2007-03-30 | 2008-02-29 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007091687A JP4268647B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008251853A JP2008251853A (ja) | 2008-10-16 |
| JP4268647B2 true JP4268647B2 (ja) | 2009-05-27 |
Family
ID=39792729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007091687A Active JP4268647B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体素子およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7531880B2 (ja) |
| JP (1) | JP4268647B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054632A (ja) * | 2007-08-23 | 2009-03-12 | Fujitsu Ltd | 電界効果トランジスタ |
| US20170141134A1 (en) * | 2015-11-18 | 2017-05-18 | Peregrine Semiconductor Corporation | Butted Body Contact for SOI Transistor |
| US9842858B2 (en) | 2015-11-18 | 2017-12-12 | Peregrine Semiconductor Corporation | Butted body contact for SOI transistor |
| CN109314132B (zh) * | 2016-03-23 | 2021-10-29 | 派赛公司 | 用于soi晶体管的对接本体接触 |
| US9837965B1 (en) | 2016-09-16 | 2017-12-05 | Peregrine Semiconductor Corporation | Standby voltage condition for fast RF amplifier bias recovery |
| US9960737B1 (en) | 2017-03-06 | 2018-05-01 | Psemi Corporation | Stacked PA power control |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015526A (ja) * | 1999-06-28 | 2001-01-19 | Nec Kansai Ltd | 電界効果トランジスタ |
| JP2003174172A (ja) | 2001-09-26 | 2003-06-20 | Seiko Epson Corp | 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器 |
-
2007
- 2007-03-30 JP JP2007091687A patent/JP4268647B2/ja active Active
-
2008
- 2008-02-29 US US12/040,072 patent/US7531880B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008251853A (ja) | 2008-10-16 |
| US7531880B2 (en) | 2009-05-12 |
| US20080237713A1 (en) | 2008-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5307973B2 (ja) | 半導体装置 | |
| US6855581B2 (en) | Method for fabricating a high-voltage high-power integrated circuit device | |
| JP5021301B2 (ja) | 半導体装置およびその製造方法 | |
| JP4027447B2 (ja) | 半導体装置の製造方法 | |
| KR100639679B1 (ko) | 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터 | |
| JP2006093507A (ja) | 半導体装置及びその製造方法 | |
| JP5583077B2 (ja) | 半導体装置及びその製造方法 | |
| JP4268647B2 (ja) | 半導体素子およびその製造方法 | |
| JP4368095B2 (ja) | 半導体装置及びその製造方法 | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| JP4851718B2 (ja) | 半導体装置 | |
| US7514747B2 (en) | Silicon-on-insulator semiconductor device | |
| JP4787709B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2004335812A (ja) | 高耐圧半導体装置及びその製造方法 | |
| JP5378925B2 (ja) | 半導体装置およびその製造方法 | |
| JP2007281006A (ja) | 半導体装置及びその製造方法 | |
| JP2010056216A (ja) | 半導体装置およびその製造方法 | |
| JP2008205031A (ja) | 半導体装置の製造方法 | |
| JP4434832B2 (ja) | 半導体装置、及びその製造方法 | |
| JP2007123519A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP4265890B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP4532857B2 (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| JPH11317519A (ja) | 半導体装置およびその製造方法 | |
| KR100464535B1 (ko) | 반도체소자의 트랜지스터 형성 방법 | |
| JP4265889B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080811 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090107 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090220 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4268647 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |