JP2001230414A - Vertical semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、パワーエ
レクトロニクスに用いることができる縦型半導体装置お
よびその製造方法に関する。The present invention relates to a vertical semiconductor device which can be used, for example, in power electronics and a method for manufacturing the same.
【０００２】[0002]
【背景技術および発明が解決しようとする課題】縦型Ｍ
ＯＳ（Metal Oxide Semiconductor）電界効果トランジ
スタは、例えば、家庭用電気機器や自動車のモータの電
力変換や電力制御に使われる半導体素子の一種である。
縦型ＭＯＳ電界効果トランジスタは、電力用に使用され
るので、高耐圧である必要がある。また、縦型ＭＯＳ電
界効果トランジスタの低消費電力化のためには、縦型Ｍ
ＯＳ電界効果トランジスタのＯＮ動作時の抵抗を下げる
必要がある。このように、縦型ＭＯＳ電界効果トランジ
スタの特性としては、高耐圧で、かつＯＮ抵抗が低い、
ことが求められる。2. Description of the Related Art Vertical M
An OS (Metal Oxide Semiconductor) field-effect transistor is a type of semiconductor element used for power conversion and power control of, for example, home electric appliances and motors of automobiles.
Since the vertical MOS field effect transistor is used for electric power, it needs to have a high breakdown voltage. In order to reduce the power consumption of the vertical MOS field effect transistor, the vertical M
It is necessary to reduce the resistance of the OS field-effect transistor during the ON operation. As described above, the characteristics of the vertical MOS field-effect transistor include a high withstand voltage and a low ON resistance.
Is required.
【０００３】縦型ＭＯＳ電界効果トランジスタの一例と
しては、特開平７−７１４９号公報に開示されたものが
ある。この縦型ＭＯＳ電界効果トランジスタは、トレン
チゲート構造である。ソース領域におけるトレンチ間の
距離は、トレンチ間に位置するドリフト領域の幅と同じ
である。An example of a vertical MOS field effect transistor is disclosed in Japanese Patent Application Laid-Open No. 7-7149. This vertical MOS field effect transistor has a trench gate structure. The distance between the trenches in the source region is the same as the width of the drift region located between the trenches.
【０００４】ところで、縦型ＭＯＳ電界効果トランジス
タの高耐圧化のためには、ドリフト領域を完全空乏化す
るのが好ましい。このためには、トレンチ間に位置する
ドリフト領域の幅をできるだけ小さくする必要がある。
しかし、上記公報に開示された縦型ＭＯＳ電界効果トラ
ンジスタによれば、ソース領域におけるトレンチ間の距
離は、トレンチ間に位置するドリフト領域の幅と同じで
ある。このため、ソース領域の幅も小さくなるので、ソ
ース領域のソース電極との接触面積が小さくなる。これ
により、この部分のコンタクト抵抗が増大し、その結
果、ＯＮ抵抗が高くなる。一方、コンタクト抵抗を低減
するため、ソース領域の幅を大きくすると、トレンチ間
に位置するドリフト領域の幅も大きくなり、ドリフト領
域の完全空乏化が困難となる。Incidentally, in order to increase the breakdown voltage of the vertical MOS field effect transistor, it is preferable to completely deplete the drift region. For this purpose, it is necessary to make the width of the drift region located between the trenches as small as possible.
However, according to the vertical MOS field effect transistor disclosed in the above publication, the distance between the trenches in the source region is the same as the width of the drift region located between the trenches. Therefore, the width of the source region is also reduced, and the contact area of the source region with the source electrode is reduced. As a result, the contact resistance of this portion increases, and as a result, the ON resistance increases. On the other hand, if the width of the source region is increased to reduce the contact resistance, the width of the drift region located between the trenches is also increased, making it difficult to completely deplete the drift region.
【０００５】このように、縦型ＭＯＳ電界効果トランジ
スタにおいては、高耐圧にするとＯＮ抵抗が上昇し、Ｏ
Ｎ抵抗を下げようとすると耐圧が低下するという、耐圧
とＯＮ抵抗との間にはトレードオフの関係がある。As described above, in a vertical MOS field-effect transistor, when the breakdown voltage is increased, the ON resistance increases, and
There is a trade-off relationship between the withstand voltage and the ON resistance in that the withstand voltage decreases when the N resistance is reduced.
【０００６】本発明の目的は、ＯＮ抵抗を下げつつ、高
耐圧にすることができる縦型半導体装置およびその製造
方法を提供することである。An object of the present invention is to provide a vertical semiconductor device capable of achieving a high withstand voltage while reducing the ON resistance, and a method of manufacturing the same.
【０００７】[0007]
【課題を解決するための手段】本発明は、縦型半導体装
置であって、第１半導体領域、第２半導体領域、第３半
導体領域、第４半導体領域および複数のトレンチを備
え、前記第１半導体領域は、キャリアを供給し、前記第
２半導体領域には、チャネルが形成され、前記第３半導
体領域は、キャリアが流れる経路となり、前記第４半導
体領域は、キャリアを引き込み、前記トレンチは、互い
に間隔を設けて、前記第１半導体領域から前記第２半導
体領域をとおり、前記第３半導体領域にわたって形成さ
れ、前記トレンチ間に位置する前記第３半導体領域の幅
は、前記第１半導体領域における前記トレンチ間の距離
より短い、ことを特徴とする。According to the present invention, there is provided a vertical semiconductor device comprising a first semiconductor region, a second semiconductor region, a third semiconductor region, a fourth semiconductor region, and a plurality of trenches. The semiconductor region supplies a carrier, a channel is formed in the second semiconductor region, the third semiconductor region becomes a path through which the carrier flows, the fourth semiconductor region draws the carrier, and the trench is formed by: The third semiconductor region is formed so as to extend from the first semiconductor region to the third semiconductor region so as to extend from the first semiconductor region to the second semiconductor region, and the width of the third semiconductor region located between the trenches is equal to the width of the first semiconductor region. The distance between the trenches is shorter than the distance between the trenches.
【０００８】本発明によれば、トレンチ間に位置する第
３半導体領域の幅は、第１半導体領域におけるトレンチ
間の距離より短くされている。このため、第１半導体領
域と、これに形成される電極とのコンタクト抵抗を下げ
つつ、かつ第３半導体領域の完全空乏化が容易となる。
よって、本発明によれば、高耐圧化と低抵抗化との両立
が可能となる。According to the present invention, the width of the third semiconductor region located between the trenches is shorter than the distance between the trenches in the first semiconductor region. Therefore, it is easy to completely deplete the third semiconductor region while lowering the contact resistance between the first semiconductor region and the electrode formed thereon.
Therefore, according to the present invention, it is possible to achieve both a high breakdown voltage and a low resistance.
【０００９】第１半導体領域としては、ソース領域やエ
ミッタ領域を例示することができる。第２半導体領域と
しては、ボディ領域を例示することができる。第３半導
体領域としては、ドリフト領域を例示することができ
る。第４半導体領域としては、ドレイン領域やコレクタ
領域を例示することができる。As the first semiconductor region, a source region and an emitter region can be exemplified. As the second semiconductor region, a body region can be exemplified. As the third semiconductor region, a drift region can be exemplified. As the fourth semiconductor region, a drain region and a collector region can be exemplified.
【００１０】本発明は、前記第１半導体領域における前
記トレンチ間の距離は、デザインルール上の最小寸法で
ある、ことを特徴とする。本発明によれば、トレンチ間
に位置する第３半導体領域の幅が、デザインルール上の
最小寸法より小さくなるので、第３半導体領域の完全空
乏化がさらに容易となる。The present invention is characterized in that a distance between the trenches in the first semiconductor region is a minimum dimension according to a design rule. According to the present invention, since the width of the third semiconductor region located between the trenches is smaller than the minimum dimension according to the design rule, complete depletion of the third semiconductor region is further facilitated.
【００１１】本発明は、上から順に、キャリアを供給す
る第１半導体領域、チャネルが形成される第２半導体領
域、キャリアが流れる経路となる第３半導体領域、キャ
リアを引き込む第４半導体領域を備えた基板に、形成さ
れる縦型半導体装置の製造方法であって、前記第１半導
体領域から前記第２半導体領域をとおり前記第３半導体
領域にわたる複数のトレンチを、互いに間隔を設けて、
前記基板に形成する工程と、前記第３半導体領域のう
ち、前記トレンチの側壁を構成する部分を選択酸化する
ことにより、前記トレンチの前記側壁に選択酸化膜を形
成する工程と、を備えたことを特徴とする。The present invention comprises, in order from the top, a first semiconductor region for supplying carriers, a second semiconductor region for forming a channel, a third semiconductor region for a path through which carriers flow, and a fourth semiconductor region for drawing carriers. A method for manufacturing a vertical semiconductor device formed on a substrate, wherein a plurality of trenches extending from the first semiconductor region through the second semiconductor region to the third semiconductor region are provided at intervals from each other,
Forming a selective oxide film on the side wall of the trench by selectively oxidizing a portion of the third semiconductor region forming a side wall of the trench, in the third semiconductor region. It is characterized by.
【００１２】本発明によれば、第３半導体領域のうち、
トレンチの側壁を形成する部分を選択酸化することによ
り、トレンチの側壁に選択酸化膜を形成している。この
ため、トレンチ間に位置する第３半導体領域の幅は、第
１半導体領域におけるトレンチ間の距離より短い構造を
作製することができる。よって、本発明によれば、高耐
圧化と低抵抗化との両立が可能な縦型半導体装置を製造
することができる。特に、本発明によれば、トレンチ間
の距離がデザインルール上の最小寸法となるようにトレ
ンチを形成した場合、トレンチ間に位置する第３半導体
領域の幅を、デザインルール上の最小寸法より短くする
ことができる。According to the present invention, in the third semiconductor region,
A selective oxidation film is formed on the side wall of the trench by selectively oxidizing a portion forming the side wall of the trench. Therefore, a structure in which the width of the third semiconductor region located between the trenches is shorter than the distance between the trenches in the first semiconductor region can be manufactured. Therefore, according to the present invention, it is possible to manufacture a vertical semiconductor device that can achieve both high breakdown voltage and low resistance. In particular, according to the present invention, when the trench is formed such that the distance between the trenches is the minimum dimension on the design rule, the width of the third semiconductor region located between the trenches is shorter than the minimum dimension on the design rule. can do.
【００１３】[0013]
【発明の実施の形態】［デバイスの構造］図１は、本発
明の実施形態にかかる縦型ＭＯＳ電界効果トランジスタ
１の断面図である。縦型ＭＯＳ電界効果トランジスタ１
は、縦型半導体装置の一例である。縦型ＭＯＳ電界効果
トランジスタ１は、ｎ+型ドレイン領域１５、ｎ+型ソー
ス領域１３および埋め込み電極１１を含む。FIG. 1 is a sectional view of a vertical MOS field-effect transistor 1 according to an embodiment of the present invention. Vertical MOS field effect transistor 1
Is an example of a vertical semiconductor device. The vertical MOS field-effect transistor 1 includes an n + -type drain region 15, an n + -type source region 13, and a buried electrode 11.
【００１４】ｎ+型ドレイン領域１５は、シリコン基板
に形成されている。ｎ+型ドレイン領域１５の厚みは、
例えば、１００μｍ〜５００μｍである。ｎ+型ドレイ
ン領域１５のｎ型不純物濃度は、例えば、１０18／ｃｍ
3〜１０21／ｃｍ3である。ｎ+型ドレイン領域１５上に
は、ｎ-型ドリフト領域１７が位置している。ｎ-型ドリ
フト領域１７の厚みは、例えば、１μｍ〜２０μｍであ
る。ｎ-型ドリフト領域１７のｎ型不純物濃度は、例え
ば、１０14／ｃｍ3〜１０17／ｃｍ3である。ｎ-型ドリ
フト領域１７上には、チャネルか形成されるｐ型ボディ
領域１９が位置している。ｐ型ボディ領域１９の厚み
は、例えば、０．５μｍ 〜５μｍである。ｐ型ボディ
領域１９のｐ型不純物濃度は、例えば、１０15／ｃｍ3
〜１０18／ｃｍ3である。ｐ型ボディ領域１９上には、
ｎ+型ソース領域１３が位置している。ｎ+型ソース領域
１３の厚みは、例えば、０．１μｍ〜１μｍである。ｎ
+型ソース領域１３のｎ型不純物濃度は、例えば、１０
18／ｃｍ3〜１０21／ｃｍ3である。The n + type drain region 15 is formed on a silicon substrate. The thickness of the n + type drain region 15 is
For example, it is 100 μm to 500 μm. The n-type impurity concentration of the n + -type drain region 15 is, for example, 10 18 / cm
3 to 10 21 / cm 3 . On the n + type drain region 15, an n − type drift region 17 is located. The thickness of n − type drift region 17 is, for example, 1 μm to 20 μm. The n-type impurity concentration of the n − -type drift region 17 is, for example, 10 14 / cm 3 to 10 17 / cm 3 . On n − -type drift region 17, a p-type body region 19 in which a channel is formed is located. The thickness of p-type body region 19 is, for example, 0.5 μm to 5 μm. The p-type impurity concentration of the p-type body region 19 is, for example, 10 15 / cm 3
-10 18 / cm 3 . On the p-type body region 19,
An n + type source region 13 is located. The thickness of n + type source region 13 is, for example, 0.1 μm to 1 μm. n
The n-type impurity concentration of the + -type source region 13 is, for example, 10
18 is a / cm 3 ~10 21 / cm 3 .
【００１５】複数のトレンチ２１は、ｎ+型ソース領域
１３から、ｐ型ボディ領域１９、ｎ-型ドリフト領域１
７をとおり、ｎ+型ドレイン領域１５に到達するように
形成されている。トレンチ２１は、トレンチ２１ａとト
レンチ２１ｂとを含む。トレンチ２１ａは、ｐ型ボディ
領域１９およびｎ+型ソース領域１３に位置する。トレ
ンチ２１ａの深さは、例えば、０．６μｍ〜６μｍであ
る。トレンチ２１ｂは、ｎ-型ドリフト領域１７に位置
する。トレンチ２１ｂの深さは、例えば、１μｍ〜２０
μｍである。トレンチ２１ａの幅ｗ1は、トレンチ２１
ｂの幅ｗ2より大きい。The plurality of trenches 21 are formed from the n + type source region 13 to the p type body region 19 and the n − type drift region 1.
7 so as to reach the n + -type drain region 15. Trench 21 includes trench 21a and trench 21b. Trench 21 a is located in p-type body region 19 and n + -type source region 13. The depth of the trench 21a is, for example, 0.6 μm to 6 μm. Trench 21 b is located in n − type drift region 17. The depth of the trench 21b is, for example, 1 μm to 20 μm.
μm. The width w 1 of the trench 21a is
b greater than the width w 2 of.
【００１６】トレンチ２１ａの側壁には、ゲート絶縁膜
２３が形成されている。ゲート絶縁膜２３としては、例
えば、シリコン酸化膜がある。ゲート絶縁膜２３は、シ
リコン酸化膜以外の他の絶縁膜でもよい。トレンチ２１
ｂの側壁には、選択酸化膜２５が形成されている。選択
酸化膜２５の厚みは、ゲート絶縁膜２３の厚みより大き
い。選択酸化膜２５の厚みは、例えば、０．１μｍ〜２
μｍであり、縦型ＭＯＳ電界効果トランジスタ１の耐圧
において、絶縁破壊しない大きさである。縦型ＭＯＳ電
界効果トランジスタ１の構造は、以上のとおりである。
本実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１
の動作は、従来の縦型ＭＯＳ電界効果トランジスタの動
作と同じなので、説明を省略する。A gate insulating film 23 is formed on the side wall of the trench 21a. As the gate insulating film 23, for example, there is a silicon oxide film. The gate insulating film 23 may be another insulating film other than the silicon oxide film. Trench 21
A selective oxide film 25 is formed on the side wall of b. The thickness of the selective oxide film 25 is larger than the thickness of the gate insulating film 23. The thickness of the selective oxide film 25 is, for example, 0.1 μm to 2 μm.
μm, which is a size that does not cause dielectric breakdown in the breakdown voltage of the vertical MOS field effect transistor 1. The structure of the vertical MOS field-effect transistor 1 is as described above.
Vertical MOS field effect transistor 1 according to the present embodiment
Is the same as the operation of the conventional vertical MOS field-effect transistor, and the description is omitted.
【００１７】本実施形態にかかる縦型ＭＯＳ電界効果ト
ランジスタ１によれば、トレンチ２１ｂ間に位置するｎ
-型ドリフト領域１７の幅Ｗ（例えば、０．３μｍ）
は、ｎ+型ソース領域１３におけるトレンチ２１ａ間の
距離Ｄ（例えば、０．５μｍ〜６μｍ）より短い。この
ため、ｎ+型ソース領域１３とソース電極とのコンタク
ト抵抗を下げつつ、かつｎ-型ドリフト領域１７の完全
空乏化が容易となる。よって、本実施形態にかかる縦型
ＭＯＳ電界効果トランジスタ１によれば、高耐圧化と低
抵抗化との両立が可能となる。縦型ＭＯＳ電界効果トラ
ンジスタ１は、ｎ型であるが、ｐ型でもよい。また、本
実施形態では、縦型ＭＯＳ電界効果トランジスタである
が、トレンチゲートを備えた他の縦型半導体装置（例え
ば、トレンチゲートを備えたＩＧＢＴ）にも適用でき
る。According to the vertical MOS field-effect transistor 1 according to the present embodiment, n located between the trenches 21b is used.
- the width W of the type drift region 17 (e.g., 0.3 [mu] m)
Is shorter than the distance D between the trenches 21a in the n + type source region 13 (for example, 0.5 μm to 6 μm). Therefore, it is easy to completely deplete the n − type drift region 17 while reducing the contact resistance between the n + type source region 13 and the source electrode. Therefore, according to the vertical MOS field effect transistor 1 according to the present embodiment, it is possible to achieve both high withstand voltage and low resistance. The vertical MOS field effect transistor 1 is an n-type, but may be a p-type. In this embodiment, the vertical MOS field-effect transistor is used. However, the present invention can be applied to other vertical semiconductor devices having a trench gate (for example, an IGBT having a trench gate).
【００１８】［デバイスの製造方法］縦型ＭＯＳ電界効
果トランジスタ１の製造方法を、図１〜図７を用いて説
明する。図２に示すように、ｎ+型ドレイン領域１５、
ｎ-型ドリフト領域１７、ｐ型ボディ領域１９が、この
順番で積層された基板を準備する。そして、ｐ型ボディ
領域１９上に、シリコン酸化膜２７を形成する。シリコ
ン酸化膜２７に所定のパターンニングをし、トレンチ形
成のためのマスクにする。[Method of Manufacturing Device] A method of manufacturing the vertical MOS field effect transistor 1 will be described with reference to FIGS. As shown in FIG. 2, the n + type drain region 15,
A substrate in which the n − type drift region 17 and the p type body region 19 are stacked in this order is prepared. Then, a silicon oxide film 27 is formed on p-type body region 19. The silicon oxide film 27 is subjected to predetermined patterning, and used as a mask for forming a trench.
【００１９】図３に示すように、シリコン酸化膜２７を
マスクとして、例えば、異方性エッチングを用いて、ｎ
-型ドリフト領域１７に到達するトレンチ２１ａを形成
する。As shown in FIG. 3, using the silicon oxide film 27 as a mask, for example, using anisotropic etching, n
- forming a trench 21a reaching the type drift region 17.
【００２０】図４に示すように、基板全面上に、例え
ば、ＣＶＤ法を用いて、バッファ酸化膜２９を形成す
る。次に、バッファ酸化膜２９上に、例えば、ＣＶＤ法
を用いて、シリコン窒化膜３１を形成する。そして、バ
ッファ酸化膜２９およびシリコン窒化膜３１を異方性エ
ッチングすることにより、トレンチ２１ａの側壁上にの
み、バッファ酸化膜２９およびシリコン窒化膜３１を残
す。As shown in FIG. 4, a buffer oxide film 29 is formed on the entire surface of the substrate by using, for example, a CVD method. Next, a silicon nitride film 31 is formed on the buffer oxide film 29 by using, for example, a CVD method. Then, buffer oxide film 29 and silicon nitride film 31 are anisotropically etched to leave buffer oxide film 29 and silicon nitride film 31 only on the side walls of trench 21a.
【００２１】図５に示すように、シリコン酸化膜２７を
マスクとして、例えば、異方性エッチングを用いて、ｎ
+型ドレイン領域１５に到達するトレンチ２１ｂを形成
する。As shown in FIG. 5, using the silicon oxide film 27 as a mask, for example, using anisotropic etching, n
A trench 21b reaching the + type drain region 15 is formed.
【００２２】図６に示すように、例えば、ＬＯＣＯＳ酸
化法と同様の方法を用いて、選択酸化を行う。トレンチ
２１ｂの側壁には、シリコン窒化膜３１が位置していな
いので、厚い選択酸化膜２５が形成される。ＬＯＣＯＳ
酸化法によれば、図５に示すトレンチ２１ｂの側面を基
準とすると、選択酸化膜２５の厚みの約５５％は、ｎ -
型ドリフト領域１７側にあり、厚みの約４５％は、トレ
ンチ２１ｂの空間部側にある。よって、トレンチ２１ｂ
間のｎ-型ドリフト領域１７の幅を、トレンチ２１ａ間
の距離より小さくすることができる。このため、本実施
形態の製造方法によれば、高耐圧化と低抵抗化との両立
が可能な縦型ＭＯＳ電界効果トランジスタ１を製造する
ことができる。特に、トレンチ２１ａ間の距離がデザイ
ンルール上の最小寸法となるようにトレンチ２１ａを形
成した場合、トレンチ２１ｂ間に位置するｎ-型ドリフ
ト領域１７の幅を、デザインルール上の最小寸法より短
くすることができる。As shown in FIG. 6, for example, LOCOS acid
Selective oxidation is performed using the same method as the chemical oxidation method. Trench
The silicon nitride film 31 is not located on the side wall of 21b.
Therefore, a thick selective oxide film 25 is formed. LOCOS
According to the oxidation method, the side surface of the trench 21b shown in FIG.
As a standard, about 55% of the thickness of the selective oxide film 25 is n -
About 45% of the thickness
It is on the space side of the punch 21b. Therefore, the trench 21b
N between-The width of the mold drift region 17 between the trenches 21a.
Can be smaller than the distance. Therefore, this implementation
According to the manufacturing method of the form, both high breakdown voltage and low resistance are compatible.
Of vertical MOS field-effect transistor 1 capable of
be able to. In particular, the distance between the trenches 21a is
The trench 21a is formed so as to have the minimum dimension on the rule.
When formed, n located between trenches 21b-Drift type
The width of the print area 17 is shorter than the minimum dimension according to the design rules.
Can be done.
【００２３】次に、シリコン窒化膜３１およびバッファ
酸化膜２９を、ＣＤＥ（ＣhemicalDry Ｅtching）等を
用いて除去する。Next, the silicon nitride film 31 and the buffer oxide film 29 are removed by using CDE (Chemical Dry Etching) or the like.
【００２４】図７に示すように、熱酸化を用いて、トレ
ンチ２１ａの側壁にゲート絶縁膜２３を形成する。As shown in FIG. 7, a gate insulating film 23 is formed on the side wall of the trench 21a by using thermal oxidation.
【００２５】図１に示すように、例えば、ＣＶＤ法を用
いて、ポリシリコン膜をトレンチ２１に埋め込む。不要
なポリシリコン膜を除去することにより、埋め込み電極
１１を形成する。そして、ｐ型ボディ領域１９の表面に
ｎ型イオンを注入することにより、ｎ+型ソース領域１
３を形成する。以上の工程により、縦型ＭＯＳ電界効果
トランジスタ１が完成する。As shown in FIG. 1, a polysilicon film is buried in the trench 21 by using, for example, a CVD method. The buried electrode 11 is formed by removing the unnecessary polysilicon film. Then, by implanting n-type ions into the surface of p-type body region 19, n + -type source region 1 is formed.
Form 3 Through the above steps, the vertical MOS field effect transistor 1 is completed.
【図１】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの断面図である。FIG. 1 is a cross-sectional view of a vertical MOS field-effect transistor according to an embodiment of the present invention.
【図２】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第１工程図で
ある。FIG. 2 is a first process chart for describing a method for manufacturing a vertical MOS field-effect transistor according to an embodiment of the present invention.
【図３】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第２工程図で
ある。FIG. 3 is a second process chart for explaining the method for manufacturing the vertical MOS field-effect transistor according to the embodiment of the present invention.
【図４】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第３工程図で
ある。FIG. 4 is a third process diagram for describing the method for manufacturing the vertical MOS field-effect transistor according to the embodiment of the present invention.
【図５】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第４工程図で
ある。FIG. 5 is a fourth process diagram for describing the method for manufacturing the vertical MOS field-effect transistor according to the embodiment of the present invention.
【図６】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第５工程図で
ある。FIG. 6 is a fifth process diagram for describing the method for manufacturing the vertical MOS field-effect transistor according to the embodiment of the present invention.
【図７】本発明の実施形態にかかる縦型ＭＯＳ電界効果
トランジスタの製造方法を説明するための第６工程図で
ある。FIG. 7 is a sixth process diagram for describing the method for manufacturing the vertical MOS field-effect transistor according to the embodiment of the present invention.
１ 縦型ＭＯＳ電界効果トランジスタ １１ 埋め込み電極 １３ ｎ+型ソース領域 １５ ｎ+型ドレイン領域 １７ ｎ-型ドリフト領域 １９ ｐ型ボディ領域 ２１、２１ａ、２１ｂ トレンチ ２３ ゲート絶縁膜 ２５ 選択酸化膜 ２７ シリコン酸化膜 ２９ バッファ酸化膜 ３１ シリコン窒化膜REFERENCE SIGNS LIST 1 vertical MOS field effect transistor 11 buried electrode 13 n + type source region 15 n + type drain region 17 n − type drift region 19 p type body region 21, 21a, 21b trench 23 gate insulating film 25 selective oxide film 27 silicon oxide Film 29 buffer oxide film 31 silicon nitride film
Claims (3)
４半導体領域および複数のトレンチを備え、 前記第１半導体領域は、キャリアを供給し、 前記第２半導体領域には、チャネルが形成され、 前記第３半導体領域は、キャリアが流れる経路となり、 前記第４半導体領域は、キャリアを引き込み、 前記トレンチは、互いに間隔を設けて、前記第１半導体
領域から前記第２半導体領域をとおり、前記第３半導体
領域にわたって形成され、 前記トレンチ間に位置する前記第３半導体領域の幅は、
前記第１半導体領域における前記トレンチ間の距離より
短い、縦型半導体装置。1. A vertical semiconductor device, comprising: a first semiconductor region, a second semiconductor region, a third semiconductor region, a fourth semiconductor region, and a plurality of trenches, wherein the first semiconductor region supplies carriers. A channel is formed in the second semiconductor region, the third semiconductor region is a path through which carriers flow, the fourth semiconductor region draws in carriers, and the trenches are spaced from each other, The third semiconductor region, which is formed from one semiconductor region to the third semiconductor region through the second semiconductor region, and has a width between the trenches,
A vertical semiconductor device shorter than a distance between the trenches in the first semiconductor region.
デザインルール上の最小寸法である、縦型半導体装置。2. The device according to claim 1, wherein a distance between the trenches in the first semiconductor region is:
A vertical semiconductor device that has the minimum dimensions according to design rules.
導体領域、チャネルが形成される第２半導体領域、キャ
リアが流れる経路となる第３半導体領域、キャリアを引
き込む第４半導体領域を備えた基板に、形成される縦型
半導体装置の製造方法であって、 前記第１半導体領域から前記第２半導体領域をとおり前
記第３半導体領域にわたる複数のトレンチを、互いに間
隔を設けて、前記基板に形成する工程と、 前記第３半導体領域のうち、前記トレンチの側壁を構成
する部分を選択酸化することにより、前記トレンチの前
記側壁に選択酸化膜を形成する工程と、 を備えた、縦型半導体装置の製造方法。3. A substrate having, in order from the top, a first semiconductor region for supplying carriers, a second semiconductor region for forming a channel, a third semiconductor region for a path through which carriers flow, and a fourth semiconductor region for drawing carriers. Forming a plurality of trenches extending from the first semiconductor region through the second semiconductor region to the third semiconductor region at an interval from each other and forming the plurality of trenches on the substrate. Forming a selective oxide film on the side wall of the trench by selectively oxidizing a portion of the third semiconductor region that constitutes a side wall of the trench, the vertical semiconductor device comprising: Manufacturing method.
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