JP2001159877A - マトリクス型画像表示装置 - Google Patents

マトリクス型画像表示装置

Info

Publication number
JP2001159877A
JP2001159877A JP2000233549A JP2000233549A JP2001159877A JP 2001159877 A JP2001159877 A JP 2001159877A JP 2000233549 A JP2000233549 A JP 2000233549A JP 2000233549 A JP2000233549 A JP 2000233549A JP 2001159877 A JP2001159877 A JP 2001159877A
Authority
JP
Japan
Prior art keywords
signal line
driving circuit
line driving
image display
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000233549A
Other languages
English (en)
Inventor
Yasushi Kubota
靖 久保田
Hajime Washio
一 鷲尾
Kazuhiro Maeda
和宏 前田
Graham Andrew Cairns
アンドリュー カーンズ グレアム
James Brownlow Michael
ジェームス ブラウンロー マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000233549A priority Critical patent/JP2001159877A/ja
Priority to TW089118224A priority patent/TW522357B/zh
Priority to DE60008469T priority patent/DE60008469T2/de
Priority to EP00308155A priority patent/EP1085493B1/en
Priority to KR10-2000-0055278A priority patent/KR100369748B1/ko
Priority to US09/666,376 priority patent/US6559824B1/en
Publication of JP2001159877A publication Critical patent/JP2001159877A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0232—Special driving of display border areas
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)

Abstract

(57)【要約】 【課題】 画像表示装置の駆動回路を構成するシフトレ
ジスタにおいて、電源投入時等の不定状態を解消すると
ともに消費電力の削減を図る。 【解決手段】 制御回路５からの表示画像に影響しない
信号の組み合わせでＮＡＮＤゲート８によって生成した
初期化信号／ＩＮＩＴを用いて、走査信号線駆動回路２
およびデータ信号線駆動回路３における全てのシフトレ
ジスタの内部状態（シフトレジスタに含まれる各フリッ
プフロップの出力）を非アクティブにする。これによ
り、電源投入時等にシフトレジスタが初期化されるの
で、シフトレジスタを制御する信号（クロック信号等）
を選択入力している場合には、信号線負荷が必要以上に
大きくなることが防がれる結果、画像表示装置の動作が
安定する。また、制御回路５を内蔵する外部ＩＣの駆動
能力および電源回路の供給能力を増大させる必要がない
ので、外部ＩＣの低コスト化や低消費電力化が図られ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック信号等に
同期してデジタル信号を転送するシフトレジスタの動作
を安定させる構成、特に、電源投入時等に内部状態が不
定になることによって動作異常を来すことを防ぐための
構成を備えたマトリクス型画像表示装置に関するもので
ある。
【０００２】
【従来の技術】本発明は、種々の画像表示装置を対象と
するが、ここでは、特に、アクティブマトリクス型の液
晶表示装置を例にとって説明する。ただし、本発明は、
これに限らず、同様な目的に対しては他の分野の装置や
システムにおいても適用することができる。
【０００３】従来の画像表示装置の一つとして、アクテ
ィブマトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図４３に示すように、画素ア
レイ１０１、走査信号線駆動回路１０２、データ信号線
駆動回路１０３、プリチャージ回路１０４、制御回路１
０５等からなっている。
【０００４】画素アレイ１０１には、互いに交差する多
数の走査信号線ＧＬ…（ＧＬj,ＧＬ j+1,…）および多数
のデータ信号線ＳＬ…（ＳＬi,ＳＬi+1,…）と、マトリ
クス状に配置された画素（図中、ＰＩＸ）１０１ａ…と
が設けられている。画素１０１ａは、図５に示すよう
に、スイッチング素子である画素トランジスタＳＷと、
液晶容量ＣL を含む画素容量ＣP （必要に応じて補助容
量ＣS が付加される）とによって構成される。
【０００５】データ信号線駆動回路１０３は、クロック
信号ＳＣＫ等の制御信号に同期して、入力された映像信
号ＤＡＴ（データ）をサンプリングし、必要に応じて増
幅して、各データ信号線ＳＬに出力する。走査信号線駆
動回路１０２は、クロック信号ＧＣＫ等の制御信号に同
期して、走査信号線ＧＬを順次選択し、画素１０１ａ内
の画素トランジスタＳＷの開閉を制御することにより、
各データ信号線ＳＬに出力された映像信号ＤＡＴを、各
画素１０１ａに書き込むとともに、各画素１０１ａに保
持させる。プリチャージ回路１０４は、データ信号線Ｓ
Ｌへの映像信号の出力を補助するために必要に応じて設
けられる回路であって、データ信号線駆動回路１０３か
らデータ信号線ＳＬへ映像信号ＤＡＴを出力する前に、
データ信号線ＳＬを予備充電する。
【０００６】ところで、上記のような従来のアクティブ
マトリクス型液晶表示装置においては、ガラス等の透明
基板上に形成された非晶質シリコン薄膜が、画素トラン
ジスタＳＷの材料として用いられていた。また、走査信
号線駆動回路１０２やデータ信号線駆動回路１０３は、
それぞれ外付けの集積回路（ＩＣ）で構成されていた。
【０００７】これに対して、近年、大画面化に伴う画素
トランジスタＳＷの駆動力向上、駆動ＩＣの実装コスト
の低減、実装における信頼性等の要求から、画素アレイ
１０１と駆動回路１０２・１０３を多結晶シリコン薄膜
を用いてモノリシックに形成する技術が開発され、報告
されている。また、さらなる大画面化および低コスト化
を目指して、ガラスの歪み点（約６００℃）以下のプロ
セス温度で、画素アレイ１０１と駆動回路１０２・１０
３をガラス基板上の多結晶シリコン薄膜で形成すること
も試みられている。
【０００８】例えば、図４４に示す液晶表示装置は、ガ
ラス基板１０７上に、画素アレイ１０１、走査信号線駆
動回路１０２およびデータ信号線駆動回路１０３が搭載
され、さらに、これらに制御回路１０５および電源回路
１０６が接続される構成を採っている。
【０００９】次に、データ信号線駆動回路１０３の構成
について述べる。データ信号線駆動回路１０３として
は、入力される映像信号の違いから点順次駆動方式と線
順次駆動方式とが知られている。一般に、駆動回路と画
素とが一体化された多結晶シリコンＴＦＴパネルにおい
ては、その回路構成の簡易性から、点順次駆動方式の駆
動回路が用いられることが多い。したがって、ここでは
点順次駆動方式の走査信号線駆動回路１０２およびデー
タ信号線駆動回路１０３について述べる。
【００１０】点順次駆動方式のデータ信号線駆動回路１
０３では、例えば、図４５に示すように、クロック信号
ＳＣＫおよび反転クロック信号／ＳＣＫ（ＳＣＫの反転
信号）のタイミングでスタート信号ＳＳＴを順次転送す
るシフトレジスタ１１１を備えている。このデータ信号
線駆動回路１０３では、シフトレジスタ１１１において
隣接する２つのフリップフロップ１１１ａ・１１１ａの
出力パルスの論理演算結果を例えばＮＡＮＤゲート１１
１ｃによって得て、バッファ回路１１２を経たＮＡＮＤ
ゲート１１１ｃの出力パルスをサンプリングスイッチ１
１３の制御信号として与えている。サンプリングスイッ
チ１１３は、制御信号によってＯＮすることで、入力さ
れた映像信号ＤＡＴを取り込んでデータ信号線ＳＬ
n （ｎ＝１，２，３，４，…）に出力する。
【００１１】ただし、ＮＡＮＤゲート１１１ｃのような
論理演算回路は必要に応じて設けられる。したがって、
論理演算が不要である場合は、フリップフロップ１１１
ａの出力パルスに基づいて映像信号ＤＡＴがサンプリン
グされる。
【００１２】走査信号線駆動回路１０２は、図４６に示
すように、クロック信号ＧＣＫおよび反転クロック信号
／ＧＣＫ（ＧＣＫの反転信号）のタイミングでスタート
信号ＧＳＴを順次転送するシフトレジスタ１１１を備え
ている。この走査信号線駆動回路１０２では、シフトレ
ジスタ１１１において隣接する２つのフリップフロップ
１１１ａ・１１１ａの出力信号の論理演算結果を例えば
ＮＡＮＤゲート１１１ｃによって得て走査信号を得てい
る。具体的には、このＮＡＮＤゲート１１１ｃの出力パ
ルスと、制御回路１０５から供給されるイネーブル信号
ＧＥＮの反転信号／ＧＥＮとの論理演算結果を例えばＮ
ＯＲゲート１１４によって得て、その結果をバッファ回
路１１５を経て走査信号として走査信号線ＧＬn （ｎ＝
１，２，３，４，…）に出力する。
【００１３】ただし、論理演算が不要である場合は、フ
リップフロップ１１１ａの出力が走査信号として利用さ
れる。
【００１４】以上のように、データ信号線駆動回路１０
３および走査信号線駆動回路１０２のいずれにおいて
も、パルス信号を順次転送するシフトレジスタ１１１が
用いられている。このシフトレジスタ１１１は、複数の
フリップフロップ１１１ａが直列に接続されて成る構成
を採っており、例えば、図４５および図４６に示すよう
に、それぞれクロック信号ＳＣＫおよび反転クロック信
号／ＳＣＫならびにクロック信号ＧＣＫおよび反転クロ
ック信号／ＧＣＫによって駆動される。
【００１５】図４７に示すフリップフロップは、１個の
インバータ１２１および２個のクロックトインバータ１
２２・１２３から成っている。２個のクロックトインバ
ータ１２２・１２３に入力されるクロック信号ＣＫおよ
び反転クロック信号／ＣＫは、それぞれ逆位相の関係に
なっている。そして、隣接するフリップフロップにおい
ても、入力されるクロック信号は、それぞれ逆位相の関
係になっている。このタイプのフリップフロップは、一
般にＤ型フリップフロップと称される。
【００１６】他のデータ信号線駆動回路１０３は、例え
ば、図４８に示すように、内部をアクティブ状態にする
セット信号および非アクティブ状態にするリセット信号
によって駆動されるＳＲ型のフリップフロップ１１１ｂ
によって構成されている。
【００１７】ＳＲ型のフリップフロップ１１１ｂは、図
４８および図４９に示すように、前段のフリップフロッ
プ１１１ｂの出力信号Ｇによる制御で入力される反転ク
ロック信号／ＣＫ（／ＳＣＫ）がセット信号として用い
られ、後段のフリップフロップ１１１ｂの出力信号がリ
セット信号ＲＥＳとして用いられる。そして、隣接する
フリップフロップ１１１ｂ・１１１ｂには、それぞれ逆
位相のクロック信号が入力される。このフリップフロッ
プ１１１ｂにおいては、反転クロック信号／ＳＣＫが反
転クロック信号／ＣＫとして用いられている。
【００１８】このフリップフロップ１１１ｂでは、アク
ティブの反転クロック信号／ＣＫが出力信号Ｇによって
導通したＮチャネルトランジスタ１３１を介して入力さ
れると、Ｐチャネルトランジスタ１３２がＯＮする一
方、Ｎチャネルトランジスタ１３３・１３４がＯＦＦす
る。したがって、この場合は、電源レベルの信号がイン
バータ１３５・１３６を介して出力される。また、セッ
ト信号が非アクティブになり、かつリセット信号ＲＥＳ
がアクティブになると、Ｎチャネルトランジスタ１３３
・１３７がＯＮする一方、Ｐチャネルトランジスタ１３
８がＯＦＦするので、接地レベルの信号がインバータ１
３５・１３６を介して出力される。
【００１９】
【発明が解決しようとする課題】ところで、前述のデー
タ信号線駆動回路１０３に用いられているシフトレジス
タ１１１（図４５および図４８参照）においては、クロ
ック信号ＳＣＫおよび反転クロック信号／ＳＣＫが全て
のフリップフロップ１１１ａ…・１１１ｂ…に入力され
ているため、クロック信号線の負荷容量が極めて大きく
なる。そのため、クロック信号線を駆動するための制御
回路１０５を内蔵するコントローラＩＣのような外部Ｉ
Ｃとして、駆動能力の大きなＩＣを使用する必要がある
ので、コストアップだけでなく、消費電力の増加をも招
来してしまう。
【００２０】これに対して、クロック信号線の負荷容量
を小さくするために、シフトレジスタにおける各段（フ
リップフロップ）の出力が有意（アクティブ状態）であ
るときのみ、そのフリップフロップにクロック信号を入
力するような構成が特開平３−１４７５９８号公報に開
示されている。具体的には、このシフトレジスタにおい
ては、クロック信号線と各フリップフロップとを接続す
るか切り離すかが、各フリップフロップの出力信号、ま
たは複数の隣接するフリップフロップの出力信号の論理
合成信号によって制御される。
【００２１】しかし、このような構成において、電源投
入時には、シフトレジスタの内部ノードの状態（電圧レ
ベル）がどのような状態にもなりうる不定状態であるた
め、最悪の場合、電源投入時等に、シフトレジスタの全
ての内部ノードがアクティブ状態になることもある。こ
の状態は、シフトレジスタを初期化するように、非アク
ティブ状態に対応する信号がシフトレジスタ全体を走査
するまで続くことになる。
【００２２】この状態においては、クロック信号がすべ
てのフリップフロップに入力されているので、クロック
信号線の負荷容量は、通常状態（クロック信号が入力さ
れるフリップフロップの数が１個ないし数個に制限され
るようなシフトレジスタに１個のパルス信号が走査され
る状態）に比べて極めて大きくなっている。そのため、
外部ＩＣが、小さい負荷容量に対して最適化されている
ような充分な駆動能力を備えていない場合には、クロッ
ク信号線を所定の時間内に駆動することができず、シフ
トレジスタが動作できなくなる虞がある。
【００２３】前述のように、画素アレイと駆動回路とを
同一のガラス基板上にモノリシックに形成する構成（図
４４参照）では、駆動回路において、近年のＩＣと同
様、消費電力低減、高速動作等を目的とした入力の低電
圧化（小振幅化）が進められている。また、入力インタ
ーフェースの簡素化を図るためにも、入力電圧を小振幅
化する必要性が高まっている。しかしながら、駆動回路
内では、所定の駆動能力を得るために、入力電圧より高
い電圧を使用する必要がある。このため、シフトレジス
タを構成する各フリップフロップに昇圧回路（レベルシ
フト回路）を内蔵させることによって、入力電圧を昇圧
している。
【００２４】ここで、レベルシフト回路の動作マージン
を大きくするために、電流駆動型レベルシフト回路を用
いる場合には、動作時に入力段のトランジスタが常に導
通しているため、定常電流が流れる。このため、シフト
レジスタ内の多数のノードがアクティブとなったときに
は、消費電流が非常に大きくなるだけでなく、電圧降下
が発生することによって以降の動作に支障が生ずること
が懸念される。
【００２５】したがって、電源投入時等に、シフトレジ
スタの内部ノード（各フリップフロップの出力）をリセ
ットすることが必要となる。しかしながら、リセット信
号を外部から供給しようとすると、それを駆動回路を実
装する液晶表示素子に入力するための入力端子数が増加
するだけでなく、制御回路（コントローラ）の負荷も大
きくなってしまう。
【００２６】本発明は、このような従来技術の課題を解
決すべくなされたものであり、上記のリセット信号を外
部から入力せずともシフトレジスタの内部ノードをリセ
ットすることができ、低消費電力化および低コスト化を
実現できる、シフトレジスタを駆動回路の一部として備
えたマトリクス型画像表示装置を提供することを目的と
している。
【００２７】
【課題を解決するための手段】本発明の第１の画像表示
装置は、マトリクス状に設けられた複数の画素と、該画
素に書き込む映像データを供給する複数のデータ信号線
と、映像データの上記画素への書き込みを制御する複数
の走査信号線と、上記データ信号線を駆動するためのデ
ータ信号線駆動回路と、上記走査信号線を駆動するため
の走査信号線駆動回路と、上記データ信号線駆動回路お
よび上記走査信号線駆動回路の少なくとも一方の内部状
態をリセットするリセット手段とを備え、上記データ信
号線駆動回路および走査信号線駆動回路の一部としてシ
フトレジスタを備えたマトリクス型画像表示装置におい
て、上記の課題を解決するために、上記リセット手段
が、通常駆動時には使用しない信号の組み合わせを基
に、上記データ信号線駆動回路および走査信号線駆動回
路の少なくとも一方を構成するシフトレジスタの内部状
態をリセットするためのリセット信号を生成することを
特徴としている。
【００２８】上記の構成では、リセット手段が、上記の
ような信号の特定の組み合わせを基にリセット信号を生
成することにより、このリセット信号を用いてデータ信
号線駆動回路および走査信号線駆動回路に設けられるシ
フトレジスタがリセットされる（内部ノードが非アクテ
ィブ状態になる）。これにより、電源投入時等の不定状
態を回避することができる。また、リセット信号を生成
するために、コントローラ等の外部制御回路で発生する
既存の信号を利用できる。これにより、これらを入力す
るための入力端子の後段にリセット手段を設ければ、リ
セット信号用の入力端子を別途設ける必要がない。それ
ゆえ、外部制御回路の規模の増大を抑えることができる
とともに、端子数の増加も抑えることができる。
【００２９】本発明の第２の画像表示装置は、上記の課
題を解決するために、マトリクス状に設けられた複数の
画素と、該画素に書き込む映像データを供給する複数の
データ信号線と、映像データの上記画素への書き込みを
制御する複数の走査信号線と、上記データ信号線を駆動
するためのデータ信号線駆動回路と、上記走査信号線を
駆動するための走査信号線駆動回路と、上記データ信号
線駆動回路および上記走査信号線駆動回路の少なくとも
一方の内部状態をリセットするリセット手段とを備え、
上記データ信号線駆動回路および走査信号線駆動回路の
一部としてシフトレジスタを備えたマトリクス型画像表
示装置において、上記リセット手段が、表示画像に影響
しない複数の信号の組み合わせを基に、上記データ信号
線駆動回路および走査信号線駆動回路の少なくとも一方
を構成するシフトレジスタの内部状態をリセットするた
めのリセット信号を生成することを特徴としている。
【００３０】この構成では、表示画像に影響しない組み
合わせとして、例えば、帰線期間等画像表示期間以外で
生ずる信号の組み合わせや、表示期間においても表示に
使用しない回路に係る信号の組み合わせが挙げられる。
このような組み合わせによって、画像表示に影響を与え
ることなく、シフトレジスタの内部状態をリセットする
ことが可能となり、電源投入時等の不定状態を回避する
ことができる。
【００３１】本発明の第３の画像表示装置は、上記の課
題を解決するために、同一基板上にマトリクス状に形成
された複数の画素と、該画素に書き込む映像データを供
給する複数のデータ信号線と、映像データの上記画素へ
の書き込みを制御する複数の走査信号線と、基板外部か
ら入力された信号を基に上記データ信号線を駆動するた
めのデータ信号線駆動回路と、基板外部から入力された
信号を基に上記走査信号線を駆動するための走査信号線
駆動回路と、基板外部から入力された信号を基に、上記
データ信号線を駆動に先立って予備充電するプリチャー
ジ回路と、上記データ信号線駆動回路および走査信号線
駆動回路の少なくとも一方の内部状態をリセットするリ
セット手段とを備え、上記データ信号線駆動回路および
走査信号線駆動回路の一部としてシフトレジスタを備え
たマトリクス型画像表示装置において、上記データ信号
線駆動回路、走査信号線駆動回路、およびプリチャージ
回路の少なくとも一つが、上記画素が形成される基板上
に形成されており、上記リセット手段が、上記基板上に
形成されているデータ信号線駆動回路、走査信号線駆動
回路、およびプリチャージ回路の少なくとも一つに対し
て基板外部から入力される複数の信号の組み合わせを基
に、上記データ信号線駆動回路および走査信号線駆動回
路の少なくとも一方を構成するシフトレジスタの内部状
態をリセットするためのリセット信号を生成することを
特徴としている。
【００３２】上記構成によれば、基板上に形成されてい
るデータ信号線駆動回路、走査信号線駆動回路、および
プリチャージ回路の少なくとも一つに対して基板外部か
ら入力される複数の信号の組み合わせを基に、上記デー
タ信号線駆動回路および走査信号線駆動回路の少なくと
も一方を構成するシフトレジスタの内部状態をリセット
するためのリセット信号が生成される。それゆえ、シフ
トレジスタの内部状態をリセットするために、基板外部
から基板上の回路（データ信号線駆動回路、走査信号線
駆動回路、およびプリチャージ回路）に入力される信号
と独立して、リセット信号を基板外部から基板上の回路
に供給することが不要となる。したがって、基板外部か
ら基板上の回路に供給する信号数を低減することができ
る。
【００３３】その結果、基板外部から基板上の回路に信
号を供給するための信号線の本数を低減することがで
き、低コスト化や小型化を図ることができる。また、基
板外部から基板上の回路に信号を供給する外部ＩＣの駆
動能力および電源回路の供給能力を増大させる必要がな
いので、外部ＩＣの低コスト化や低消費電力化を図るこ
とができる。
【００３４】さらに、第３の画像表示装置では、データ
信号線駆動回路、走査信号線駆動回路、およびプリチャ
ージ回路の少なくとも一つが、上記画素が形成される基
板上に形成されているので、データ信号線駆動回路、走
査信号線駆動回路、およびプリチャージ回路の少なくと
も一つを、画素と同一基板上に同一プロセスで形成する
ことが可能になる。
【００３５】本発明の第４の画像表示装置は、上記の課
題を解決するために、同一基板上にマトリクス状に形成
された複数の画素と、該画素に書き込む映像データを供
給する複数のデータ信号線と、映像データの上記画素へ
の書き込みを制御する複数の走査信号線と、基板外部か
ら入力された信号を基に上記データ信号線を駆動するた
めのデータ信号線駆動回路と、基板外部から入力された
信号を基に上記走査信号線を駆動するための走査信号線
駆動回路と、上記データ信号線駆動回路および上記走査
信号線駆動回路の少なくとも一方の内部状態をリセット
するリセット手段とを備え、上記データ信号線駆動回路
および走査信号線駆動回路の一部としてシフトレジスタ
を備えたマトリクス型画像表示装置において、上記デー
タ信号線駆動回路および上記走査信号線駆動回路の少な
くとも一方が、上記画素が形成される基板上に形成され
ており、上記リセット手段が、上記基板上に形成されて
いるデータ信号線駆動回路および走査信号線駆動回路の
少なくとも一方に対して基板外部から入力される複数の
信号の組み合わせを基に、上記データ信号線駆動回路お
よび走査信号線駆動回路の少なくとも一方を構成するシ
フトレジスタの内部状態をリセットするためのリセット
信号を生成することを特徴としている。
【００３６】上記構成によれば、基板上に形成されてい
るデータ信号線駆動回路および走査信号線駆動回路の少
なくとも一方に対して基板外部から入力される複数の信
号の組み合わせを基に、上記データ信号線駆動回路およ
び走査信号線駆動回路の少なくとも一方を構成するシフ
トレジスタの内部状態をリセットするためのリセット信
号が生成される。それゆえ、シフトレジスタの内部状態
をリセットするために、基板外部から基板上の回路（デ
ータ信号線駆動回路および走査信号線駆動回路）に入力
される信号と独立して、リセット信号を基板外部から基
板上の回路に供給することが不要となる。したがって、
基板外部から基板上の回路に供給する信号数を低減する
ことができる。
【００３７】その結果、基板外部から基板上の回路に信
号を供給するための信号線の本数を低減することがで
き、低コスト化や小型化を図ることができる。また、基
板外部から基板上の回路に信号を供給する外部ＩＣの駆
動能力および電源回路の供給能力を増大させる必要がな
いので、外部ＩＣの低コスト化や低消費電力化を図るこ
とができる。
【００３８】さらに、第４の画像表示装置では、上記デ
ータ信号線駆動回路および上記走査信号線駆動回路の少
なくとも一方が、上記画素が形成される基板上に形成さ
れているので、データ信号線駆動回路および走査信号線
駆動回路の少なくとも一方を、画素と同一基板上に同一
プロセスで形成することが可能になる。
【００３９】なお、上記の第１ないし第４の画像表示装
置におけるリセット手段は、複数の信号の極性をデータ
信号線駆動回路または走査信号線駆動回路に適応するよ
うに変換する演算素子であって、複数の信号に基づいて
リセット信号を生成する演算素子、一定レベルにバイア
スする抵抗や容量等によって構成することができる。
【００４０】上記の第１ないし第３の画像表示装置にお
いて、上記リセット手段が、上記データ信号線を駆動に
先立って予備充電するプリチャージ回路の動作を制御す
るプリチャージ制御信号および上記走査信号線駆動回路
が上記走査信号線を駆動するための駆動信号の出力を有
効にするイネーブル信号を基に上記リセット信号を生成
することが好ましい。プリチャージ制御信号およびイネ
ーブル信号は、通常の画像表示モードにおいては同時に
アクティブにならない信号であるので、これらの信号を
元にシフトレジスタの初期化（リセット）を行う際に、
画像表示に影響を与える虞はない。
【００４１】上記の第１ないし第３の画像表示装置にお
いて、上記リセット手段が、上記データ信号線を駆動に
先立って予備充電するプリチャージ回路の動作を制御す
るプリチャージ制御信号および上記走査信号線駆動回路
の動作を開始させるスタート信号を基に上記リセット信
号を生成することが好ましい。この構成では、プリチャ
ージ制御信号および走査信号線駆動回路のスタート信号
を、通常の画像表示期間においては同時にアクティブに
ならない信号として用いることができる。このために
は、例えば、走査線信号回路を構成するシフトレジスタ
にダミーのフリップフロップを追加して画像表示期間を
シフトさせることによって、それらの信号が同時にアク
ティブになる期間を画像表示期間と重ならないようにす
ればよい。したがって、それらの信号を基にシフトレジ
スタの初期化（リセット）を行う際に、画像表示に影響
を与える虞はない。
【００４２】上記の第１ないし第３の画像表示装置にお
いて、上記リセット手段が、上記データ信号線を駆動に
先立って予備充電するプリチャージ回路の動作を制御す
るプリチャージ制御信号および上記データ信号線駆動回
路の動作を開始させるスタート信号を基に上記リセット
信号を生成することが好ましい。プリチャージ制御信号
およびデータ信号線駆動回路のスタート信号は、通常の
画像表示期間においては同時にアクティブにならない信
号であるので、これらの信号を元にシフトレジスタの初
期化（リセット）を行う際に、画像表示に影響を与える
虞はない。
【００４３】上記の第１ないし第４の画像表示装置にお
いて、上記リセット手段が、上記走査信号線駆動回路の
動作を開始させる第１スタート信号および上記データ信
号線駆動回路の動作を開始させる第２スタート信号を基
に上記リセット信号を生成することが好ましい。この構
成では、走査信号線駆動回路のスタート信号およびデー
タ信号線駆動回路のスタート信号を、通常の画像表示期
間においては同時にアクティブにはならない信号として
用いることができる。このためには、例えば、走査線信
号回路を構成するシフトレジスタにダミーのフリップフ
ロップを追加して画像表示期間をシフトさせることによ
って、それらの信号が同時にアクティブになる期間を画
像表示期間と重ならないようにすればよい。したがっ
て、それらの信号を基にシフトレジスタの初期化（リセ
ット）を行う際に、画像表示に影響を与える虞はない。
【００４４】上記の全ての画像表示装置において、電源
投入時から正規の駆動が開始されるまでの間、上記リセ
ット信号を生成する基になる信号が上記リセット手段に
入力されることが好ましい。電源投入時の一定期間、上
記の組み合わせの信号を画像表示装置に入力することに
より、シフトレジスタの初期化（リセット）が行われる
ので、その後、駆動回路を正常に駆動することができ
る。
【００４５】あるいは、上記の全ての画像表示装置にお
いて、電源投入後に表示を中断する期間、上記リセット
信号を生成する基になる信号が上記リセット手段に入力
されることが好ましい。走査パルスがシフトレジスタ内
部に存在するときに表示が中断された場合においても、
表示を中断している期間内に、シフトレジスタの初期化
（リセット）が行われるので、その後、駆動回路を正常
に駆動することができる。
【００４６】上記の全ての画像表示装置において、上記
リセット信号を生成する基になる信号が入力される期間
が、１μsec 以上かつ１００ｍsec 以下であることが好
ましい。この期間であれば、シフトレジスタの初期化
（リセット）を確実に行うことができるとともに、表示
に大きな支障が現れない。
【００４７】本発明の第５の画像表示装置は、上記の課
題を解決するために、上記リセット手段が、上記データ
信号線駆動回路および走査信号線駆動回路の少なくとも
一方を構成するシフトレジスタの内部ノードをリセット
するために、上記内部ノードに付加された容量（キャパ
シタ）であることを特徴としている。
【００４８】この構成では、電源投入時に、容量を用い
てシフトレジスタの初期化（リセット）を行うので、初
期化のためのスイッチが不要であり、回路規模を小さく
することができる。また、初期化スイッチを駆動するた
めの信号を生成する必要がないため、回路構成が単純に
なる。
【００４９】上記の第５の画像表示装置において、上記
容量が、電源電位にリセットすべき上記内部ノードと電
源線との間に接続されていることが好ましい。電源投入
時に、電源線の電位が上昇するのに伴い、容量カップリ
ングにより、電源レベルにリセットすべき内部ノードの
電位も上昇するので、内部状態をリセットすることが可
能になる。
【００５０】上記の第５の画像表示装置において、上記
容量が、接地電位にリセットすべき上記内部ノードと接
地線との間に接続されていることが好ましい。電源投入
時に、電源線の電位が上昇する際にも、容量カップリン
グにより、接地レベルにリセットすべき内部ノードの電
位は上昇しないので、内部状態のリセットをより確実に
行うことが可能になる。
【００５１】本発明の第６の画像表示装置は、上記の課
題を解決するために、上記リセット手段が、上記データ
信号線駆動回路および走査信号線駆動回路の少なくとも
一方を構成するシフトレジスタの内部ノードをリセット
するために、上記内部ノードに付加された抵抗であるこ
とを特徴としている。
【００５２】この構成では、電源投入時に、抵抗を用い
てシフトレジスタの初期化（リセット）を行うので、初
期化のためのスイッチが不要であり、回路規模を小さく
することができる。また、初期化スイッチを駆動するた
めの信号を生成する必要がないため、回路構成が単純に
なる。
【００５３】上記の第６の画像表示装置において、上記
抵抗が、電源電位にリセットすべき上記内部ノードと電
源線との間に付加されていることが好ましい。電源線か
らの微小電流により、内部ノードの電位は、電源レベル
に近づく傾向があるので、内部状態をリセットすること
が可能になる。
【００５４】上記の第６の画像表示装置において、上記
抵抗が、接地電位にリセットすべき上記内部ノードと接
地線との間に付加されていることが好ましい。接地線か
らの微小電流により、上記内部ノードの電位は、接地レ
ベルに近づく傾向があるので、内部状態をリセットする
ことが可能になる。
【００５５】上記の全ての画像表示装置において、上記
リセット手段が、上記データ信号線駆動回路または上記
走査信号線駆動回路を構成する複数のＤ型フリップフロ
ップの内部ノードをリセットすることが好ましい。Ｄ型
フリップフロップを複数段シリアル接続することによ
り、シフトレジスタを構成することができる。このよう
に構成したシフトレジスタでは、回路構成を変えなくて
も、スタート信号の幅を変えることにより、容易に走査
パルスの幅を変えることができる。
【００５６】あるいは、上記の全ての画像表示装置にお
いて、上記リセット手段が、上記データ信号線駆動回路
または上記走査信号線駆動回路を構成する複数のセット
・リセット型フリップフロップの内部ノードをリセット
することが好ましい。セット・リセット型フリップフロ
ップを複数段シリアル接続することにより、シフトレジ
スタを構成することができる。このように構成したシフ
トレジスタでは、入力されるクロック信号の負荷が軽く
なるとともに、動作速度が速いという利点がある。
【００５７】上記のセット・リセット型フリップフロッ
プを有する画像表示装置において、上記リセット手段
が、上記セット・リセット型フリップフロップのセット
信号を非アクティブにし、リセット信号をアクティブに
することが好ましい。セット・リセット型フリップフロ
ップのリセット信号をアクティブにするだけでなく、セ
ット信号を非アクティブにすることにより、上記フリッ
プフロップの初期化を確実に行うことができる。
【００５８】上記の全ての画像表示装置において、上記
リセット手段が、上記データ信号線駆動回路または上記
走査信号線駆動回路を構成する全てのフリップフロップ
の内部ノードをリセットすることが好ましい。シフトレ
ジスタを構成するすべてのセット・リセット型フリップ
フロップを初期化する場合には、全段を同一回路で構成
するので、信号のタイミングずれ等が生じにくい。
【００５９】あるいは、上記の全ての画像表示装置にお
いて、上記リセット手段が、上記データ信号線駆動回路
または上記走査信号線駆動回路を構成するフリップフロ
ップの半分の内部ノードをリセットすることが好まし
い。例えば、シフトレジスタを構成するフリップフロッ
プを１段置きに初期化することにより、次段のフリップ
フロップも初期化できる構成をとることができる。この
場合には、初期化のための付加素子の総数を削減するこ
とができる。
【００６０】上記の全ての画像表示装置は、上記データ
信号線駆動回路または上記走査信号線駆動回路を構成す
る複数のフリップフロップにクロック信号を入力し、ク
ロック信号を入力すべきフリップフロップの少なくとも
前段を含む１つまたは複数の段のフリップフロップの出
力信号によってクロック信号の入力が制御される転送ゲ
ートをさらに備えていることが好ましい。この構成で
は、クロック信号の入力が必要な段にのみ、転送ゲート
を介してクロック信号が入力されるので、クロック信号
線の負荷容量が軽減される。
【００６１】上記転送ゲートを有する画像表示装置は、
上記転送ゲートの後段で、上記データ信号線駆動回路ま
たは上記走査信号線駆動回路の駆動電圧の振幅よりも小
さい上記クロック信号の振幅を上記駆動電圧まで昇圧
し、上記転送ゲートを制御する信号により動作が制御さ
れる昇圧回路をさらに備えていることが好ましい。この
構成では、クロック信号が入力される期間のみ、昇圧回
路が動作する。すなわち、大部分のフリップフロップに
対応する昇圧回路は動作が停止している。したがって、
昇圧回路が動作時に貫通電流が流れるタイプのものであ
る場合には、消費電流の大幅な削減が可能になるととも
に、過剰電流に伴う電圧降下による動作不良が生ずる虞
がなくなる。
【００６２】また、この画像表示装置においては、上記
転送ゲートが遮断されている期間に、上記昇圧回路に電
流が流れないようなレベルの信号が上記昇圧回路に入力
されることが好ましい。この構成においても、クロック
信号が入力されない大部分のフリップフロップに対応す
る昇圧回路で電流が流れないので、消費電流の大幅な削
減が可能になるとともに、過剰電流に伴う電圧降下によ
る動作不良が生ずる虞がなくなる。
【００６３】また、上記の昇圧回路を有する２つの画像
表示装置において、上記転送ゲートが遮断されている期
間に、上記昇圧回路が電源線および接地線の少なくとも
一方から切り離されることが好ましい。この構成におい
ても、クロック信号が入力されない大部分のフリップフ
ロップに対応する昇圧回路で電流が流れないので、消費
電流の大幅な削減が可能になるとともに、過剰電流に伴
う電圧降下による動作不良が生ずる虞がなくなる。
【００６４】上記の全ての画像表示装置（ただし、第３
および第４の画像表示装置を除く）において、上記デー
タ信号線駆動回路および上記走査信号線駆動回路の少な
くとも一方が、上記画素が形成される基板上に形成され
ていることが好ましい。このような構成においては、デ
ータ信号線駆動回路および走査信号線駆動回路の少なく
とも一方を、画素と同一基板上に同一プロセスで形成す
ることが可能になる。
【００６５】本発明の画像表示装置は、上記データ信号
線によって供給された映像データを上記走査信号線によ
る制御の下で上記画素へ書き込むためのアクティブスイ
ッチング素子をさらに備えるマトリクス型画像表示装
置、すなわち、アクティブマトリクス型画像表示装置に
対して好適に適用することができる。
【００６６】また、このアクティブマトリクス型画像表
示装置において、上記データ信号線駆動回路、走査信号
線駆動回路、およびアクティブスイッチング素子の少な
くとも一つを構成する能動素子が、多結晶シリコン薄膜
トランジスタであることが好ましい。このように多結晶
シリコン薄膜を用いてトランジスタを形成すると、従来
のアクティブマトリクス型液晶表示装置に用いられてい
た非晶質シリコン薄膜トランジスタに較べて、極めて駆
動力の高い特性が得られるので、上記の効果に加えて、
画素および上記信号線駆動回路を、容易に、同一基板上
に形成することができるという利点がある。
【００６７】さらに、能動素子が多結晶シリコン薄膜ト
ランジスタである上記のアクティブマトリクス型画像表
示装置において、上記能動素子が、６００℃以下の温度
で形成されることが好ましい。このように、６００℃以
下のプロセス温度で、多結晶シリコン薄膜トランジスタ
を形成する場合には、歪み点温度が低いが、安価でかつ
大型化の容易なガラスを、基板として用いることができ
る。
【００６８】
【発明の実施の形態】〔実施の形態１〕本発明の第１の
実施の形態について図１ないし図１８に基づいて説明す
れば、以下の通りである。なお、本実施の形態におい
て、従来の画像表示装置における要素と同等の機能を有
する要素については、同一の符号を付記する。
【００６９】本実施の形態に係る画像表示装置は、図１
ないし図４に示すように、画素アレイ１と、走査信号線
駆動回路（以降、走査線ドライバと称する）２と、デー
タ信号線駆動回路（以降、データ線ドライバと称する）
３と、プリチャージ回路４と、制御回路５とを備えてい
る。
【００７０】画素アレイ１は、互いに交差する多数の走
査信号線ＧＬ…（ＧＬj,ＧＬj+1,…）および多数のデー
タ信号線ＳＬ…（ＳＬi,ＳＬi+1,…）と、マトリクス状
に配置された画素（図中、ＰＩＸ）１ａ…とを有してい
る。画素１ａは、隣接する２本の走査信号線ＧＬ・ＧＬ
と隣接する２本のデータ信号線ＳＬ・ＳＬとで包囲され
た領域に形成される。
【００７１】本画像表示装置がアクティブマトリクス型
液晶表示装置である場合、上記の画素１ａは、図５に示
すように、データ信号線ＳＬ…によって供給された映像
信号ＤＡＴ（映像データ）を走査信号線ＧＬ…による制
御の下で画素容量ＣP （画素）へ書き込むためのアクテ
ィブスイッチング素子としての電界効果トランジスタか
ら成る画素トランジスタＳＷと、液晶容量ＣL を含む画
素容量ＣP （必要に応じて補助容量ＣS が付加される）
とによって構成される。このような画素１ａにおいて、
画素トランジスタＳＷのドレインおよびソースを介して
データ信号線ＳＬと画素容量ＣP の一方の電極とが接続
され、画素トランジスタＳＷのゲートが走査信号線ＧＬ
に接続され、画素容量ＣP の他方の電極が全画素に共通
の共通電極線（図示せず）に接続されている。これによ
って、画素容量ＣP における液晶容量ＣL に電圧が印加
されると、液晶の透過率または反射率が変調され、画素
アレイ１に映像信号ＤＡＴに応じた画像が表示される。
【００７２】走査線ドライバ２は、制御回路５からのク
ロック信号ＧＣＫ、イネーブル信号ＧＥＮおよびスター
ト信号（スタートパルス）ＧＳＴに基づいて各行の画素
に接続された走査信号線ＧＬj,ＧＬj+1 …に与える走査
信号を順次発生するようになっている。イネーブル信号
ＧＥＮは、走査線ドライバ２の動作を可能にする制御信
号である。走査線ドライバ２は、例えば、図８に示すよ
うに、シフトレジスタ１１を備えることによって、走査
信号を得るように、スタート信号ＧＳＴ（開始信号）を
クロック信号ＧＣＫに同期してシフトさせる。走査信号
は、シフトレジスタ１１の各段の出力信号とイネーブル
信号ＧＥＮとがともにアクティブになったときに得られ
る。
【００７３】データ線ドライバ３は、制御回路５により
与えられた映像信号ＤＡＴ（映像データ）を制御回路５
からのクロック信号ＳＣＫおよびスタート信号（スター
トパルス）ＳＳＴに基づいてサンプリングして各列の画
素に接続されたデータ信号線ＳＬi,ＳＬi+1 …に出力す
るようになっている。このデータ線ドライバ３は、例え
ば、図７に示すように、シフトレジスタ１１を備えるこ
とによって、映像信号ＤＡＴをサンプリングするための
信号を得るように、スタート信号ＳＳＴ（開始信号）を
クロック信号ＳＣＫに同期してシフトさせる。
【００７４】プリチャージ回路４は、データ信号線ＳＬ
への映像信号の出力を補助するために、映像信号の出力
に先立って、予めデータ信号線ＳＬを予備充電する回路
である。このプリチャージ回路４は、図６に示すよう
に、インバータ４ａと、複数のアナログスイッチ４ｂ…
とを有している。インバータ４ａは、制御回路５から与
えられるプリチャージ制御信号ＰＣＴを反転する。アナ
ログスイッチ４ｂは、データ信号線ＳＬ毎に設けられて
おり、プリチャージ制御信号ＰＣＴおよびその反転信号
によって開閉する。プリチャージ制御信号ＰＣＴがアク
ティブである期間に、チャージレベル信号ＰＳＧが、ア
ナログスイッチ４ｂに取り込まれて、データ信号線ＳＬ
n （ｎ＝１，２，３，４…）に出力される。これによっ
て、データ信号線ＳＬn は、チャージレベル信号ＰＳＧ
の電位に予備充電される。
【００７５】なお、液晶表示装置の仕様（画面サイズ、
画素数、入力信号の周波数等）によっては予備充電が不
要になる場合もあるので、そのような場合にはこのプリ
チャージ回路４も不要となる。
【００７６】制御回路５は、走査線ドライバ２、データ
線ドライバ３およびプリチャージ回路４の動作を制御す
るための各種の制御信号を生成する回路である。制御信
号としては、クロック信号ＧＣＫ・ＳＣＫ、スタート信
号ＧＳＴ・ＳＳＴ、イネーブル信号ＧＥＮ、映像信号Ｄ
ＡＴ、プリチャージ制御信号ＰＣＴ、チャージレベル信
号ＰＳＧ等が用意されている。
【００７７】各画像表示装置は、データ線ドライバ３内
の後述するシフトレジスタ１１（図図７参照）を初期化
（リセット）するための初期化信号（リセット信号）／
ＩＮＩＴを生成するＮＡＮＤゲート８をさらに備えてい
る。ローアクティブの初期化信号／ＩＮＩＴは、制御回
路５からの複数の異なる種類の信号の組み合わせによっ
て生成される。このため、上記のＮＡＮＤゲート８は、
制御回路５からの異なる２種類の信号が入力されてお
り、これら信号の否定論理積（ＮＡＮＤ）を初期化信号
／ＩＮＩＴとして、走査線ドライバ２およびデータ線ド
ライバ３に出力する。
【００７８】例えば、図１に示す画像表示装置では、イ
ネーブル信号ＧＥＮとプリチャージ制御信号ＰＣＴとを
基に初期化信号／ＩＮＩＴが生成される。図２に示す画
像表示装置では、スタート信号ＧＳＴとプリチャージ制
御信号ＰＣＴとを基に初期化信号／ＩＮＩＴが生成され
る。図３に示す画像表示装置では、スタート信号ＳＳＴ
とプリチャージ制御信号ＰＣＴとを基に初期化信号／Ｉ
ＮＩＴが生成される。図４に示す画像表示装置では、ス
タート信号ＧＳＴ・ＳＳＴを基に初期化信号／ＩＮＩＴ
が生成される。
【００７９】初期化信号／ＩＮＩＴ（リセット信号）を
生成する基になるこれらの制御信号の組み合わせは、リ
セット信号を生成する基になる信号として、通常の画像
表示期間においては使用しないか、または表示画像に影
響しないようにすることができる組み合わせであるの
で、シフトレジスタ１１の初期化のみに用いることがで
きる。
【００８０】続いて、上記のデータ線ドライバ３および
走査線ドライバ２について詳細に説明する。
【００８１】図７に、点順次駆動方式のデータ線ドライ
バ３を示す。このデータ線ドライバ３は、シフトレジス
タ１１、バッファ回路１２およびサンプリングスイッチ
１３を備えている。
【００８２】シフトレジスタ１１は、直列に接続された
複数のＤ型のフリップフロップ（図中、ＤＦＦ）１１ａ
…と、複数のＮＡＮＤゲート１１ｃ…とを備えている。
フリップフロップ１１ａは、クロック信号ＣＫ（ＳＣ
Ｋ）および反転クロック信号／ＣＫ（／ＳＣＫ）のタイ
ミングに同期して、入力信号ＩＮを順次転送して出力信
号ＯＵＴ（Ｎ1 ・Ｎ2 ・Ｎ3 ・Ｎ4 …）として出力す
る。
【００８３】Ｄ型のフリップフロップ１１ａは、具体的
には、図８に示すように、１個のインバータ２１、２個
のクロックトインバータ２２・２３およびＰチャネルト
ランジスタ２４から成っている。クロックトインバータ
２２とインバータ２１とが直列に接続され、クロックト
インバータ２３がインバータ２１と並列に、かつ入出力
の向きを逆にして接続されている。Ｐチャネルトランジ
スタ２４は、ドレインが電源線に接続され、ソースがク
ロックトインバータ２２の出力とインバータ２１の入力
との間に接続され、ゲートに初期化信号／ＩＮＩＴが入
力される。２個のクロックトインバータ２２・２３に入
力されるクロック信号は、それぞれ逆位相の関係となる
ように設定されている。また、隣接するフリップフロッ
プ１１ａ・１１ａにおいては、クロックトインバータ２
２・２３に入力されるクロック信号が逆位相の関係とな
るように設定されている。上記のように構成される、フ
リップフロップ１１ａは、電源投入時等に、初期化信号
／ＩＮＩＴにより内部ノードが高電位に初期化される結
果、各出力が非アクティブとなる。なお、初期化信号／
ＩＮＩＴは、ローレベルのときにアクティブになる。す
なわち、初期化信号／ＩＮＩＴがローレベルのときに、
フリップフロップ１１ａの内部ノードが初期化される。
【００８４】ＮＡＮＤゲート１１ｃは、１つのフリップ
フロップ１１ａの入力信号ＩＮおよび出力信号ＯＵＴが
ともに一方の入力に与えられ、次段のフリップフロップ
１１ａの出力信号ＯＵＴが他方の入力に与えられる。Ｎ
ＡＮＤゲート１１ｃは、クロック信号ＳＣＫおよび反転
クロック信号／ＳＣＫならびにスタート信号ＳＳＴの設
計仕様、シフトレジスタ１１の構成等によっては不要に
なる場合がある。その場合は、各フリップフロップ１１
ａの出力信号ＯＵＴが直接バッファ回路１２に与えられ
る。
【００８５】バッファ回路１２は、分岐する２つの信号
経路を有しており、一方の信号経路に配される偶数個の
インバータと、他方の信号経路に配される奇数個のイン
バータとを有している。このように構成されるバッファ
回路１２は、シフトレジスタ１１の各出力段から出力さ
れる出力信号ＯＵＴを保持および増幅するとともに、奇
数個のインバータが配された信号経路で出力信号ＯＵＴ
を反転させる。それぞれの信号経路におけるインバータ
の数は、図に示した数に限定されない。
【００８６】サンプリングスイッチ１３は、Ｐチャネル
トランジスタ１３ａとＮチャネルトランジスタ１３ｂと
が並列かつコンプリメンタリ接続された構成を成してい
る。このようなサンプリングスイッチ１３においては、
バッファ回路１２から出力される逆位相の関係にある２
つの信号Ｓn ・／Ｓn （ｎ＝１，２，３，４，…）によ
ってＰチャネルトランジスタ１３ａおよびＮチャネルト
ランジスタ１３ｂが開閉する。サンプリングスイッチ１
３がＯＮするタイミングで取り込まれた映像信号ＤＡＴ
は、データ信号線ＳＬn （ｎ＝１，２，３，４，…）に
出力される。
【００８７】図９に、走査線ドライバ２を示す。この走
査線ドライバ２は、シフトレジスタ１１、ＮＯＲゲート
１４およびバッファ回路１５を備えている。
【００８８】ＮＯＲゲート１４は、シフトレジスタ１１
の各出力段から出力された信号とイネーブル信号ＧＥＮ
の反転信号である反転イネーブル信号／ＧＥＮとの論理
和否定を出力する。これによって、走査線ドライバ２
は、反転イネーブル信号／ＧＥＮのパルス幅で規定され
た一定のパルス幅を有する走査信号を出力する。バッフ
ァ回路１５は、１個以上のインバータを有しており、Ｎ
ＯＲゲート１４の出力信号を保持および増幅する。
【００８９】図１０に、本発明のシフトレジスタ１１の
他の構成例を示す。このシフトレジスタ１１では、図９
に示すシフトレジスタ１１と同様、フリップフロップ１
１ａ…を有しているが、初期化信号／ＩＮＩＴが１段置
きのフリップフロップ１１ａ…に入力される。１段置き
にフリップフロップ１１ａ…を初期化しても、クロック
信号の条件次第で、初期化されたフリップフロップ１１
ａの出力により次段のフリップフロップ１１ａも初期化
できるので、動作に支障はない。
【００９０】この具体例を、Ｄ型のフリップフロップ１
１ａを備えるシフトレジスタ１１について説明する。初
期化スイッチ、例えば、図８に示すＰチャネルトランジ
スタ２４のように内部ノードを初期化するためのトラン
ジスタを備えるフリップフロップ１１ａがクロック信号
ＣＫ（反転クロック信号／ＣＫではなく）に同期する段
のみである場合、初期化期間においては、クロック信号
ＣＫを非アクティブにすることによって、初期化された
フリップフロップ１１ａの出力が次段に入力される。し
たがって、次段に初期化スイッチを備えていないフリッ
プフロップ１１ａが配されていても、そのフリップフロ
ップ１１ａの内部状態も初期化される。
【００９１】このように、初期化すべきフリップフロッ
プ１１ａの数を減らすことで、初期化用のスイッチの数
が削減されるとともに、初期化信号ラインの負荷が軽減
されるというメリットがある。
【００９２】引き続き、本画像表示装置の動作を説明す
る。
【００９３】図１１のタイミングチャートに、制御回路
５から出力される各制御信号を示す。ここで、ハッチン
グ部分は、映像信号ＤＡＴが有効である期間、すなわち
表示に用いるデータが入力される期間を示し、それ以外
の期間はブランキング期間（帰線期間）である。また、
図１１の下側のタイミングチャートは、時間軸が拡張し
て描かれたクロック信号ＧＣＫに基づく各制御信号を示
している。
【００９４】プリチャージ制御信号ＰＣＴがアクティブ
のときに、データ信号線ＳＬがチャージレベル信号ＰＳ
Ｇのレベルに予備充電され、その後、データ信号線ＳＬ
に映像信号ＤＡＴが書き込まれる。そして、イネーブル
信号ＧＥＮ（図９の走査ドライバ２では反転イネーブル
信号／ＧＥＮを用いている）がアクティブのときに、映
像信号ＤＡＴがデータ信号線ＳＬから画素１ａに書き込
まれる。このように、通常駆動時、すなわち、画像表示
装置が通常に動作しているときには、このタイミングチ
ャートから分かるように、イネーブル信号ＧＥＮおよび
プリチャージ制御信号ＰＣＴは、同時にアクティブにな
らない。したがって、図１に示すように、イネーブル信
号ＧＥＮとプリチャージ制御信号ＰＣＴとの否定論理積
信号（初期化信号／ＩＮＩＴ）を、走査線ドライバ２お
よびデータ線ドライバ３を構成するシフトレジスタ１１
のリセット信号として用いることができる。
【００９５】この場合、画像表示装置の電源投入時に
は、図１２のタイミングチャートに示すようにリセット
動作が行われる。具体的には、電源が投入された後、予
め定められた期間（リセット期間ＴRES ）は、イネーブ
ル信号ＧＥＮおよびプリチャージ制御信号ＰＣＴがとも
にアクティブ（ハイレベル）であるので、ＮＡＮＤゲー
ト８からローレベルの初期化信号／ＩＮＩＴが出力され
てリセット動作が行われる。リセット期間終了後は、イ
ネーブル信号ＧＥＮおよびプリチャージ制御信号ＰＣＴ
の少なくとも一方が非アクティブ（ローレベル）にな
り、初期化信号／ＩＮＩＴも非アクティブ（ハイレベ
ル）となるため、通常動作に移行する。
【００９６】また、図１１に示すように、スタート信号
ＳＳＴおよびプリチャージ制御信号ＰＣＴは、通常駆動
時には、同時にアクティブにならない。したがって、図
３に示すように、スタート信号ＳＳＴおよびプリチャー
ジ制御信号ＰＣＴの否定論理積信号（初期化信号／ＩＮ
ＩＴ）を、シフトレジスタ１１のリセット信号として用
いることができる。この場合も、画像表示装置の電源投
入後、予め定められた期間（リセット期間ＴRES ）に
は、図１３のタイミングチャートに示すように、スター
ト信号ＳＳＴおよびプリチャージ制御信号ＰＣＴがとも
にアクティブとなり、リセット動作が行われる。また、
リセット期間終了後は、スタート信号ＳＳＴおよびプリ
チャージ制御信号ＰＣＴの少なくとも一方が非アクティ
ブになり、通常動作に移行する。
【００９７】また、図１１に示すように、通常駆動時の
ほとんどの期間において、スタート信号ＧＳＴおよびプ
リチャージ制御信号ＰＣＴが同時にアクティブにならな
いようにすることができる。具体的には、スタート信号
ＧＳＴがアクティブの期間において、映像信号ＤＡＴが
有効ではないので、プリチャージ制御信号ＰＣＴを非ア
クティブに保つようなタイミングを得ることが可能であ
る。したがって、図２に示すように、スタート信号ＧＳ
Ｔおよびプリチャージ制御信号ＰＣＴの否定論理積信号
である初期化信号／ＩＮＩＴを、シフトレジスタ１１の
リセット信号として用いることができる。この場合も、
画像表示装置の電源投入時、予め定められた期間（リセ
ット期間ＴRES ）には、図１４のタイミングチャートに
示すように、スタート信号ＧＳＴおよびプリチャージ制
御信号ＰＣＴがともにアクティブとなり、リセット動作
が行われる。なお、通常駆動時には、初期化信号／ＩＮ
ＩＴが一時的にアクティブになるが、この期間は、映像
信号ＤＡＴが有効ではないので、このリセット動作は表
示画像に影響しない。
【００９８】ここで、スタート信号ＧＳＴがアクティブ
の期間において映像信号ＤＡＴが有効でないようにする
には、スタート信号ＧＳＴをそのまま走査信号を作成す
るために用いるのではなく、図９に示すように、スター
ト信号ＧＳＴを、まず初段のフリップフロップ１１ａ
（ダミーのフリップフロップ）でシフトさせればよい。
これは、スタート信号ＧＳＴと他の信号とを組み合わせ
るような場合（例えば、図１５のタイミングチャートに
示す次の例）に共通している。
【００９９】また、図１１に示すように、スタート信号
ＧＳＴおよびスタート信号ＳＳＴが同時にアクティブに
ならない期間を選択することができる。具体的には、ス
タート信号ＧＳＴがアクティブの期間において、映像信
号ＤＡＴが有効ではないので、スタート信号ＳＳＴを非
アクティブに保つようなタイミングを得ることが可能で
ある。したがって、図４に示すように、スタート信号Ｇ
ＳＴおよびスタート信号ＳＳＴの積信号である初期化信
号／ＩＮＩＴを、シフトレジスタ１１のリセット信号と
して用いることができる。この場合も、画像表示装置の
電源投入時には、図１５のタイミングチャートに示すよ
うに、スタート信号ＧＳＴおよびスタート信号ＳＳＴが
ともにアクティブの期間でリセット動作が行われる。
【０１００】また、図１１に示すように、通常駆動時の
ほとんどの期間において、スタート信号ＧＳＴおよびス
タート信号ＳＳＴが同時にアクティブにならないように
することができる。具体的には、スタート信号ＧＳＴが
アクティブの期間において、映像信号ＤＡＴが有効では
ないので、スタート信号ＳＳＴを非アクティブに保つよ
うなタイミングを得ることが可能である。したがって、
図４に示すように、スタート信号ＧＳＴおよびスタート
信号ＳＳＴの否定論理積信号である初期化信号／ＩＮＩ
Ｔを、シフトレジスタ１１のリセット信号として用いる
ことができる。この場合も、画像表示装置の電源投入
時、予め定められた期間（リセット期間Ｔ RES ）には、
図１５のタイミングチャートに示すように、スタート信
号ＧＳＴおよびスタート信号ＳＳＴがともにアクティブ
となり、リセット動作が行われる。なお、通常駆動時に
は、初期化信号／ＩＮＩＴが一時的にアクティブになる
が、この期間は、映像信号ＤＡＴが有効ではないので、
このリセット動作は表示画像に影響しない。
【０１０１】上記の例は、いずれも電源投入時の初期化
についての例であるが、シフトレジスタ１１の初期化に
ついては、電源投入時に限らず、通常動作期間中に表示
動作を中断させる場合にも、同様にシフトレジスタ１１
の初期化を行うことができる。この場合は、図１６のタ
イミングチャートに示すように、例えば、表示期間（通
常動作）において、表示動作を中断させている期間（映
像信号ＤＡＴを無効にしている期間）に、イネーブル信
号ＧＥＮおよびプリチャージ制御信号ＰＣＴを強制的に
アクティブに変化させることによって、初期化信号／Ｉ
ＮＩＴをアクティブに変化させることができる。これに
より、通常駆動時でない表示中断期間にリセット動作が
行われる。
【０１０２】また、この場合、シフトレジスタ１１内の
いずれかのフリップフロップ１１ａがアクティブになっ
たままになっている可能性がある。このとき、後に述べ
るように、一部の回路（例えば、レベルシフト回路等）
が動作していると、消費電流増加の原因になるか、また
は駆動回路を構成する一部のトランジスタのみ経時劣化
が大きくなって動作が不安定になる虞がある。これに対
して、表示動作を中断させたときにもシフトレジスタ１
１を初期化することによって、このような問題を回避す
ることができる。
【０１０３】また、リセット期間については、シフトレ
ジスタ１１の全段を確実に初期化するだけの期間が最低
限必要であるとともに、画像表示に影響を及ぼさない、
例えば、電源投入後、画像が表示されるまでの時間が長
くなりすぎないような期間に抑える必要がある。本実施
の形態では、シフトレジスタ１１の全段を確実に初期化
するために、図１２ないし図１５に示すリセット期間Ｔ
RES を１μsec 以上必要とし、かつ画像表示に悪影響を
与えないために、リセット期間ＴRES を１００ｍsec 以
下に制限している。
【０１０４】以上に述べたように、本画像表示装置にお
いては、通常の表示動作においては使用しない信号の組
み合わせに基づいてリセット信号を生成することが可能
である。これによって、リセット信号を外部から入力す
る必要がなくなる。それゆえ、シフトレジスタ１１を制
御するための信号を制御回路５から走査線ドライバ２お
よびデータ線ドライバ３に供給するための信号線の負荷
が必要以上に大きくなることを防ぐことができる。した
がって、画像表示装置としての動作安定化が図られる。
また、制御回路５を内蔵する外部ＩＣの駆動能力および
電源回路の供給能力を増大させる必要がないので、外部
ＩＣの低コスト化や低消費電力化が図られる。
【０１０５】ここで、表示形態の異なる表示モードにつ
いて説明する。この表示モードでは、図１７に示すよう
に、画面２８における上側および下側の領域に所定幅の
サイドブラック部２８ａ・２８ａを表示する。この表示
モードは、アスペクト比が４：３の画像表示装置におい
て、１６：９の画像を表示する場合等に相当する。この
ようなサイドブラック部２８ａ・２８ａを表示する場
合、プリチャージ回路４からデータ信号線ＳＬにサイド
ブラック表示用の映像信号ＤＡＴを出力することによっ
て実現できる。具体的には、サイドブラック期間におい
て、データ線ドライバ３は、映像信号をデータ信号線Ｓ
Ｌ…へ出力しない停止状態にあり、黒表示のレベルに設
定されたチャージレベル信号ＰＳＧを、プリチャージ回
路４から全データ信号線ＳＬ…に一斉に出力する。
【０１０６】このとき、図１８のタイミングチャートに
示すように、イネーブル信号ＧＥＮおよびプリチャージ
制御信号ＰＣＴが同時にアクティブになる期間が存在す
る。したがって、イネーブル信号ＧＥＮおよびプリチャ
ージ制御信号ＰＣＴの否定論理積信号によって、シフト
レジスタ１１の初期化を行おうとすると、シフトレジス
タ１１は、サイドブラック期間に初期化されるために動
作を停止する。しかし、サイドブラック期間中は、デー
タ線ドライバ３を動作させないので、データ線ドライバ
３のシフトレジスタ１１を初期化しても差し支えない。
一方、走査線ドライバ２のシフトレジスタ１１について
は、初期化によって動作が停止するとサイドブラック部
２８ａ・２８ａを表示できなくなるので、サイドブラッ
ク期間中の初期化は不適である。
【０１０７】したがって、サイドブラック部２８ａ・２
８ａを表示する表示モードを備えた画像表示装置では、
この表示モードの動作時に、少なくとも走査線ドライバ
２のシフトレジスタ１１が初期化されないように構成さ
れる必要がある。例えば、上記の表示モードの動作時
に、ＮＡＮＤゲート８からの初期化信号／ＩＮＩＴの供
給路を遮断する手段、例えばスイッチを設けることが挙
げられる。
【０１０８】あるいは、上記の表示モードの動作時に走
査線ドライバ２のシフトレジスタ１１が初期化されない
ようにするには、走査線ドライバ２が初期化機能を備え
ていなくてもよい。なぜなら、走査線ドライバ２は、デ
ータ線ドライバ３に比べて動作周波数が２〜３桁小さい
ので、初期化による信号線負荷の低減を行わなくても誤
動作が生じにくく、また、消費電力の増加も小さいから
である。
【０１０９】このように、本実施の形態では、通常駆動
時の信号の組み合わせとしては存在する（すなわち、通
常駆動時に同時にアクティブになる）が、表示画像には
影響を及ぼさないような組み合わせの信号に基づいてリ
セット信号を生成することも可能であり、その場合も、
リセット信号を外部から入力する必要がなくなる。
【０１１０】〔実施の形態２〕本発明の第２の実施の形
態について図１９ないし図２２に基づいて説明すれば、
以下の通りである。なお、本実施の形態および以降の実
施の形態において、前述の実施の形態１における要素と
同等の機能を有する要素については、同一の符号を付記
して、その説明を省略する。
【０１１１】本実施の形態に係る画像表示装置は、図１
９に示すように、前述の各画像表示装置（図１ないし図
４参照）と同様、画素アレイ１、走査線ドライバ２、デ
ータ線ドライバ３、プリチャージ回路４、制御回路５お
よびＮＡＮＤゲート８を備えている。また、本画像表示
装置は、さらにインバータ９を備えている。このインバ
ータ９は、ＮＡＮＤゲート８の出力信号を反転してハイ
アクティブの初期化信号ＩＮＩＴを出力する。
【０１１２】なお、図１９では、便宜上、図１の画像表
示装置と同様、イネーブル信号ＧＥＮとプリチャージ制
御信号ＰＣＴとの組み合わせを用いた例についてのみ示
している。しかしながら、これに限らず、図２ないし図
４の画像表示装置で用いた信号の組み合わせについて
も、本画像表示装置に適用できる。また、走査線ドライ
バ２においても同様の構成を採ることができ、これは以
降の実施の形態３および５についても同様である。
【０１１３】本画像表示装置のデータ線ドライバ３にお
けるシフトレジスタ１１は、図２０に示すように、Ｄ型
のフリップフロップ１１ａの代わりに、ＳＲ（セット・
リセット）型のフリップフロップ（図中、ＳＲＦＦ）１
１ｂ…を有している。このシフトレジスタ１１において
は、隣接するフリップフロップ１１ｂ・１１ｂについ
て、前段のフリップフロップ１１ｂから当該段のフリッ
プフロップ１１ｂに入力される信号が活性化信号Ｇとし
て利用され、後段のフリップフロップ１１ｂの出力信号
ＯＵＴが当該段のフリップフロップ１１ｂのリセット信
号ＲＥＳとして利用される。また、隣接するフリップフ
ロップ１１ｂ・１１ｂには、それぞれ逆位相のクロック
信号が入力される。
【０１１４】なお、走査線ドライバ２におけるシフトレ
ジスタ１１も同様に構成される。
【０１１５】ＳＲ型のフリップフロップ１１ｂは、具体
的には、図２１に示すように、Ｐチャネルトランジスタ
３１〜３３、Ｎチャネルトランジスタ３４〜３９および
インバータ４０・４１から成っている。このフリップフ
ロップ１１ｂにおいては、クロック信号ＳＣＫまたは反
転クロック信号／ＳＣＫがクロック信号／ＣＫとして用
いられている。
【０１１６】Ｐチャネルトランジスタ３１およびＮチャ
ネルトランジスタ３５・３６は電源線と接地線との間に
直列に接続され、Ｐチャネルトランジスタ３２・３３お
よびＮチャネルトランジスタ３７・３８も、同様に電源
線と接地線との間に直列に接続されている。トランジス
タ３１・３５の接続点およびトランジスタ３３・３７の
接続点は、Ｎチャネルトランジスタ３９を介して接地線
に接続されるとともに、インバータ４０の入力端に接続
されている。Ｐチャネルトランジスタ３３およびＮチャ
ネルトランジスタ３７のゲートは、インバータ４０の出
力端（インバータ４１の入力端）に接続されている。
【０１１７】クロック信号／ＣＫは、Ｎチャネルトラン
ジスタ３４を介してＰチャネルトランジスタ３１および
Ｎチャネルトランジスタ３６・３８のゲートに入力され
る。リセット信号ＲＥＳは、Ｐチャネルトランジスタ３
２およびＮチャネルトランジスタ３５のゲートに入力さ
れる。初期化信号ＩＮＩＴは、Ｎチャネルトランジスタ
３９のゲートに入力される。
【０１１８】このように構成されるフリップフロップ１
１ｂは、活性化信号Ｇおよびクロック信号／ＣＫが同時
にアクティブの期間にセットされる結果、出力（ＯＵ
Ｔ）がアクティブ状態となり、リセット信号ＲＥＳがア
クティブの期間にリセットされる結果、出力が非アクテ
ィブ状態となる。この動作を繰り返すことによって、ス
タート信号ＳＳＴ（ＧＳＴ）が後段に順次転送される。
また、電源投入時等に、各フリップフロップ１１ｂの内
部ノードが初期化信号ＩＮＩＴによって低電位に初期化
されると、出力がそれぞれ非アクティブとなる。
【０１１９】他のＳＲ型のフリップフロップ１１ｂは、
図２２に示すように、さらにＰチャネルトランジスタ４
２を有している。このＰチャネルトランジスタ４２は、
電源線とＰチャネルトランジスタ３１およびＮチャネル
トランジスタ３６・３８のゲートとの間に接続されてい
る。また、前述の活性化信号Ｇは、Ｐチャネルトランジ
スタ４２のゲートにも入力される。
【０１２０】このように構成されるフリップフロップ１
１ｂにおいては、活性化信号Ｇは、クロック信号／ＣＫ
の入力を制御すると同時に、内部状態をリセットする機
能を持っている。すなわち、活性化信号Ｇがアクティブ
であるときには、クロック信号／ＣＫが入力されると、
フリップフロップ１１ｂがセットされ、活性化信号Ｇが
非アクティブなときには、クロック信号／ＣＫの入力が
遮断されるとともに、セット信号（反転）のレベルをＰ
チャネルトランジスタ４２を介して高電位に変化させて
内部状態を非アクティブにしている。これにより、フリ
ップフロップとしての安定した動作が可能となる。
【０１２１】本実施の形態の画像表示装置のようにＳＲ
型のフリップフロップ１１ｂを用いたシフトレジスタ１
１についても、前述の実施の形態１の画像表示装置と同
様に、外部から別途リセット信号を供給することなく内
部状態のリセットを行うことができる。したがって、上
記のような構成を採用することによって、画像表示装置
としての動作安定化が図られるだけでなく、外部ＩＣの
低コスト化や低消費電力化が図られる。
【０１２２】なお、フリップフロップ１１ｂとしては、
図２１および図２２に例示した回路に限らず、同等の機
能を有する類似の回路をも含む。
【０１２３】〔実施の形態３〕本発明の第３の実施の形
態について図２３ないし図２５に基づいて説明すれば、
以下の通りである。
【０１２４】本実施の形態に係る画像表示装置は、図２
３に示すように、前述の各画像表示装置（図１ないし図
４参照）と同様、画素アレイ１、走査線ドライバ２、デ
ータ線ドライバ３、プリチャージ回路４、制御回路５お
よびＮＡＮＤゲート８を備えている。また、本画像表示
装置は、さらにインバータ１０を備えている。このイン
バータ１０は、初期化信号／ＩＮＩＴの出力経路と並列
に設けられており、ＮＡＮＤゲート８の出力信号（初期
化信号／ＩＮＩＴ）を反転してハイアクティブの初期化
信号ＩＮＩＴを出力する。したがって、走査線ドライバ
２およびデータ線ドライバ３のシフトレジスタ１１に
は、図２０に示すシフトレジスタ１１とは異なり、図２
４に示すように、２種類の初期化信号ＩＮＩＴ・／ＩＮ
ＩＴが与えられる。
【０１２５】なお、本実施の形態でも、実施の形態２と
同様、図２３では、便宜上、図１の画像表示装置と同
様、イネーブル信号ＧＥＮとプリチャージ制御信号ＰＣ
Ｔとの組み合わせを用いた例についてのみ示している。
【０１２６】上記のシフトレジスタ１１に設けられるＳ
Ｒ型のフリップフロップ１１ｂは、図２５に示すよう
に、図２１に示すシフトレジスタ１１にさらにＰチャネ
ルトランジスタ４３・４４を備えて構成されている。Ｐ
チャネルトランジスタ４３は、電源線とリセット信号Ｒ
ＥＳの供給線との間に接続されている。Ｐチャネルトラ
ンジスタ４２は、電源線とＰチャネルトランジスタ３１
およびＮチャネルトランジスタ３６・３８のゲートとの
間に接続されている。また、初期化信号／ＩＮＩＴは、
Ｐチャネルトランジスタ４３・４４のゲートに入力され
る。
【０１２７】このように構成されるフリップフロップ１
１ｂは、初期化信号／ＩＮＩＴがアクティブであるとき
には、セット信号（反転）およびリセット信号のレベル
を、それぞれＰチャネルトランジスタ４４・４３を介し
て高電位に変化させて内部状態を非アクティブにしてい
る。つまり、このフリップフロップ１１ｂは、内部ノー
ドだけでなく、入力ノード（セット信号およびリセット
信号）も初期化するように構成されている。これによ
り、前段のフリップフロップ１１ｂの出力によって、一
旦初期化された内部ノードの電位レベルが変化すること
が回避されるので、シフトレジスタ１１を確実に初期化
することができる。
【０１２８】本実施の形態の画像表示装置でも、前述の
実施の形態１および２の画像表示装置と同様に、外部か
ら別途リセット信号を供給することなく内部状態のリセ
ットを行うことができる。したがって、画像表示装置と
しての動作安定化が図られるだけでなく、外部ＩＣの低
コスト化や低消費電力化が図られる。
【０１２９】なお、フリップフロップ１１ｂとしては、
図２５に例示した回路に限らず、同等の機能を有する類
似の回路をも含む。また、セット信号およびリセット信
号を初期化するための構成も例示した回路に限定されな
いのは勿論である。
【０１３０】〔実施の形態４〕本発明の第４の実施の形
態について図２６ないし図３３に基づいて説明すれば、
以下の通りである。
【０１３１】本実施の形態に係る画像表示装置は、図２
６に示すように、前述の各画像表示装置（図１ないし図
４参照）と同様、画素アレイ１、走査線ドライバ２、デ
ータ線ドライバ３、プリチャージ回路４および制御回路
５を備えているが、ＮＡＮＤゲート８は備えていない。
したがって、走査線ドライバ２およびデータ線ドライバ
３内のシフトレジスタには、初期化信号／ＩＮＩＴが与
えられない。
【０１３２】本画像表示装置のデータ線ドライバ３のシ
フトレジスタ１１は、図２７に示すように、実施の形態
１におけるシフトレジスタ１１（図７参照）とほぼ同様
に構成されているが、各フリップフロップ１１ａに初期
化信号／ＩＮＩＴが与えられない。
【０１３３】このシフトレジスタ１１に設けられるＤ型
のフリップフロップ１１ａは、図２８に示すように、実
施の形態１におけるフリップフロップ１１ａ（図８参
照）と同様、インバータ２１およびクロックトインバー
タ２２・２３を備えており、さらに、Ｐチャネルトラン
ジスタ２４の代わりに、容量素子（容量）２５を備えて
いる。この容量素子２５は、インバータ２１およびクロ
ックトインバータ２２間に設けられる内部ノードＮ1 と
電源線との間に接続されている。このように構成される
フリップフロップ１１ａでは、電源投入時に、電源線の
電位レベルが上昇するときに、この容量素子２５を介し
て電源線に結合された内部ノードＮ1 の電位も上昇する
ので、出力が非アクティブ状態に初期化される。
【０１３４】本画像表示装置における他のフリップフロ
ップ１１ａは、図２９に示すように、上記の容量素子２
５の代わりに、抵抗素子（抵抗）２６を備えている。こ
の抵抗素子２６も、電源線と内部ノードＮ1 との間に接
続されている。このように構成されるフリップフロップ
１１ａでは、電源投入時に、電源線の電位レベルが上昇
するときに、抵抗素子２６を介して内部ノードＮ1 の電
位も上昇するので、出力が非アクティブ状態に初期化さ
れる。
【０１３５】本画像表示装置のデータ線ドライバ３のシ
フトレジスタ１１は、図３０に示すように、実施の形態
２におけるシフトレジスタ１１（図２０参照）とほぼ同
様に構成されているが、各フリップフロップ１１ｂに初
期化信号ＩＮＩＴが与えられない。
【０１３６】このシフトレジスタ１１に設けられるＳＲ
型のフリップフロップ１１ｂは、図３１に示すように、
実施の形態２におけるフリップフロップ１１ｂ（図２１
参照）におけるＮチャネルトランジスタ３９の代わりに
容量素子（容量）４５を備えている。この容量素子４５
は、インバータ４０の入力端である内部ノードＮ11と接
地線との間に接続されている。このように構成されるフ
リップフロップ１１ｂでは、電源投入時に、電源線の電
位レベルが上昇するときにも、内部ノードＮ11の電位
は、容量素子４５を介した結合によって接地電位に固定
されるので、出力が非アクティブ状態に初期化される。
【０１３７】本画像表示装置における他のフリップフロ
ップ１１ｂは、図３２に示すように、さらに容量素子
（容量）４６・４７を備えている。容量素子４６は、Ｐ
チャネルトランジスタ３１のゲートである内部ノードＮ
12と電源線との間に接続され、容量素子４７は、Ｐチャ
ネルトランジスタ３３のゲートである内部ノードＮ13と
電源線との間に接続されている。このように構成される
フリップフロップ１１ｂでは、電源投入時に、電源線の
電位レベルが上昇するときに、前述のように、内部ノー
ドＮ11の電位が、容量素子４５を介した結合によって接
地電位に固定されるだけでなく、内部ノードＮ12・Ｎ13
の電位が、容量素子４６・４７を介した結合によって電
源電位に固定されるので、出力が非アクティブ状態に初
期化される。
【０１３８】本画像表示装置におけるさらに他のフリッ
プフロップ１１ｂは、図３３に示すように、容量素子４
５〜４７に代えて抵抗素子（抵抗）４８〜５０を備えて
いる。このように構成されるフリップフロップ１１ｂで
は、電源投入時に、電源線の電位レベルが上昇するとき
に、内部ノードＮ11の電位が、抵抗素子４８を介して内
部ノードＮ11の電位が接地電位に固定されるとともに、
内部ノードＮ12・Ｎ13の電位が、抵抗素子４９・５０を
介して電源電位に固定されるので、出力が非アクティブ
状態に初期化される。
【０１３９】以上のように、本実施の形態におけるフリ
ップフロップ１１ａ・１１ｂは、外部から初期化信号が
与えられなくても、容量または抵抗素子によって内部ノ
ードを初期化する。それゆえ、本実施の形態の画像表示
装置でも、前述の各実施の形態の画像表示装置と同様
に、外部から別途リセット信号を供給することなく内部
状態のリセットを行うことができる。したがって、画像
表示装置としての動作安定化が図られるだけでなく、外
部ＩＣの低コスト化や低消費電力化が図られる。また、
初期化のための信号配線やスイッチ等を必要とせず、回
路構成の複雑化および配線負荷容量の増大を抑えること
ができる。
【０１４０】なお、本実施の形態では、データ線ドライ
バ３のシフトレジスタ１１について説明したが、走査線
ドライバ２のシフトレジスタ１１も、上記と同様なフリ
ップフロップ１１ａまたは１１ｂを備えている。
【０１４１】〔実施の形態５〕本発明の第５の実施の形
態について図１ないし図４ならびに図３４ないし図３９
に基づいて説明すれば、以下の通りである。
【０１４２】本実施の形態に係る画像表示装置は、図１
ないし図４に示すように、実施の形態１の各画像表示装
置と同様、画素アレイ１、走査線ドライバ２、データ線
ドライバ３、プリチャージ回路４、制御回路５およびＮ
ＡＮＤゲート８を備えている。また、本画像表示装置に
おけるデータ線ドライバ３においては、図３４に示すよ
うに、シフトレジスタ１１が転送ゲート１１ｄ…を備え
ている。
【０１４３】転送ゲート１１ｄは、フリップフロップ１
１ａ毎に設けられており、クロック信号ＳＣＫ（ＣＫ）
を入力する第１信号経路と、反転クロック信号／ＳＣＫ
（／ＣＫ）を入力する第２信号経路とを有している。第
１信号経路および第２信号経路の開閉は、例えば、同じ
段のフリップフロップ１１ａに入力される入力信号ＩＮ
（前段のフリップフロップ１１ａからの出力信号ＯＵ
Ｔ）と、その段のフリップフロップ１１ａからの出力信
号ＯＵＴとの組み合わせ信号（例えば和信号）によって
制御される。
【０１４４】上記のように構成されるシフトレジスタ１
１において、フリップフロップ１１ａに入力される入力
信号ＩＮによって第１および第２信号経路が閉じるの
で、クロック信号ＳＣＫおよび反転クロック信号／ＳＣ
Ｋが転送ゲート１１ｄを介してフリップフロップ１１ａ
に入力される。一方、フリップフロップ１１ａから出力
される出力信号ＯＵＴによって第１および第２信号経路
が閉じるので、クロック信号ＳＣＫおよび反転クロック
信号／ＳＣＫが転送ゲート１１ｄを介してフリップフロ
ップ１１ａに入力される。
【０１４５】このような転送ゲート１１ｄを設けること
によって、シフトレジスタ１１では、動作させるフリッ
プフロップ１１ａにのみクロック信号ＳＣＫおよび反転
クロック信号／ＳＣＫを供給するので、全てのフリップ
フロップ１１ａ…にクロック信号ＳＣＫおよび反転クロ
ック信号／ＳＣＫを供給する構成に比べてクロック信号
線の負荷容量が大幅に軽減される。これにより、消費電
力が低減するとともに、制御回路５の駆動能力を小さく
することができる。また、クロック信号線の遅延が小さ
くなる結果、シフトレジスタ１１の動作マージンを拡大
することができる。
【０１４６】ここで、Ｄ型のフリップフロップ１１ａを
備えたシフトレジスタ１１では、少なくとも前段のフリ
ップフロップ１１ａの出力（当該段への入力）および当
該段のフリップフロップ１１ａのいずれか一方がアクテ
ィブのときに転送ゲート１１ｄが導通する。これは、各
フリップフロップ１１ａの内部状態が、アクティブに遷
移するとき、および非アクティブに遷移するときの双方
でクロック信号が入力される必要があるからである。
【０１４７】一方、ＳＲ型のフリップフロップ１１ｂの
場合、クロック信号の入力は、実施の形態２で述べたよ
うに、前段のフリップフロップ１１ｂの出力信号によっ
て制御される（例えば、図２０および図２１参照）。例
えば、説明を簡単にするために、図３５に示すように、
クロック信号を転送ゲート１１ｄを介して入力するよう
に構成すれば、前段のフリップフロップ１１ｂの出力が
アクティブのときに転送ゲート１１ｄが導通する。これ
は、各フリップフロップ１１ｂの内部状態がアクティブ
に遷移するときのみクロック信号が入力される必要があ
るからである。一方、内部状態が非アクティブに遷移す
るときは、後段のフリップフロップ１１ｂの出力を用い
るので、クロック信号が不要である。
【０１４８】ただし、ＳＲ型のフリップフロップ１１ｂ
であっても、前記のＤ型のフリップフロップ１１ａのよ
うに、アクティブに遷移するとき、および非アクティブ
に遷移するときの双方でクロック信号の入力が必要にな
るタイプのフリップフロップも存在する。したがって、
このようなフリップフロップを用いるシフトレジスタ１
１においては、少なくとも前段のフリップフロップの出
力および当該段のフリップフロップの出力のいずれか一
方がアクティブのときに転送ゲート１１ｄを導通させな
ければならない。
【０１４９】したがって、ＳＲ型のフリップフロップ１
１ｂ（実施の形態２ないし４）を備えたシフトレジスタ
１１は、上記のような転送ゲート１１ｄ…を有するシフ
トレジスタ１１とほぼ同様にクロック信号の入力を制限
することができる。
【０１５０】なお、転送ゲート１１ｄを制御するための
信号は、上記の例に限らず、他の信号を用いることも可
能である。例えば、前々段や後段のフリップフロップの
出力がアクティブ状態にあるときにも、該当段の転送ゲ
ート１１ｄを導通させてもよい。したがって、本実施の
形態では、転送ゲート１１ｄを導通させる信号として、
クロック信号を入力すべきフリップフロップの少なくと
も前段を含む１つまたは複数の段のフリップフロップの
出力信号を用いればよいことになる。
【０１５１】ただし、必要以上に転送ゲート１１ｄの導
通状態を長引かせることは、負荷を増大させる結果を招
くので、回避するべきである。
【０１５２】本画像表示装置の他のデータ線ドライバ３
におけるシフトレジスタ１１は、図３６に示すように、
昇圧回路としてのレベルシフト回路（図中、ＬＳ）１１
ｆを内蔵するフリップフロップ１１ａを備えている。こ
の画像表示装置では、クロック信号ＳＣＫおよび反転ク
ロック信号／ＳＣＫの振幅が、データ線ドライバ３に付
与される電源電圧の振幅よりも小さく設定されている。
したがって、クロック信号ＳＣＫおよび反転クロック信
号／ＳＣＫは、転送ゲート１１ｄの通過後、レベルシフ
ト回路１１ｆによって電源電圧まで昇圧される。
【０１５３】このようなレベルシフト回路１１ｆを備え
ることにより、クロック信号ＳＣＫおよび反転クロック
信号／ＳＣＫの振幅が制御回路５（外部コントローラ）
の出力振幅と同一になる。それゆえ、制御回路５と駆動
系（特に、走査線ドライバ２、データ線ドライバ３およ
びプリチャージ回路４）との間にレベルシフト用のＩＣ
を付加する必要がなくなる。これにより、インターフェ
ースの簡素化とコストの削減が実現される。
【０１５４】レベルシフト回路１１ｆとしては、定常的
に電流が流れる電流駆動型の回路と、信号が変化すると
きだけ電流が流れる電圧駆動型の回路とがあるが、電流
駆動型のレベルシフト回路の方が動作マージンが大き
い。したがって、後述するように、単結晶シリコン上の
ＭＯＳトランジスタよりも駆動能力の劣る多結晶シリコ
ン薄膜トランジスタ等で構成する場合に安定動作を得る
には、電流駆動型のレベルシフト回路を用いることが望
ましい。
【０１５５】しかし、上記のレベルシフト回路１１ｆ
は、シフトレジスタ１１を構成する各フリップフロップ
１１ａに内蔵されており、その数は数百以上に上る。こ
のため、レベルシフト回路１１ｆが電流駆動型の回路で
構成される場合には、消費電流が非常に大きくなる。例
えば、カムコーダや携帯情報端末に用いられる２ないし
４型の画像表示装置では、画像表示装置全体では数ｍＡ
以下の消費電流であるのに対し、レベルシフト回路が全
て動作すると数十ｍＡ以上の電流が流れる場合がある。
その結果、消費電力が大幅に増加するだけでなく、過大
な電流による電源レベルの低下のために駆動回路が動作
しなくなる虞がある。
【０１５６】したがって、同時に動作させるレベルシフ
ト回路１１ｆの数を最小限に抑えることが必要である。
そのためには、転送ゲート１１ｄを制御する信号と同一
の信号で、レベルシフト回路１１ｆの動作を制御するこ
とが有効である。このような構成によって、クロック信
号が、動作させるフリップフロップ１１ａにのみ入力さ
れ、かつ必要なレベルまで昇圧される一方、他の段のフ
リップフロップ１１ａにおいては、クロック信号が入力
されず、また、レベルシフト回路１１ｆの動作も停止し
て電流が流れなくなる。
【０１５７】上記の構成を実現するには、Ｄ型のフリッ
プフロップ１１ａを用いる場合、図３６に示すように、
転送ゲート１１ｄの後段に動作制御可能なレベルシフト
回路１１ｆを配置すればよい。また、図３６に示すシフ
トレジスタ１１におけるフリップフロップ１１ａの代わ
りにＳＲ型のフリップフロップ１１ｂを用いる場合、図
３７に示すように、フリップフロップ１１ｂにおいて、
Ｎチャネルトランジスタ３４とＰチャネルトランジスタ
３１との間にレベルシフト回路１１ｆを配置すればよ
い。このレベルシフト回路１１ｆは、活性化信号Ｇによ
って動作する。これによって、フリップフロップ１１ｂ
は、レベルシフトの機能と転送ゲート１１ｄの機能とを
併せ持つ回路として構成される。
【０１５８】ここで、フリップフロップの動作を停止さ
せる方法としては、(1) レベルシフト回路への入力信号
を定常電流が流れないようなレベルにすること、および
(2)レベルシフト回路への電源供給経路を遮断すること
が挙げられる。
【０１５９】(1) を実現するには、例えば、図３８に示
すようなレベルシフト回路を用いればよい。
【０１６０】このレベルシフト回路は、入力回路６１・
６２および出力回路６３・６４によって構成されてい
る。入力回路６１は、入力信号／ＩＮを入力する部分で
あり、Ｐチャネルトランジスタ６１ａおよびＮチャネル
トランジスタ６１ｂから成っている。入力回路６２は、
入力信号ＩＮを入力する部分であり、Ｐチャネルトラン
ジスタ６２ａ・６２ｂおよびＮチャネルトランジスタ６
２ｃから成っている。出力回路６３は、Ｐチャネルトラ
ンジスタ６３ａおよびＮチャネルトランジスタ６３ｂか
ら成っている。出力回路６４は、Ｐチャネルトランジス
タ６４ａおよびＮチャネルトランジスタ６４ｂから成っ
ている。
【０１６１】このように構成されるレベルシフト回路で
は、活性化信号Ｇの状態によって動作が異なる。このレ
ベルシフト回路は、活性化信号Ｇがアクティブのとき
に、入力回路６１・６２から入力信号ＩＮ・／ＩＮが取
り込まれて、通常のレベルシフト回路として動作する。
また、このレベルシフト回路は、活性化信号Ｇが非アク
ティブのときに、入力回路６１・６２から電源レベルの
信号が入力される（中間レベルではない）ので、貫通電
流が流れなくなる。
【０１６２】一方、(2) を実現するには、例えば、図３
９に示すようなレベルシフト回路を用いればよい。
【０１６３】このレベルシフト回路は、Ｐチャネルトラ
ンジスタ７１〜７４およびＮチャネルトランジスタ７５
〜７９によって構成されている。Ｐチャネルトランジス
タ７１は、定電流源として機能し、電圧Ｖb によって制
御される。Ｎチャネルトランジスタ７５・７６は、カレ
ントミラー回路を構成し、それぞれＰチャネルトランジ
スタ７２・７３の能動負荷となる。Ｎチャネルトランジ
スタ７７・７８は、それぞれ入力信号ＩＮ・／ＩＮを入
力するために、活性化信号Ｇによって制御される。ま
た、Ｎチャネルトランジスタ７９は、トランジスタ７１
〜７３・７５・７６からなるレベルシフト機能を有する
部分（レベルシフト機能部）と接地線との間を活性化信
号Ｇによって接続したり、切り離したりする。Ｐチャネ
ルトランジスタ７４は、活性化信号Ｇによって、出力信
号ＯＵＴを出力する出力線を電源線と接続したり切り離
したりする。
【０１６４】上記のように構成されるレベルシフト回路
も、活性化信号Ｇの状態によって動作が異なる。このレ
ベルシフト回路は、活性化信号Ｇがアクティブのとき
に、通常のレベルシフト回路として動作する。また、こ
のレベルシフト回路は、活性化信号Ｇが非アクティブの
ときに、Ｎチャネルトランジスタ７９によってレベルシ
フト機能部が接地線から切り離されるので、レベルシフ
ト機能部における電流経路が遮断されて貫通電流が流れ
なくなる。しかも、出力線は、Ｐチャネルトランジスタ
７４によって電源電位に固定される。
【０１６５】なお、本実施の形態では、データ線ドライ
バ３のシフトレジスタ１１について説明したが、走査線
ドライバ２のシフトレジスタ１１も、上記と同様なフリ
ップフロップ１１ａまたは１１ｂを備えている。
【０１６６】〔実施の形態６〕本発明の第６の実施の形
態について図４０ないし図４２に基づいて説明すれば、
以下の通りである。
【０１６７】本実施の形態に係る画像表示装置は、図４
０に示すように、実施の形態１の画像表示装置と同様、
画素アレイ１と、走査線ドライバ２と、データ線ドライ
バ３と、プリチャージ回路４と、制御回路５とを備えて
おり、さらに電源回路６を備えている。
【０１６８】この画像表示装置では、走査線ドライバ２
およびデータ線ドライバ３が画素アレイ１とともに、絶
縁性基板、例えばガラス基板７上に形成されている（ド
ライバモノリシック構造）。絶縁性基板（基板）として
は、サファイヤ基板、石英基板、無アルカリガラス等が
用いられることが多い。また、画素トランジスタＳＷと
して薄膜トランジスタが用いられ、走査線ドライバ２お
よびデータ線ドライバ３は薄膜トランジスタにより構成
されている。
【０１６９】なお、図４０において、ガラス基板７上に
形成される構成は、図３に示す駆動系（両ドライバ２・
３、プリチャージ回路４およびＮＡＮＤゲート８）と同
じであるが、これに限らず、前述の各実施の形態で説明
した構成であってもよい。
【０１７０】電源回路６は、走査線ドライバ２に与える
高電位側の電源電圧ＶHGと低電位側の電源電圧ＶHLとを
出力するとともに、データ線ドライバ３およびプリチャ
ージ回路４に与える高電位側の電源電圧ＶHSと低電位側
の電源電圧ＶSLとを出力する。また、電源回路６は、ガ
ラス基板７に対向して配される図示しないガラス基板上
の共通電極に与える共通電位ＣＯＭを出力する。
【０１７１】このような構成において、走査線ドライバ
２およびデータ線ドライバ３は、画面（表示領域）とほ
ぼ同じ長さの領域に広く分散して配置されているので、
クロック信号を含む制御信号を供給するための配線は極
めて長くなる。したがって、制御信号供給線の負荷容量
も極めて大きくなるので、制御信号を局所的に入力する
ことによる制御信号供給線の負荷容量の削減効果も大き
くなる。
【０１７２】また、本画像表示装置は、前述の各実施の
形態で説明した、外部からのリセット信号の供給が不要
な構成を備えているので、リセット信号供給用の信号線
を別途設ける必要がない。それゆえ、制御回路５から走
査線ドライバ２およびデータ線ドライバ３への信号線の
負荷が必要以上に大きくなることを防ぐことができる。
したがって、画像表示装置としての動作安定化が図られ
る。また、制御回路５を内蔵する外部ＩＣの駆動能力お
よび電源回路６の供給能力を増大させる必要がないの
で、外部ＩＣの低コスト化や低消費電力化が図られる。
【０１７３】また、データ線ドライバ３および走査線ド
ライバ２を画素１ａ…と同一のガラス基板７上にモノリ
シックに形成することにより、ガラス基板７の外部から
は、制御回路５からの制御信号と、電源回路６からの各
種電圧とが入力されるのみである。それゆえ、本画像表
示装置においては、外付のＩＣをドライバとして用いた
画像表示装置に比べ、ガラス基板７への入力端子数が少
なくなる。その結果、ガラス基板７に部品を実装するた
めのコストや、その実装に伴う不良の発生を低減するこ
とができる。したがって、駆動回路の製造コストや実装
コストの低減および駆動回路の信頼性の向上を図ること
ができる。
【０１７４】ところで、前記の薄膜トランジスタは、図
４１に示すような構造を有する多結晶シリコン薄膜トラ
ンジスタである。この構造においては、ガラス基板７上
に汚染防止用のシリコン酸化膜８１が堆積されており、
その上に電界効果トランジスタが形成されている。
【０１７５】上記の薄膜トランジスタは、シリコン酸化
膜８１上に形成されたチャネル領域８２ａ、ソース領域
８２ｂおよびドレイン領域８２ｃからなる多結晶シリコ
ン薄膜８２と、さらにその上に形成されたゲート絶縁膜
８３、ゲート電極８４、層間絶縁膜８５および金属配線
８６・８６により構成されている。
【０１７６】上記の多結晶シリコン薄膜トランジスタ
は、絶縁性基板上の多結晶シリコン薄膜を活性層とする
順スタガー（トップゲート）構造を成しているが、本実
施の形態ではこれに限らず、逆スタガー構造等の他の構
造のトランジスタであってよい。また、本画像表示装置
では、単結晶シリコン薄膜トランジスタ、非晶質シリコ
ン薄膜トランジスタ、または他の材料からなる薄膜トラ
ンジスタも適用することが可能である。
【０１７７】上記のような多結晶シリコン薄膜トランジ
スタを用いることによって、実用的な駆動能力を有する
走査線ドライバ２およびデータ線ドライバ３を、画素ア
レイ１が形成されるガラス基板７上に、画素１ａ…とほ
ぼ同一の製造工程で作製することができる。また、多結
晶シリコン薄膜トランジスタは、単結晶シリコントラン
ジスタ（ＭＯＳトランジスタ）に比べて、駆動能力が１
ないし２桁も小さい。それゆえ、このようなトランジス
タによってシフトレジスタを構成するには、トランジス
タのサイズを大きくする必要があるので、入力負荷容量
も大きくなる傾向がある。したがって、制御信号を局所
的に入力することによる制御信号供給線の負荷容量の削
減効果も大きくなる。
【０１７８】また、多結晶シリコン薄膜トランジスタ
は、閾値電圧等の特性が、単結晶上のＭＯＳトランジス
タよりも劣っているので、このようなトランジスタによ
って前述のレベルシフト回路を構成するには、定常電流
が流れる電流駆動型を採用せざるを得ない場合がある。
したがって、本実施の形態の画像表示装置のように電源
投入時等に初期化を行うことにより、過大な電流が流れ
るのを防ぐ効果が特に顕著になる。
【０１７９】前記の薄膜トランジスタは、例えば、以下
のプロセスによって製造される。
【０１８０】まず、図４２（ａ）に示すガラス基板７上
に、非晶質シリコン薄膜a-Siを堆積させる（図４２
（ｂ））。次いで、その非晶質シリコン薄膜a-Siにエキ
シマレーザを照射することにより、多結晶シリコン薄膜
８２を形成する（図４２（ｃ））。この多結晶シリコン
薄膜８２を所望の形状にパターニングし（図４２
（ｄ））、その上に二酸化シリコンからなるゲート絶縁
膜８３を形成する（図４２（ｅ））。
【０１８１】さらに、ゲート電極８４をアルミニウム等
で形成する（図４２（ｆ））。その後、多結晶シリコン
薄膜８２においてソース領域８２ｂおよびドレイン領域
８２ｃとなるべき部分に不純物（ｎ型領域には燐、ｐ型
領域には硼素）を注入する（図４２（ｇ）（ｈ））。ｎ
型領域に不純物を注入する際には、ｐ型領域をレジスト
８８でマスクし（図４２（ｇ））、ｐ型領域に不純物を
注入する際には、ｎ型領域をレジスト８８でマスクする
（図４２（ｈ））。
【０１８２】そして、二酸化シリコン、窒化シリコン等
からなる層間絶縁膜８５を堆積させ（図４２（ｉ））、
層間絶縁膜８５にコンタクトホール８５ａ…を形成する
（図４２（ｊ））。最後に、コンタクトホール８５ａ…
にアルミニウム等の金属配線８６…を形成する（図４２
（ｋ））。
【０１８３】上記のプロセスにおける最高温度は、ゲー
ト絶縁膜８３を形成するときの６００℃以下である。し
たがって、絶縁性基板として、耐熱性が極めて高い高価
な石英基板を用いる必要がなくなり、米国コーニング社
の１７３７ガラスのような安価な高耐熱性ガラスを使用
することができる。それゆえ、液晶表示装置を安価に提
供することが可能になる。
【０１８４】なお、液晶表示装置の製造においては、上
記のようにして作製された薄膜トランジスタの上に、さ
らに別の層間絶縁膜を介して、透明電極（透過型液晶表
示装置の場合）または反射電極（反射型液晶表示装置の
場合）を形成する。
【０１８５】前記のプロセスを採用することにより、安
価で大面積化が可能なガラス基板上に多結晶シリコン薄
膜トランジスタを形成することができる。それゆえ、画
像表示装置の低コスト化および大型化を容易に実現する
ことができる。
【０１８６】以上、本実施の形態および前記の他の実施
の形態において、幾つかの例を示した。しかしながら、
本発明は、上記の各実施の形態に限定されることなく、
各実施の形態の組み合わせた構成や、同様の概念に基づ
く全ての構成に適用される。
【０１８７】
【発明の効果】以上のように、本発明の第１のマトリク
ス型画像表示装置は、マトリクス状に設けられた複数の
画素と、該画素に書き込む映像データを供給する複数の
データ信号線と、映像データの上記画素への書き込みを
制御する複数の走査信号線と、上記データ信号線を駆動
するためのデータ信号線駆動回路と、上記走査信号線を
駆動するための走査信号線駆動回路と、上記データ信号
線駆動回路および上記走査信号線駆動回路の少なくとも
一方の内部状態をリセットするためのリセット手段とを
備え、上記データ信号線駆動回路および走査信号線駆動
回路の一部としてシフトレジスタを備え、上記リセット
手段が、上記データ信号線駆動回路および走査信号線駆
動回路の少なくとも一方を構成するシフトレジスタの内
部状態をリセットするためのリセット信号を通常駆動時
には使用しない複数の信号の組み合わせを基に生成する
構成である。
【０１８８】これにより、電源投入時等に、シフトレジ
スタがリセット（初期化）されるので、データ信号線駆
動回路および走査信号線駆動回路の主要部であるシフト
レジスタを制御する信号（クロック信号等）を選択入力
している場合には、信号線負荷が必要以上に大きくなる
ことを防ぐことができる。したがって、画像表示装置と
しての動作安定化を図るとともに、制御信号を供給する
外部ＩＣの駆動能力および電源回路の供給能力を増大さ
せる必要がないので外部ＩＣの低コスト化や低消費電力
化を図ることができるという効果を奏する。
【０１８９】本発明の第２のマトリクス型画像表示装置
は、第１のマトリクス型画像表示装置と同様の画素、デ
ータ信号線、走査信号線、データ信号線駆動回路、およ
び走査信号線駆動回路を備え、さらに、上記内部状態を
リセットするためのリセット手段として、上記データ信
号線駆動回路および走査信号線駆動回路の少なくとも一
方を構成するシフトレジスタの内部状態をリセットする
ためのリセット信号を表示画像に影響しない複数の信号
の組み合わせを基に生成するリセット手段を備えている
構成である。
【０１９０】これにより、表示画像に影響しない信号の
組み合わせを用いて、画像表示に影響を与えることな
く、シフトレジスタの内部状態をリセットすることが可
能となり、電源投入時等の不定状態を回避することがで
きる。したがって、第１の画像表示装置と同様、画像表
示装置としての動作安定化を図るとともに、外部ＩＣの
低コスト化や低消費電力化を図ることができるという効
果を奏する。
【０１９１】本発明の第３のマトリクス型画像表示装置
は、第１のマトリクス型画像表示装置と同様の画素、デ
ータ信号線、走査信号線、データ信号線駆動回路、走査
信号線駆動回路、およびリセット手段に加えて、基板外
部から入力された信号を基に、上記データ信号線を駆動
に先立って予備充電するプリチャージ回路を備え、上記
データ信号線駆動回路、走査信号線駆動回路、およびプ
リチャージ回路の少なくとも一つが、上記画素が形成さ
れる基板上に形成されており、上記リセット手段が、上
記基板上に形成されているデータ信号線駆動回路、走査
信号線駆動回路、およびプリチャージ回路の少なくとも
一つに対して基板外部から入力される複数の信号の組み
合わせを基に、上記データ信号線駆動回路および走査信
号線駆動回路の少なくとも一方を構成するシフトレジス
タの内部状態をリセットするためのリセット信号を生成
する構成である。
【０１９２】本発明の第４のマトリクス型画像表示装置
は、第１のマトリクス型画像表示装置と同様の画素、デ
ータ信号線、走査信号線、データ信号線駆動回路、走査
信号線駆動回路、およびリセット手段を備え、上記デー
タ信号線駆動回路および走査信号線駆動回路の少なくと
も一方が、画素とともに基板上に形成されており、上記
リセット手段が、上記基板上に形成されているデータ信
号線駆動回路および走査信号線駆動回路の少なくとも一
方に対して基板外部から入力される複数の信号の組み合
わせを基に、上記データ信号線駆動回路および走査信号
線駆動回路の少なくとも一方を構成するシフトレジスタ
の内部状態をリセットするためのリセット信号を生成す
る構成である。
【０１９３】上記第３および第４の構成によれば、シフ
トレジスタの内部状態をリセットするために、基板外部
から基板上の回路に入力される信号と独立して、リセッ
ト信号を基板外部から基板上の回路に供給することが不
要となるので、基板外部から基板上の回路に供給する信
号数を低減することができる。
【０１９４】その結果、基板外部から基板上の回路に信
号を供給するための信号線の本数を低減することがで
き、低コスト化や小型化を図ることができる。また、基
板外部から基板上の回路に信号を供給する外部ＩＣの駆
動能力および電源回路の供給能力を増大させる必要がな
いので、外部ＩＣの低コスト化や低消費電力化を図るこ
とができるという効果を奏する。
【０１９５】上記の第１ないし第３の画像表示装置にお
いて、上記リセット手段が、（１）プリチャージ回路を
制御するプリチャージ制御信号および走査信号線駆動回
路のためのイネーブル信号の組み合わせ、（２）プリチ
ャージ制御信号および走査信号線駆動回路の動作を開始
させるスタート信号の組み合わせ、および（３）プリチ
ャージ制御信号およびデータ信号線駆動回路の動作を開
始させるスタート信号の組み合わせを基にリセット信号
を生成する。上記の第１ないし第４の画像表示装置にお
いて、上記リセット手段が、（４）走査信号線駆動回路
の動作を開始させる第１スタート信号およびデータ信号
線駆動回路の動作を開始させる第２スタート信号の組み
合わせを基にリセット信号を生成する。
【０１９６】（１）および（３）の信号は、通常の画像
表示期間においては、同時にアクティブにはならない信
号である。また、（２）および（４）の信号を、通常の
画像表示期間においては同時にアクティブにならない信
号として用いることができる。このためには、例えば、
走査線信号回路を構成するシフトレジスタにダミーのフ
リップフロップを追加して画像表示期間をシフトさせる
ことによって、それらの信号が同時にアクティブになる
期間を画像表示期間と重ならないようにすればよい。
【０１９７】それゆえ、それらの信号を基にシフトレジ
スタの初期化（リセット）を行う際に、画像表示に影響
を与える虞はない。したがって、リセットの信頼性を向
上させることができる。
【０１９８】上記の全ての画像表示装置において、電源
投入時から正規の駆動が開始されるまでの間、上記リセ
ット信号を生成する基になる信号が上記リセット手段に
入力されるので、シフトレジスタの初期化（リセット）
が行われても、その後の駆動回路の動作を正常に維持す
ることができる。
【０１９９】あるいは、上記の全ての画像表示装置にお
いて、電源投入後に表示を中断する期間、上記リセット
信号を生成する基になる信号が上記リセット手段に入力
されるので、表示を中断している期間内に、シフトレジ
スタの初期化（リセット）が行われても、その後の駆動
回路の動作を正常に維持することができる。
【０２００】上記の全ての画像表示装置において、上記
リセット信号を生成する基になる信号が入力される期間
が、１μsec 以上かつ１００ｍsec 以下であるので、シ
フトレジスタの初期化（リセット）を確実に行うことが
できるとともに、表示に大きな支障が現れない。
【０２０１】本発明の第５のマトリクス型画像表示装置
は、第１のマトリクス型画像表示装置と同様の画素、デ
ータ信号線、走査信号線、データ信号線駆動回路、およ
び走査信号線駆動回路を備え、さらに、上記データ信号
線駆動回路および走査信号線駆動回路の少なくとも一方
を構成するシフトレジスタの内部ノードをリセットする
ために、上記内部ノードに付加された容量とを備えてい
る構成である。
【０２０２】これにより、電源投入時に、容量を用いて
シフトレジスタの初期化（リセット）を行うので、初期
化のためのスイッチが不要である。したがって、第１の
画像表示装置の効果に加えて、回路規模を小さくすると
ともに、初期化スイッチを駆動するための信号を生成す
る必要がないために回路構成の単純化を図ることができ
るという効果を奏する。
【０２０３】上記の第５の画像表示装置において、上記
容量が、電源電位にリセットすべき上記内部ノードと電
源線との間に接続されていれば、容量カップリングによ
り、内部状態を電源レベルにリセットすることが可能に
なる。また、上記の第５の画像表示装置において、上記
容量が、接地電位にリセットすべき上記内部ノードと接
地線との間に接続されていれば、容量カップリングによ
り、内部状態を接地レベルにリセットするので、リセッ
トをより確実に行うことが可能になる。
【０２０４】本発明の第６のマトリクス型画像表示装置
は、第１のマトリクス型画像表示装置と同様の画素、デ
ータ信号線、走査信号線、データ信号線駆動回路、走査
信号線駆動回路、およびリセット手段を備え、上記リセ
ット手段が、上記データ信号線駆動回路および走査信号
線駆動回路の少なくとも一方を構成するシフトレジスタ
の内部ノードをリセットするために、上記内部ノードに
付加された抵抗である構成である。
【０２０５】本発明の第６の画像表示装置では、上記リ
セット手段が、内部ノードに付加された抵抗であるの
で、初期化のためのスイッチが不要であり、回路規模を
小さくすることができる。また、初期化スイッチを駆動
するための信号を生成する必要がないため、回路構成が
単純になる。
【０２０６】上記の第６の画像表示装置において、上記
抵抗が、電源電位にリセットすべき上記内部ノードと電
源線との間に付加されていれば、電源線からの微小電流
により、内部状態をリセットすることが可能になる。ま
た、上記の第６の画像表示装置において、上記抵抗が、
接地電位にリセットすべき上記内部ノードと接地線との
間に付加されていれば、接地線からの微小電流により、
内部状態をリセットすることが可能になる。
【０２０７】上記の全ての画像表示装置において、上記
リセット手段が、上記データ信号線駆動回路または上記
走査信号線駆動回路を構成する複数のＤ型フリップフロ
ップの内部ノードをリセットするものであれば、回路構
成を変えなくても、スタート信号の幅を変えることによ
り、容易に走査パルスの幅を変えることができる。ある
いは、上記の全ての画像表示装置において、上記リセッ
ト手段が、上記データ信号線駆動回路または上記走査信
号線駆動回路を構成する複数のセット・リセット型フリ
ップフロップの内部ノードをリセットするものであれ
ば、入力されるクロック信号の負荷が軽くなるととも
に、動作速度が速くなるという効果を奏する。
【０２０８】上記のセット・リセット型フリップフロッ
プを有する画像表示装置において、上記リセット手段
が、上記セット・リセット型フリップフロップのセット
信号を非アクティブにし、リセット信号をアクティブに
するものであれば、セット・リセット型フリップフロッ
プのリセット信号をアクティブにするだけでなく、セッ
ト信号を非アクティブにすることにより、上記フリップ
フロップの初期化を確実に行うことができるという効果
を奏する。
【０２０９】上記の全ての画像表示装置において、上記
リセット手段が、上記データ信号線駆動回路または上記
走査信号線駆動回路を構成する全てのフリップフロップ
の内部ノードをリセットするものであれば、全段が同一
回路で構成されるので、信号のタイミングずれ等が生じ
にくくなる。あるいは、上記の全ての画像表示装置にお
いて、上記リセット手段が、上記データ信号線駆動回路
または上記走査信号線駆動回路を構成するフリップフロ
ップの半分の内部ノードをリセットするものであれば、
初期化のための付加素子の総数を削減することができる
という効果を奏する。
【０２１０】上記の全ての画像表示装置は、上記データ
信号線駆動回路または上記走査信号線駆動回路を構成す
る複数のフリップフロップにクロック信号を入力し、ク
ロック信号を入力すべきフリップフロップの少なくとも
前段を含む１つまたは複数の段のフリップフロップの出
力信号によってクロック信号の入力が制御される転送ゲ
ートをさらに備えていれば、クロック信号の入力が必要
な段にのみ、転送ゲートを介してクロック信号が入力さ
れるので、クロック信号線の負荷容量が軽減される。し
たがって、消費電力が削減されるとともに、外部コント
ローラの駆動能力を小さくすることができる。
【０２１１】上記転送ゲートを有する画像表示装置は、
上記転送ゲートの後段で、上記データ信号線駆動回路ま
たは上記走査信号線駆動回路の駆動電圧の振幅よりも小
さい上記クロック信号の振幅を上記駆動電圧まで昇圧
し、上記転送ゲートを制御する信号により動作が制御さ
れる昇圧回路をさらに備えていれば、クロック信号が入
力される期間のみ、昇圧回路が動作し、他の大部分のフ
リップフロップに対応する昇圧回路は動作が停止する。
したがって、昇圧回路が動作時に貫通電流が流れるタイ
プのものである場合には、消費電流の大幅な削減が可能
になるとともに、過剰電流に伴う電圧降下による動作不
良が生ずる虞がなくなる。また、各フリップフロップに
上記の昇圧回路を内蔵させる場合には、過大な定常電流
による消費電力増大や電源降下が生ずるのを防ぐことが
できる。
【０２１２】また、この画像表示装置においては、上記
転送ゲートが遮断されている期間に、上記昇圧回路に電
流が流れないようなレベルの信号が上記昇圧回路に入力
されるように構成されていれば、クロック信号が入力さ
れない大部分のフリップフロップに対応する昇圧回路で
電流が流れないので、消費電流の大幅な削減が可能にな
るとともに、過剰電流に伴う電圧降下による動作不良が
生ずる虞がなくなる。
【０２１３】また、昇圧回路を有する上記の２つの画像
表示装置において、上記転送ゲートが遮断されている期
間に、上記昇圧回路が電源線および接地線の少なくとも
一方から切り離されるように構成されていれば、クロッ
ク信号が入力されない大部分のフリップフロップに対応
する昇圧回路で電流が流れないので、消費電流の大幅な
削減が可能になるとともに、過剰電流に伴う電圧降下に
よる動作不良が生ずる虞がなくなる。
【０２１４】上記の全ての画像表示装置（ただし、第３
および第４の画像表示装置を除く）において、上記デー
タ信号線駆動回路および上記走査信号線駆動回路の少な
くとも一方が、上記画素が形成される基板上に形成され
ていれば、データ信号線駆動回路および走査信号線駆動
回路の少なくとも一方を、画素と同一基板上に同一プロ
セスで形成することが可能となるので、駆動回路の実装
コストの低減や信頼性の向上を図ることができるという
効果を奏する。
【０２１５】本発明の画像表示装置は、上記データ信号
線によって供給された映像データを上記走査信号線によ
る制御の下で上記画素へ書き込むためのアクティブスイ
ッチング素子をさらに備えるマトリクス型画像表示装
置、すなわち、アクティブマトリクス型画像表示装置に
対して好適に適用することができる。
【０２１６】また、このアクティブマトリクス型画像表
示装置において、上記データ信号線駆動回路、走査信号
線駆動回路、およびアクティブスイッチング素子の少な
くとも一つを構成する能動素子が、多結晶シリコン薄膜
トランジスタであれば、従来のアクティブマトリクス型
液晶表示装置に用いられていた非晶質シリコン薄膜トラ
ンジスタに較べて、極めて駆動力の高い特性が得られる
ので、上記の効果に加えて、画素および上記信号線駆動
回路を、容易に、同一基板上に形成することができると
いう利点がある。したがって、製造コストや実装コスト
の低減と実装良品率の向上が期待できる。
【０２１７】さらに、能動素子が多結晶シリコン薄膜ト
ランジスタである上記のアクティブマトリクス型画像表
示装置において、上記能動素子が、６００℃以下の温度
で形成されることが好ましい。このように、６００℃以
下のプロセス温度で、多結晶シリコン薄膜トランジスタ
を形成する場合には、歪み点温度が低いが、安価でかつ
大型化の容易なガラスを、基板として用いることができ
る。したがって、上記の効果に加えて、大型の画像表示
装置を低コストで製造することができるという効果を奏
する。
【図面の簡単な説明】
【図１】本発明の実施の形態１および５に係る画像表示
装置の第１例の構成を示すブロック図である。
【図２】本発明の実施の形態１および５に係る画像表示
装置の第２例の構成を示すブロック図である。
【図３】本発明の実施の形態１および５に係る画像表示
装置の第３例の構成を示すブロック図である。
【図４】本発明の実施の形態１および５に係る画像表示
装置の第４例の構成を示すブロック図である。
【図５】上記の各画像表示装置がアクティブマトリクス
型液晶表示装置である場合の画素の構成を示す回路図で
ある。
【図６】上記の各画像表示装置に設けられるプリチャー
ジ回路の構成を示す回路図である。
【図７】上記の各画像表示装置に設けられるデータ信号
線駆動回路の構成を示す回路図である。
【図８】上記データ信号線駆動回路に内蔵されるシフト
レジスタを構成するＤ型フリップフロップの構成を示す
回路図である。
【図９】上記の各画像表示装置に設けられる走査信号線
駆動回路の構成を示す回路図である。
【図１０】上記の各画像表示装置に設けられるデータ信
号線駆動回路の他の構成を示す回路図である。
【図１１】上記走査信号線駆動回路、データ信号線駆動
回路およびプリチャージ回路を含む駆動系の動作を示す
タイミングチャートである。
【図１２】上記走査信号線駆動回路に与えるイネーブル
信号および上記プリチャージ回路に与えるプリチャージ
制御信号を基にリセット信号を生成する場合の上記駆動
系の動作を示すタイミングチャートである。
【図１３】上記データ信号線駆動回路に与えるスタート
信号および上記プリチャージ制御信号を基にリセット信
号を生成する場合の上記駆動系の動作を示すタイミング
チャートである。
【図１４】上記走査信号線駆動回路に与えるスタート信
号および上記プリチャージ制御信号を基にリセット信号
を生成する場合の上記駆動系の動作を示すタイミングチ
ャートである。
【図１５】上記両駆動回路にそれぞれ与える２つのスタ
ート信号を基にリセット信号を生成する場合の上記駆動
系の動作を示すタイミングチャートである。
【図１６】上記イネーブル信号および上記プリチャージ
制御信号を基にリセット信号を生成する場合に通常の表
示動作を中断してリセットするときの上記駆動系の動作
を示すタイミングチャートである。
【図１７】画面の上下部分にサイドブラック部を設けて
表示する表示モードの表示画面例を示す説明図である。
【図１８】上記表示モードでの上記駆動系の動作を示す
タイミングチャートである。
【図１９】本発明の実施の形態２に係る画像表示装置の
構成を示すブロック図である。
【図２０】図１９の画像表示装置に設けられるデータ信
号線駆動回路の構成を示す回路図である。
【図２１】図２０のデータ信号線駆動回路に内蔵される
シフトレジスタを構成するＲＳ型フリップフロップの構
成を示す回路図である。
【図２２】図２０のデータ信号線駆動回路に内蔵される
シフトレジスタを構成するＲＳ型フリップフロップの他
の構成を示す回路図である。
【図２３】本発明の実施の形態３に係る画像表示装置の
構成を示すブロック図である。
【図２４】図２３の画像表示装置に設けられるデータ信
号線駆動回路の構成を示す回路図である。
【図２５】図２４のデータ信号線駆動回路に内蔵される
シフトレジスタを構成するＲＳ型フリップフロップの構
成を示す回路図である。
【図２６】本発明の実施の形態４に係る画像表示装置の
構成を示すブロック図である。
【図２７】図２６の画像表示装置に設けられるデータ信
号線駆動回路の構成を示す回路図である。
【図２８】図２７のデータ信号線駆動回路のシフトレジ
スタを構成するＤ型フリップフロップの構成を示す回路
図である。
【図２９】図２７のデータ信号線駆動回路のシフトレジ
スタを構成するＤ型フリップフロップの他の構成を示す
回路図である。
【図３０】図２６の画像表示装置に設けられるデータ信
号線駆動回路の他の構成を示す回路図である。
【図３１】図２７のデータ信号線駆動回路に内蔵される
シフトレジスタを構成するＲＳ型フリップフロップの構
成を示す回路図である。
【図３２】図２７のデータ信号線駆動回路に内蔵される
シフトレジスタを構成するＲＳ型フリップフロップの他
の構成を示す回路図である。
【図３３】図２７のデータ信号線駆動回路に内蔵される
シフトレジスタを構成するＲＳ型フリップフロップのさ
らに他の構成を示す回路図である。
【図３４】本発明の実施の形態５に係る画像表示装置に
設けられるデータ信号線駆動回路の構成を示す回路図で
ある。
【図３５】本発明の実施の形態５に係る画像表示装置に
設けられるデータ信号線駆動回路の他の構成を示す回路
図である。
【図３６】本発明の実施の形態５に係る画像表示装置に
設けられるデータ信号線駆動回路のさらに他の構成を示
す回路図である。
【図３７】図３６のデータ信号線駆動回路におけるシフ
トレジスタのＤ型フリップフロップの代わりに設けられ
るＲＳ型フリップフロップの構成を示す回路図である。
【図３８】図３６のデータ信号線駆動回路におけるシフ
トレジスタのフリップフロップに内蔵されるレベルシフ
ト回路の構成を示す回路図である。
【図３９】図３６のデータ信号線駆動回路におけるシフ
トレジスタのフリップフロップに内蔵されるレベルシフ
ト回路の他の構成を示す回路図である。
【図４０】本発明の実施の形態６に係る画像表示装置の
構成を示すブロック図である。
【図４１】図４０の画像表示装置を構成する多結晶シリ
コン薄膜トランジスタの構造を示す断面図である。
【図４２】（ａ）ないし（ｋ）は図４１の多結晶シリコ
ン薄膜トランジスタの製造工程における各段階での構造
を示す断面図である。
【図４３】従来の画像表示装置の構成を示すブロック図
である。
【図４４】従来の画像表示装置の他の構成を示すブロッ
ク図である。
【図４５】図４３および図４４の画像表示装置に設けら
れるデータ信号線駆動回路の構成を示す回路図である。
【図４６】図４３および図４４の画像表示装置に設けら
れる走査信号線駆動回路の構成を示す回路図である。
【図４７】図４５のデータ信号線駆動回路のシフトレジ
スタを構成するＤ型フリップフロップの構成を示す回路
図である。
【図４８】図４３および図４４の画像表示装置に設けら
れるデータ信号線駆動回路の他の構成を示す回路図であ
る。
【図４９】図４８のデータ信号線駆動回路のシフトレジ
スタを構成するＲＳ型フリップフロップの構成を示す回
路図である。
【符号の説明】
１ 画素アレイ １ａ 画素 ２ 走査信号線駆動回路 ３ データ信号線駆動回路 ４ プリチャージ回路 ７ ガラス基板 ８ ＮＡＮＤゲート（リセット手段） ９ インバータ（リセット手段） １０ インバータ（リセット手段） １１ シフトレジスタ １１ａ フリップフロップ（Ｄ型フリップフロッ
プ） １１ｂ フリップフロップ（リセット・セット型
フリップフロップ） １１ｄ 転送ゲート １１ｆ レベルシフト回路（昇圧回路） ２５ 容量素子（容量、リセット手段） ２６ 抵抗素子（抵抗、リセット手段） ４５〜４７ 容量素子（容量、リセット手段） ４８〜５０ 抵抗素子（抵抗、リセット手段） ＤＡＴ 映像信号 ＳＣＫ クロック信号 ／ＳＣＫ クロック信号 ＳＳＴ スタート信号（第１スタート信号、リセ
ット基礎信号） ＧＣＫ クロック信号 ／ＧＣＫ クロック信号 ＧＥＮ イネーブル信号 ＧＳＴ スタート信号（第２スタート信号） ＰＣＴ プリチャージ制御信号 ＩＮＩＴ 初期化信号（リセット信号） ／ＩＮＩＴ 初期化信号（リセット信号） ＳＬ データ信号線 ＧＬ 走査信号線 ＳＷ 画素トランジスタ（アクティブスイッチ
ング素子） Ｎ1 内部ノード Ｎ11〜Ｎ13 内部ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 (72)発明者 前田 和宏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 グレアム アンドリュー カーンズ イギリス国 オーエックス２ ８エヌエイ チ オックスフォード、カッテスロウ、ボ ーン クローズ22 (72)発明者 マイケル ジェームス ブラウンロー イギリス国 オーエックス４ ４ワイビー オックスフォード、サンドフォード オ ン テムズ、チャーチ ロード 124 Ｆターム(参考） 2H093 NC01 NC21 NC22 NC27 NC35 ND39 ND40 ND49 ND54 5C006 AC09 AF67 BB16 BF03 BF26 FA47 FA51 5C080 AA10 BB05 DD09 DD26 JJ01 JJ02 JJ03 JJ04 JJ06

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】マトリクス状に設けられた複数の画素と、
    該画素に書き込む映像データを供給する複数のデータ信
    号線と、映像データの上記画素への書き込みを制御する
    複数の走査信号線と、上記データ信号線を駆動するため
    のデータ信号線駆動回路と、上記走査信号線を駆動する
    ための走査信号線駆動回路と、上記データ信号線駆動回
    路および上記走査信号線駆動回路の少なくとも一方の内
    部状態をリセットするリセット手段とを備え、上記デー
    タ信号線駆動回路および走査信号線駆動回路の一部とし
    てシフトレジスタを備えたマトリクス型画像表示装置に
    おいて、 上記リセット手段が、通常駆動時には使用しない複数の
    信号の組み合わせを基に、上記データ信号線駆動回路お
    よび走査信号線駆動回路の少なくとも一方を構成するシ
    フトレジスタの内部状態をリセットするためのリセット
    信号を生成することを特徴とするマトリクス型画像表示
    装置。
  2. 【請求項２】マトリクス状に設けられた複数の画素と、
    該画素に書き込む映像データを供給する複数のデータ信
    号線と、映像データの上記画素への書き込みを制御する
    複数の走査信号線と、上記データ信号線を駆動するため
    のデータ信号線駆動回路と、上記走査信号線を駆動する
    ための走査信号線駆動回路と、上記データ信号線駆動回
    路および上記走査信号線駆動回路の少なくとも一方の内
    部状態をリセットするリセット手段とを備え、上記デー
    タ信号線駆動回路および走査信号線駆動回路の一部とし
    てシフトレジスタを備えたマトリクス型画像表示装置に
    おいて、 上記リセット手段が、表示画像に影響しない複数の信号
    の組み合わせを基に、上記データ信号線駆動回路および
    走査信号線駆動回路の少なくとも一方を構成するシフト
    レジスタの内部状態をリセットするためのリセット信号
    を生成することを特徴とするマトリクス型画像表示装
    置。
  3. 【請求項３】上記データ信号線駆動回路および上記走査
    信号線駆動回路の少なくとも一方が、上記画素が形成さ
    れる基板上に形成されていることを特徴とする請求項１
    または２に記載のマトリクス型画像表示装置。
  4. 【請求項４】同一基板上にマトリクス状に形成された複
    数の画素と、該画素に書き込む映像データを供給する複
    数のデータ信号線と、映像データの上記画素への書き込
    みを制御する複数の走査信号線と、基板外部から入力さ
    れた信号を基に上記データ信号線を駆動するためのデー
    タ信号線駆動回路と、基板外部から入力された信号を基
    に上記走査信号線を駆動するための走査信号線駆動回路
    と、基板外部から入力された信号を基に、上記データ信
    号線を駆動に先立って予備充電するプリチャージ回路
    と、上記データ信号線駆動回路および走査信号線駆動回
    路の少なくとも一方の内部状態をリセットするリセット
    手段とを備え、上記データ信号線駆動回路および走査信
    号線駆動回路の一部としてシフトレジスタを備えたマト
    リクス型画像表示装置において、 上記データ信号線駆動回路、走査信号線駆動回路、およ
    びプリチャージ回路の少なくとも一つが、上記画素が形
    成される基板上に形成されており、 上記リセット手段が、上記基板上に形成されているデー
    タ信号線駆動回路、走査信号線駆動回路、およびプリチ
    ャージ回路の少なくとも一つに対して基板外部から入力
    される複数の信号の組み合わせを基に、上記データ信号
    線駆動回路および走査信号線駆動回路の少なくとも一方
    を構成するシフトレジスタの内部状態をリセットするた
    めのリセット信号を生成することを特徴とするマトリク
    ス型画像表示装置。
  5. 【請求項５】同一基板上にマトリクス状に形成された複
    数の画素と、該画素に書き込む映像データを供給する複
    数のデータ信号線と、映像データの上記画素への書き込
    みを制御する複数の走査信号線と、基板外部から入力さ
    れた信号を基に上記データ信号線を駆動するためのデー
    タ信号線駆動回路と、基板外部から入力された信号を基
    に上記走査信号線を駆動するための走査信号線駆動回路
    と、上記データ信号線駆動回路および上記走査信号線駆
    動回路の少なくとも一方の内部状態をリセットするリセ
    ット手段とを備え、上記データ信号線駆動回路および走
    査信号線駆動回路の一部としてシフトレジスタを備えた
    マトリクス型画像表示装置において、 上記データ信号線駆動回路および上記走査信号線駆動回
    路の少なくとも一方が、上記画素が形成される基板上に
    形成されており、 上記リセット手段が、上記基板上に形成されているデー
    タ信号線駆動回路および走査信号線駆動回路の少なくと
    も一方に対して基板外部から入力される複数の信号の組
    み合わせを基に、上記データ信号線駆動回路および走査
    信号線駆動回路の少なくとも一方を構成するシフトレジ
    スタの内部状態をリセットするためのリセット信号を生
    成することを特徴とするマトリクス型画像表示装置。
  6. 【請求項６】上記リセット手段が、上記データ信号線を
    駆動に先立って予備充電するプリチャージ回路の動作を
    制御するプリチャージ制御信号および上記走査信号線駆
    動回路が上記走査信号線を駆動するための駆動信号の出
    力を有効にするイネーブル信号を基に上記リセット信号
    を生成することを特徴とする請求項１ないし４のいずれ
    かに記載のマトリクス型画像表示装置。
  7. 【請求項７】上記リセット手段が、上記データ信号線を
    駆動に先立って予備充電するプリチャージ回路の動作を
    制御するプリチャージ制御信号および上記走査信号線駆
    動回路の動作を開始させるスタート信号を基に上記リセ
    ット信号を生成することを特徴とする請求項１ないし４
    のいずれかに記載のマトリクス型画像表示装置。
  8. 【請求項８】上記リセット手段が、上記データ信号線を
    駆動に先立って予備充電するプリチャージ回路の動作を
    制御するプリチャージ制御信号および上記データ信号線
    駆動回路の動作を開始させるスタート信号を基に上記リ
    セット信号を生成することを特徴とする請求項１ないし
    ４のいずれかに記載のマトリクス型画像表示装置。
  9. 【請求項９】上記リセット手段が、上記走査信号線駆動
    回路の動作を開始させる第１スタート信号および上記デ
    ータ信号線駆動回路の動作を開始させる第２スタート信
    号を基に上記リセット信号を生成することを特徴とする
    請求項１ないし５のいずれかに記載のマトリクス型画像
    表示装置。
  10. 【請求項１０】電源投入時から正規の駆動が開始される
    までの間、上記リセット信号を生成する基になる信号が
    上記リセット手段に入力されることを特徴とする請求項
    １ないし９のいずれかに記載のマトリクス型画像表示装
    置。
  11. 【請求項１１】電源投入後に表示を中断する期間、上記
    リセット信号を生成する基になる信号が上記リセット手
    段に入力されることを特徴とする請求項１ないし９のい
    ずれかに記載のマトリクス型画像表示装置。
  12. 【請求項１２】上記リセット信号を生成する基になる信
    号が入力される期間が、１μsec 以上かつ１００ｍsec
    以下であることを特徴とする請求項１ないし１１のいず
    れかに記載のマトリクス型画像表示装置。
  13. 【請求項１３】マトリクス状に設けられた複数の画素
    と、該画素に書き込む映像データを供給する複数のデー
    タ信号線と、映像データの上記画素への書き込みを制御
    する複数の走査信号線と、上記データ信号線を駆動する
    ためのデータ信号線駆動回路と、上記走査信号線を駆動
    するための走査信号線駆動回路と、上記データ信号線駆
    動回路および上記走査信号線駆動回路の少なくとも一方
    の内部状態をリセットするリセット手段とを備え、上記
    データ信号線駆動回路および走査信号線駆動回路の一部
    としてシフトレジスタを備えたマトリクス型画像表示装
    置において、 上記リセット手段が、上記データ信号線駆動回路および
    走査信号線駆動回路の少なくとも一方を構成するシフト
    レジスタの内部ノードをリセットするために、上記内部
    ノードに付加された容量であることを特徴とするマトリ
    クス型画像表示装置。
  14. 【請求項１４】上記容量が、電源電位にリセットすべき
    上記内部ノードと電源線との間に接続されていることを
    特徴とする請求項１３に記載のマトリクス型画像表示装
    置。
  15. 【請求項１５】上記容量が、接地電位にリセットすべき
    上記内部ノードと接地線との間に接続されていることを
    特徴とする請求項１３に記載のマトリクス型画像表示装
    置。
  16. 【請求項１６】マトリクス状に設けられた複数の画素
    と、該画素に書き込む映像データを供給する複数のデー
    タ信号線と、映像データの上記画素への書き込みを制御
    する複数の走査信号線と、上記データ信号線を駆動する
    ためのデータ信号線駆動回路と、上記走査信号線を駆動
    するための走査信号線駆動回路と、上記データ信号線駆
    動回路および上記走査信号線駆動回路の少なくとも一方
    の内部状態をリセットするリセット手段とを備え、上記
    データ信号線駆動回路および走査信号線駆動回路の一部
    としてシフトレジスタを備えたマトリクス型画像表示装
    置において、 上記リセット手段が、上記データ信号線駆動回路および
    走査信号線駆動回路の少なくとも一方を構成するシフト
    レジスタの内部ノードをリセットするために、上記内部
    ノードに付加された抵抗であることを特徴とするマトリ
    クス型画像表示装置。
  17. 【請求項１７】上記抵抗が、電源電位にリセットすべき
    上記内部ノードと電源線との間に付加されていることを
    特徴とする請求項１６に記載のマトリクス型画像表示装
    置。
  18. 【請求項１８】上記抵抗が、接地電位にリセットすべき
    上記内部ノードと接地線との間に付加されていることを
    特徴とする請求項１６に記載のマトリクス型画像表示装
    置。
  19. 【請求項１９】上記リセット手段が、上記データ信号線
    駆動回路または上記走査信号線駆動回路を構成する複数
    のＤ型フリップフロップの内部ノードをリセットするこ
    とを特徴とする請求項１ないし１８のいずれかに記載の
    マトリクス型画像表示装置。
  20. 【請求項２０】上記リセット手段が、上記データ信号線
    駆動回路または上記走査信号線駆動回路を構成する複数
    のセット・リセット型フリップフロップの内部ノードを
    リセットすることを特徴とする請求項１ないし１８のい
    ずれかに記載のマトリクス型画像表示装置。
  21. 【請求項２１】上記リセット手段が、上記セット・リセ
    ット型フリップフロップのセット信号を非アクティブに
    し、リセット信号をアクティブにすることを特徴とする
    請求項２０に記載のマトリクス型画像表示装置。
  22. 【請求項２２】上記リセット手段が、上記データ信号線
    駆動回路または上記走査信号線駆動回路を構成する全て
    のフリップフロップの内部ノードをリセットすることを
    特徴とする請求項１ないし２１のいずれかに記載のマト
    リクス型画像表示装置。
  23. 【請求項２３】上記リセット手段が、上記データ信号線
    駆動回路または上記走査信号線駆動回路を構成するフリ
    ップフロップの半分の内部ノードをリセットすることを
    特徴とする請求項１ないし２１のいずれかに記載のマト
    リクス型画像表示装置。
  24. 【請求項２４】上記データ信号線駆動回路または上記走
    査信号線駆動回路を構成する複数のフリップフロップに
    クロック信号を入力し、クロック信号を入力すべきフリ
    ップフロップの少なくとも前段を含む１つまたは複数の
    段のフリップフロップの出力信号によってクロック信号
    の入力が制御される転送ゲートをさらに備えていること
    を特徴とする請求項１ないし２３のいずれかに記載のマ
    トリクス型画像表示装置。
  25. 【請求項２５】上記転送ゲートの後段で、上記データ信
    号線駆動回路または上記走査信号線駆動回路の駆動電圧
    の振幅よりも小さい上記クロック信号の振幅を上記駆動
    電圧まで昇圧し、上記転送ゲートを制御する信号により
    動作が制御される昇圧回路をさらに備えていることを特
    徴とする請求項２４に記載のマトリクス型画像表示装
    置。
  26. 【請求項２６】上記転送ゲートが遮断されている期間
    に、上記昇圧回路に電流が流れないようなレベルの信号
    が上記昇圧回路に入力されることを特徴とする請求項２
    ５に記載のマトリクス型画像表示装置。
  27. 【請求項２７】上記転送ゲートが遮断されている期間
    に、上記昇圧回路が電源線および接地線の少なくとも一
    方から切り離されることを特徴とする請求項２５または
    ２６に記載のマトリクス型画像表示装置。
  28. 【請求項２８】上記データ信号線によって供給された映
    像データを上記走査信号線による制御の下で上記画素へ
    書き込むためのアクティブスイッチング素子をさらに備
    えることを特徴とする請求項１ないし２７のいずれかに
    記載のマトリクス型画像表示装置。
  29. 【請求項２９】上記データ信号線駆動回路、走査信号線
    駆動回路、およびアクティブスイッチング素子の少なく
    とも一つを構成する能動素子が、多結晶シリコン薄膜ト
    ランジスタであることを特徴とする請求項２８に記載の
    マトリクス型画像表示装置。
  30. 【請求項３０】上記能動素子が、６００℃以下の温度で
    形成されることを特徴とする請求項２９に記載のマトリ
    クス型画像表示装置。
JP2000233549A 1999-09-20 2000-08-01 マトリクス型画像表示装置 Pending JP2001159877A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000233549A JP2001159877A (ja) 1999-09-20 2000-08-01 マトリクス型画像表示装置
TW089118224A TW522357B (en) 1999-09-20 2000-09-06 Matrix type image display device
DE60008469T DE60008469T2 (de) 1999-09-20 2000-09-19 Matrix-Bildanzeigevorrichtung
EP00308155A EP1085493B1 (en) 1999-09-20 2000-09-19 Matrix type image display device
KR10-2000-0055278A KR100369748B1 (ko) 1999-09-20 2000-09-20 매트릭스형 화상표시장치
US09/666,376 US6559824B1 (en) 1999-09-20 2000-09-20 Matrix type image display device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP26623599 1999-09-20
JP11-266235 1999-09-20
JP2000233549A JP2001159877A (ja) 1999-09-20 2000-08-01 マトリクス型画像表示装置

Publications (1)

Publication Number Publication Date
JP2001159877A true JP2001159877A (ja) 2001-06-12

Family

ID=26547354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000233549A Pending JP2001159877A (ja) 1999-09-20 2000-08-01 マトリクス型画像表示装置

Country Status (6)

Country Link
US (1) US6559824B1 (ja)
EP (1) EP1085493B1 (ja)
JP (1) JP2001159877A (ja)
KR (1) KR100369748B1 (ja)
DE (1) DE60008469T2 (ja)
TW (1) TW522357B (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003005703A (ja) * 2001-06-22 2003-01-08 Pioneer Electronic Corp パネル駆動装置
JP2004046085A (ja) * 2002-05-17 2004-02-12 Sharp Corp レベルシフタ回路およびそれを備えた表示装置
JP2004233386A (ja) * 2003-01-28 2004-08-19 Sony Corp 液晶駆動回路及びアクティブマトリクス型液晶表示装置
JP2005181770A (ja) * 2003-12-22 2005-07-07 Sony Corp ストライプドメイン抑圧回路及び液晶表示装置
JP2006267753A (ja) * 2005-03-25 2006-10-05 Sanyo Epson Imaging Devices Corp 表示装置
JP2006276542A (ja) * 2005-03-30 2006-10-12 Sanyo Epson Imaging Devices Corp 表示装置
JP2007156369A (ja) * 2005-11-30 2007-06-21 Toppoly Optoelectronics Corp フラットパネルディスプレイおよび走査駆動装置
US7369112B2 (en) 2003-08-11 2008-05-06 Sony Corporation Display and method for driving the same
JP2008158537A (ja) * 2008-01-11 2008-07-10 Epson Imaging Devices Corp 表示装置
WO2009084267A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha シフトレジスタおよび表示装置
US8339336B2 (en) 2007-10-29 2012-12-25 Canon Kabushiki Kaisha Circuit device and active-matrix display apparatus
US8354981B2 (en) 2007-07-02 2013-01-15 Canon Kabushiki Kaisha Active matrix type display apparatus and driving method thereof
US8390539B2 (en) 2007-09-26 2013-03-05 Canon Kabushiki Kaisha Driving circuit for light-emitting device and display apparatus
US8395570B2 (en) 2009-07-01 2013-03-12 Canon Kabushiki Kaisha Active matrix type display apparatus
US8466867B2 (en) 2009-07-09 2013-06-18 Japan Display West Inc. Liquid crystal display device with common connection line voltage adjusted in a holding period for an improved performance
US8497885B2 (en) 2007-08-21 2013-07-30 Canon Kabushiki Karsha Display apparatus and drive method thereof
JP2014056630A (ja) * 2012-09-13 2014-03-27 Seiko Epson Corp 回路、電気光学装置、及び電子機器
US8830147B2 (en) 2007-06-19 2014-09-09 Canon Kabushiki Kaisha Display apparatus and electronic device using the same
US8847934B2 (en) 2011-12-20 2014-09-30 Canon Kabushiki Kaisha Displaying apparatus
US10062343B2 (en) 2013-08-14 2018-08-28 Seiko Epson Corporation Driving control device of electro-optical panel, electro-optical device, imaging apparatus, and driving control method of electro-optical panel
JP2019135790A (ja) * 2007-05-18 2019-08-15 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3446209B2 (ja) * 1995-02-01 2003-09-16 セイコーエプソン株式会社 液晶表示装置、液晶表示装置の駆動方法、および液晶表示装置の検査方法
JP3632840B2 (ja) * 2000-02-28 2005-03-23 シャープ株式会社 プリチャージ回路およびそれを用いた画像表示装置
US20050280623A1 (en) * 2000-12-18 2005-12-22 Renesas Technology Corp. Display control device and mobile electronic apparatus
JP4132654B2 (ja) * 2000-12-18 2008-08-13 株式会社ルネサステクノロジ 表示制御装置および携帯用電子機器
KR100422593B1 (ko) * 2001-05-03 2004-03-12 주식회사 하이닉스반도체 디코딩 장치 및 방법과 이를 사용한 저항열디지털/아날로그 컨버팅 장치 및 방법
JP3944394B2 (ja) * 2002-01-08 2007-07-11 株式会社日立製作所 表示装置
JP3797337B2 (ja) * 2003-02-25 2006-07-19 ソニー株式会社 シフトレジスタおよび表示装置
JP4105132B2 (ja) * 2003-08-22 2008-06-25 シャープ株式会社 表示装置の駆動回路、表示装置および表示装置の駆動方法
JP4158658B2 (ja) * 2003-09-10 2008-10-01 セイコーエプソン株式会社 表示ドライバ及び電気光学装置
JP4523034B2 (ja) * 2005-05-19 2010-08-11 シャープ株式会社 レベルシフタ、それを備えたシフトレジスタ、およびそれを備えた表示装置
JP4937912B2 (ja) * 2005-07-15 2012-05-23 シャープ株式会社 シフトレジスタ、表示装置の駆動回路、表示装置
KR100964253B1 (ko) * 2008-06-19 2010-06-16 주식회사 실리콘웍스 디스플레이 구동회로 및 구동방법
JP2010256466A (ja) * 2009-04-22 2010-11-11 Sony Corp 液晶表示装置およびその駆動方法
JP5284198B2 (ja) * 2009-06-30 2013-09-11 キヤノン株式会社 表示装置およびその駆動方法
US20110007066A1 (en) * 2009-07-10 2011-01-13 Chin-Tien Chang Data transmitting method for transmitting data between timing controller and source driver of display and display using the same
JP2011028135A (ja) * 2009-07-29 2011-02-10 Canon Inc 表示装置及びその駆動方法
JP5190472B2 (ja) * 2010-01-25 2013-04-24 ルネサスエレクトロニクス株式会社 駆動回路
EP2538271A4 (en) * 2010-02-15 2013-08-21 Sharp Kk ACTIVE MATRIX SUBSTRATE, LIQUID CRYSTAL PANEL, LIQUID CRYSTAL DISPLAY DEVICE, TELEVISION RECEIVER
KR101127590B1 (ko) * 2010-03-29 2012-03-23 삼성모바일디스플레이주식회사 Ａｌｓ 드라이버 회로, 이를 포함하는 액정표시장치 및 액정표시장치의 구동방법
CN102654982B (zh) * 2011-05-16 2013-12-04 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
US8976163B2 (en) * 2012-06-07 2015-03-10 Apple Inc. Using clock detect circuitry to reduce panel turn-on time
TWI486941B (zh) * 2012-11-05 2015-06-01 Himax Tech Ltd 顯示器之重置裝置及其操作方法
JP2014186158A (ja) * 2013-03-22 2014-10-02 Japan Display Inc 表示装置
CN112416276B (zh) * 2020-10-13 2021-07-23 北京匠数科技有限公司 一种显示画面解析装置、***及方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147598A (ja) 1989-11-02 1991-06-24 Sony Corp シフトレジスタ
JPH04204993A (ja) 1990-11-30 1992-07-27 Sharp Corp 表示装置の駆動回路
US5381063A (en) * 1992-11-13 1995-01-10 Medtronic, Inc. AC offset compensation for active LCD drivers
JPH06202588A (ja) 1992-12-29 1994-07-22 Canon Inc シフトレジスタ及びこれを用いた液晶表示装置
JP3286486B2 (ja) 1995-01-20 2002-05-27 三洋電機株式会社 表示装置の駆動回路
JP3135810B2 (ja) * 1995-01-31 2001-02-19 シャープ株式会社 画像表示装置
JP3361925B2 (ja) * 1995-03-24 2003-01-07 シャープ株式会社 集積回路
KR0156804B1 (ko) * 1995-11-28 1998-12-15 김광호 데이타 인에이블 신호를 이용하여 바이오스에 관계없이 프리챠지를 하는 스타트 펄스 버티컬 신호 생성기
JP3516323B2 (ja) * 1996-05-23 2004-04-05 シャープ株式会社 シフトレジスタ回路および画像表示装置
JPH1185111A (ja) * 1997-09-10 1999-03-30 Sony Corp 液晶表示素子

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003005703A (ja) * 2001-06-22 2003-01-08 Pioneer Electronic Corp パネル駆動装置
JP2004046085A (ja) * 2002-05-17 2004-02-12 Sharp Corp レベルシフタ回路およびそれを備えた表示装置
US8248348B2 (en) 2002-05-17 2012-08-21 Sharp Kabushiki Kaisha Level shifter circuit and display device provided therewith
JP2004233386A (ja) * 2003-01-28 2004-08-19 Sony Corp 液晶駆動回路及びアクティブマトリクス型液晶表示装置
US7369112B2 (en) 2003-08-11 2008-05-06 Sony Corporation Display and method for driving the same
JP2005181770A (ja) * 2003-12-22 2005-07-07 Sony Corp ストライプドメイン抑圧回路及び液晶表示装置
JP2006267753A (ja) * 2005-03-25 2006-10-05 Sanyo Epson Imaging Devices Corp 表示装置
US7692620B2 (en) 2005-03-25 2010-04-06 Sanyo Epson Imaging Devices Corp. Display
JP4650056B2 (ja) * 2005-03-30 2011-03-16 エプソンイメージングデバイス株式会社 表示装置
JP2006276542A (ja) * 2005-03-30 2006-10-12 Sanyo Epson Imaging Devices Corp 表示装置
JP2007156369A (ja) * 2005-11-30 2007-06-21 Toppoly Optoelectronics Corp フラットパネルディスプレイおよび走査駆動装置
JP2019135790A (ja) * 2007-05-18 2019-08-15 株式会社半導体エネルギー研究所 半導体装置
US8830147B2 (en) 2007-06-19 2014-09-09 Canon Kabushiki Kaisha Display apparatus and electronic device using the same
US8354981B2 (en) 2007-07-02 2013-01-15 Canon Kabushiki Kaisha Active matrix type display apparatus and driving method thereof
US8497885B2 (en) 2007-08-21 2013-07-30 Canon Kabushiki Karsha Display apparatus and drive method thereof
US8390539B2 (en) 2007-09-26 2013-03-05 Canon Kabushiki Kaisha Driving circuit for light-emitting device and display apparatus
US8339336B2 (en) 2007-10-29 2012-12-25 Canon Kabushiki Kaisha Circuit device and active-matrix display apparatus
US8223112B2 (en) 2007-12-27 2012-07-17 Sharp Kabushiki Kaisha Shift register receiving all-on signal and display device
WO2009084267A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha シフトレジスタおよび表示装置
JP2008158537A (ja) * 2008-01-11 2008-07-10 Epson Imaging Devices Corp 表示装置
US8395570B2 (en) 2009-07-01 2013-03-12 Canon Kabushiki Kaisha Active matrix type display apparatus
US8466867B2 (en) 2009-07-09 2013-06-18 Japan Display West Inc. Liquid crystal display device with common connection line voltage adjusted in a holding period for an improved performance
US8847934B2 (en) 2011-12-20 2014-09-30 Canon Kabushiki Kaisha Displaying apparatus
JP2014056630A (ja) * 2012-09-13 2014-03-27 Seiko Epson Corp 回路、電気光学装置、及び電子機器
US10062343B2 (en) 2013-08-14 2018-08-28 Seiko Epson Corporation Driving control device of electro-optical panel, electro-optical device, imaging apparatus, and driving control method of electro-optical panel

Also Published As

Publication number Publication date
EP1085493A2 (en) 2001-03-21
KR20010039905A (ko) 2001-05-15
TW522357B (en) 2003-03-01
DE60008469D1 (de) 2004-04-01
EP1085493B1 (en) 2004-02-25
KR100369748B1 (ko) 2003-01-30
DE60008469T2 (de) 2004-12-02
EP1085493A3 (en) 2002-06-19
US6559824B1 (en) 2003-05-06

Similar Documents

Publication Publication Date Title
JP2001159877A (ja) マトリクス型画像表示装置
KR100381064B1 (ko) 시프트 레지스터 및 화상표시장치
US6724363B1 (en) Two-way shift register and image display device using the same
JP3632840B2 (ja) プリチャージ回路およびそれを用いた画像表示装置
US5990857A (en) Shift register having a plurality of circuit blocks and image display apparatus using the shift register
KR100515281B1 (ko) 데이터신호선 구동회로, 구동회로, 이를 내장한화상표시장치 및 이를 이용한 전자기기
KR101252572B1 (ko) 액정표시장치의 게이트구동회로 및 그 구동방법
JP3501939B2 (ja) アクティブマトリクス型画像表示装置
US7193604B2 (en) Shift register circuit, image display apparatus having the circuit, and driving method for LCD devices
US20010011987A1 (en) Shift register circuit capable of reducing consumption of power with reduced capacitive load of clock signal line and image display device including it
US20060181502A1 (en) Signal line driving circuit and image display device
JP3588020B2 (ja) シフトレジスタおよび画像表示装置
JPH11272226A (ja) データ信号線駆動回路及び画像表示装置
JP2002372957A (ja) ライン駆動回路、電気光学装置及び表示装置
JP3621347B2 (ja) 画像表示装置
JP4016163B2 (ja) 液晶表示装置およびそのデータ線駆動回路
JPH09223948A (ja) シフトレジスタ回路および画像表示装置
JP3483198B2 (ja) シフトレジスタ回路
JP2004152482A (ja) シフトレジスタおよび画像表示装置
JP2000075840A (ja) 液晶表示装置
JP3506222B2 (ja) 論理回路及び画像表示装置
JP2002171158A (ja) ラッチ回路および液晶表示装置
JP2001337639A (ja) 平面表示装置