JP2001101026A - エミュレータ及びエミュレータを用いたデータ評価方法 - Google Patents

Abstract

(57)【要約】 【課題】評価用のＣＰＵのプログラム実行を停止させる
ことなく、メモリに格納されたデータを変換でき、プロ
グラムの開発環境及び開発効率を向上できるエミュレー
タ及びデータ評価方法を提供する。 【解決手段】被デバッグプログラムの実行中は、評価用
ＣＰＵ１とプログラム格納メモリ２間でアドレスバス／
データバスが専有される。データ変換要求が発生する
と、制御用ＣＰＵ４はデータ変換回路５を介して変換デ
ータ格納メモリ３へ変換データを書き込む。このとき、
変換データを記憶するメモリ３と、メモリ３への書き込
み時、読み出し時におけるアドレスバス／データバスの
接続を切り換えるデータ変換回路５を設けているため、
プログラムの実行を停止する必要はない。ＣＰＵ１がデ
ータ変換されたアドレス範囲を読み出すとき、データ変
換回路５により接続を切り換え、メモリ３に書き込まれ
た変換データが読み出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイコンのエミュ
レータ及びエミュレータを用いたデータ評価方法に関す
るものであり、特にエミュレータのデバッグ作業に使用
されるものである。

【０００２】

【従来の技術】従来、エミュレータは、開発目標とする
ＣＰＵ（以下ターゲットＣＰＵ）と同等の機能を持つ評
価用ＣＰＵ、書き換え可能なメモリ、及びエミュレータ
全体をコントロールする制御用ＣＰＵを主な構成要素と
している。評価用ＣＰＵは、デバッグするプログラム
（被デバッグプログラム）を実行するＣＰＵである。

【０００３】従来のエミュレータで、周辺回路を動作す
るプログラムのデバッグを行う際、以下の（１）〜
（４）の手順を繰り返す必要がある。

【０００４】（１）評価用ＣＰＵの実行 評価用ＣＰＵは、メモリを随時アクセスしながらプログ
ラムを実行する。このプログラム実行中は、評価用ＣＰ
Ｕとメモリ間でアドレスバスとデータバスが専有され
る。

【０００５】（２）周辺回路の動作モニタ ターゲットＣＰＵとその周辺回路を動作するプログラム
のデバッグは、通常、周辺回路の動作状態を見ながら、
ターゲットＣＰＵに格納するデータ（パラメータ）を調
整していく。

【０００６】（３）評価用ＣＰＵ及び周辺回路の停止 メモリには書き換え可能なメモリを使用しているため、
制御用ＣＰＵを介して既にメモリに格納されているデー
タを随時修正することが可能である。ただし、メモリに
格納されているデータを修正する、すなわちメモリの内
容を書き換える際には、制御用ＣＰＵがアドレスバスと
データバスを専有することになるため、評価用ＣＰＵの
実行と周辺回路の動作を一時的に停止させる必要があ
る。

【０００７】（４）データの書き換え 制御用ＣＰＵがメモリのデータを書き換える際には、評
価用ＣＰＵと周辺回路を同時に停止させた後、アドレス
バスとデータバスの方向を切り換えて、データの書き換
えを行う。その後、（１）に戻り、前述の作業を繰り返
す。

【０００８】以上が従来のプログラムのデバッグにおけ
る作業の手順である。

【０００９】

【発明が解決しようとする課題】前述したように、従来
のエミュレータでは、評価用ＣＰＵがプログラムを実行
している時、制御用ＣＰＵにアドレスバスとデータバス
が解放されていないため、メモリに格納されているデー
タを書き換えることができない。このため、制御用ＣＰ
Ｕがメモリのデータを書き換える際には、評価用ＣＰＵ
と周辺回路を同時に停止させた後、アドレスバスとデー
タバスの方向を切り換えてデータを書き換えなければな
らない。このように、データの書き換え時に、評価用Ｃ
ＰＵと周辺回路等の動作を停止させる必要があること
が、デバッグの作業効率を低下させる原因となってい
る。

【００１０】さらに、評価用ＣＰＵの実行を一時停止し
てしまうと、周辺回路等の種類によっては比較したい動
作が行われるまでに時間を要するものもあり、周辺回路
等の動作比較が非常に難しくなってしまう。

【００１１】そこで本発明は、前記課題に鑑みてなされ
たものであり、評価用のＣＰＵのプルグラム実行を停止
させることなく、メモリに格納されたデータを変換で
き、プログラムの開発環境及び開発効率を向上させるこ
とができるエミュレータ及びエミュレータを用いたデー
タ評価方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明に係るエミュレータは、デバッグを行うプロ
グラムを実行する第１のＣＰＵと、前記プログラムを記
憶する第１のメモリと、前記第１のＣＰＵによる前記プ
ログラムの実行中に、外部より入力される変換データを
記憶する第２のメモリと、前記第２のメモリへの前記変
換データの書き込みを制御する第２のＣＰＵと、前記第
１、第２のＣＰＵと前記第１、第２のメモリとの間に設
けられたアドレスバス及びデータバスの接続を切り換
え、前記第１、第２のＣＰＵと前記第１、第２のメモリ
との間の接続状態を制御する制御手段とを具備すること
を特徴とする。

【００１３】また、本発明に係るエミュレータを用いた
データ評価方法は、第１のＣＰＵにより、第１のメモリ
に記憶されたデータを含むプログラムを実行して周辺回
路を動作させる第１ステップと、前記周辺回路の動作状
態を評価し前記動作状態を変更する場合は、前記プログ
ラムの実行及び前記周辺回路の動作を停止させずに、第
２のＣＰＵにより前記データを変換データに置き換える
第２ステップと、前記第２ステップの後、前記第１のＣ
ＰＵにより、前記プログラムを実行し前記変換データを
用いて周辺回路を動作させる第３ステップとを具備する
ことを特徴とする。

【００１４】また、本発明に係るエミュレータを用いた
データ評価方法は、第１のＣＰＵにより、第１のメモリ
に記憶されたプログラムを実行する第１ステップと、前
記第１のＣＰＵにより、前記第１のメモリに記憶された
データを用いて周辺回路を動作させる第２ステップと、
前記周辺回路の動作状態を評価し前記動作状態を変更す
る場合は、前記プログラムの実行及び前記周辺回路の動
作を停止させずに、第２のＣＰＵにより前記データを変
換データに置き換える第３ステップと、前記第３ステッ
プの後、前記第１のＣＰＵにより前記変換データを用い
て前記周辺回路を動作させる第４ステップとを具備する
ことを特徴とする。

【００１５】本発明のエミュレータでは、外部から入力
される変換データを格納する第２のメモリ、この第２の
メモリへの書き込み制御を行う第２のＣＰＵ、及び各ア
ドレスバス／データバスと第１のメモリ、第２のメモリ
の切り換えを行うデータ変換回路５を設けることによ
り、被デバッグプログラムの実行中に、実行するデータ
の変換を可能にする。

【００１６】本発明のエミュレータでは、データの変換
を行う場合、第２のＣＰＵが第２のメモリをアクセスす
るように、制御手段（接続切換手段）によりアドレスバ
ス／データバスの接続を切り換える。また、データを読
み出す場合は、データ変換を行ったアドレス範囲と第１
のＣＰＵ１から入力された読み出しを行うアドレスとを
比較し、一致した場合には第１のＣＰＵが第２のメモリ
をアクセスするように、制御手段（接続切換手段）によ
りアドレスバス／データバスの接続を切り換える。一
方、一致しない場合には、第１のＣＰＵ１が第１のメモ
リをアクセスするように、制御手段（接続切換手段）に
よりアドレスバス／データバスの接続を切り換える。こ
れにより、被デバッグプログラムの実行を停止させず
に、アクセスするデータの変換が可能になる。

【００１７】

【発明の実施の形態】エミュレータによるターゲットＣ
ＰＵとその周辺回路を動作するプログラムのデバッグ
は、通常、周辺回路の動作状態を見ながら、ターゲット
ＣＰＵに格納するデータ（パラメータ）を調整していく
のが一般的である。よって、エミュレータは、ターゲッ
トＣＰＵのデータを容易に変更できるものが有効であ
る。

【００１８】さらに、周辺回路を動作するプログラムの
デバッグは、人間の目で見て、または肌で感じてパラメ
ータを変更していくため、デバッグ中は評価用ＣＰＵの
動作を停止させることなく、連続的にデータを変更でき
ることが理想である。

【００１９】この発明は、マイコンのエミュレータを使
用したデバッグ作業において、評価用ＣＰＵがプログラ
ムを実行している時にその実行を停止させることなく、
この評価用ＣＰＵがメモリへ要求するデータを、任意の
データに置き換えるのを可能にする。データの置き換え
は、評価用ＣＰＵとメモリ間のアドレスバスを随時監視
し、予め設定されたアドレスと一致した場合に限り、置
き換えデータの入力されたメモリから任意のデータに置
き換える手法を用いる。

【００２０】以下、図面を参照してこの発明の実施の形
態について説明する。

【００２１】図１は、この発明の実施の形態のエミュレ
ータの構成を示すブロック図である。

【００２２】このエミュレータは、被デバッグプログラ
ムを実行する評価用ＣＰＵ１、被デバッグプログラムを
格納するプログラム格納メモリ２、評価用ＣＰＵ１がプ
ログラムを実行中に入力される変換データを格納する変
換データ格納メモリ３、このメモリ３への変換データの
書き込みを制御する制御用ＣＰＵ４、及び使用する各ア
ドレスバス／データバスとメモリ２、３の切り替えを行
うデータ変換回路５を有している。

【００２３】前記変換データ格納メモリ３は、書き換え
可能なメモリからなる。データ変換回路５は、プログラ
ムを実行するとき、あるいはプログラムのデータ変換を
実行するときに、評価用ＣＰＵ１、制御用ＣＰＵ４と、
プログラム格納メモリ２、変換データ格納メモリ３との
間で、アドレスバス及びデータバスの接続切り換えを行
う回路である。

【００２４】この実施の形態では、外部から入力される
変換データを格納する変換データ格納メモリ３、その変
換データ格納メモリ３への書き込み制御を行う制御用Ｃ
ＰＵ４、及び各アドレスバス／データバスとメモリ２、
３の切り換えを行うデータ変換回路５を設けることによ
り、被デバッグプログラムの実行中に、実行するデータ
の変換を可能にする。

【００２５】次に、この実施の形態のエミュレータでデ
バッグを行う際の動作について説明する。

【００２６】図２は、実施の形態のエミュレータにおけ
るデバッグの流れを示すフローチャートである。

【００２７】まず、評価用ＣＰＵ１は、プログラム格納
メモリ２を随時アクセスしながらプログラムを実行する
（ステップＳ１）。続いて、プログラム格納メモリ２に
格納されていたデータを用いて、周辺回路の動作状態を
モニタしてその動作状態を評価する（ステップＳ２）。

【００２８】続いて、動作状態に問題がないか否かを判
定する（ステップＳ３）。問題がないときは、そのまま
終了する。一方、問題があるときは、プログラムの実行
を停止せずに、すなわち評価用ＣＰＵ１及び周辺回路の
動作を停止させずに、変換後のデータ（変換データ）を
変換データ格納メモリ３に記憶することによってデータ
の変換を行う（ステップＳ４）。このデータ変換につい
ては、後で詳述する。

【００２９】その後、ステップＳ２へ戻り、変換データ
格納メモリ３に格納された変換データを用いて動作させ
る。さらに、その動作状態を評価し、動作状態に問題が
ないか否かを判定する（ステップＳ３）。問題がないと
きはそのまま終了し、問題があるときは、再度、ステッ
プＳ４、ステップＳ２、ステップＳ３の処理を繰り返
す。

【００３０】前述したエミュレータの動作（デバッグの
流れ）では、被デバッグプログラムの実行中にデータ変
換要求が発生すると、制御用ＣＰＵ４がデータ変換回路
５を介して変換データ格納メモリ３へ変換データを書き
込む。このとき、変換データを記憶する変換データ格納
メモリ３と、このメモリ３への書き込み時、読み出し時
におけるアドレスバス／データバスの接続を切り換える
データ変換回路５を設けているため、プログラムの実行
を停止する必要はない。すなわち、評価用ＣＰＵ１及び
周辺回路を停止する必要はない。

【００３１】そして、評価用ＣＰＵ１がデータ変換され
たアドレス範囲を読み出しに行くとき、データ変換回路
５によりアドレスバス／データバス及びメモリ２、３を
切り換え、変換データ格納メモリ３に書き込まれた変換
データが読み出されるようにする。これにより、評価用
ＣＰＵ１は、指定されたアドレス範囲のデータを読み出
すときのみ、変換データ格納メモリ３をアクセスするこ
とになる。

【００３２】次に、前記データ変換、及びデータ評価の
流れについて説明する。

【００３３】図３は、前記エミュレータ内のデータ変換
回路の詳細な構成を示すブロック図である。

【００３４】このデータ変換回路５は、図３に示すよう
に、読出し信号制御回路１１、チップセレクト信号生成
回路１２、チップセレクト信号制御回路１３、アドレス
バス選択回路１４、書込み制御回路１５、アドレス比較
回路１６、データ変換許可信号生成回路１７、及びデー
タ切換回路１８を備えている。

【００３５】次に、図３、図４を用いてデータ変換の流
れを説明する。

【００３６】図４は、前記エミュレータにおけるデータ
変換の処理手順を示すフローチャートである。

【００３７】１．データ変換 （１）データ変換要求発生 外部からの変換データと変換範囲の入力により、制御用
ＣＰＵ４が変換データの書込みを要求する（ステップＳ
１１）。

【００３８】制御用ＣＰＵ４からの書込み要求信号ＷＲ
の入力により、読出し信号制御回路１１が変換データ格
納メモリ３への読出し信号Ｒ２の出力を禁止する。前記
書込み要求信号ＷＲの入力により、チップセレクト信号
制御回路１３がチップセレクト信号ＣＳ２の出力を許可
する。

【００３９】さらに、書込み要求信号ＷＲの入力によ
り、アドレスバス選択回路１４が変換データ格納メモリ
３に接続されたアドレスバスＡ３の接続先を、評価用Ｃ
ＰＵ１に接続されたアドレスバスＡ１から制御用ＣＰＵ
４に接続されたアドレスバスＡ２へ切り換える。これに
より、制御用ＣＰＵ４から出力されたアドレスは、アド
レスバスＡ２を通り、さらにアドレスバス選択回路１４
にて接続されたアドレスバスＡ３を通って変換データ格
納メモリ３に出力される。また、書込み制御回路１５
が、データバスＤ４の出力と書込み信号Ｗ３の出力を許
可する（以上ステップＳ１２）。

【００４０】（２）データ書き込み 制御用ＣＰＵ４が、変換データを変換データ格納メモリ
３の指定アドレスへ書き込む（ステップＳ１３）。指定
したアドレス範囲全てのデータの書込みが終了したら、
次のステップＳ１５へ移る（ステップＳ１４）。

【００４１】（３）変換データ読み出しまでの処理 制御用ＣＰＵ４が、変換データの書込み要求を取り消す
（ステップＳ１５）。制御用ＣＰＵ４による書込み要求
信号ＷＲの取り消しにより、チップセレクト信号制御回
路１３がチップセレクト信号ＣＳ２の出力を禁止する。
また、書込み要求信号ＷＲの取り消しにより、書込み制
御回路１５がデータバスＤ４の出力と書込み信号Ｗ３の
出力を禁止する。

【００４２】さらに、前記書込み要求信号ＷＲの取り消
しにより、アドレスバス選択回路１４が変換データ格納
メモリ３に接続されたアドレスバスＡ３の接続先を、制
御用ＣＰＵ４に接続されたアドレスバスＡ２から評価用
ＣＰＵ１に接続されたアドレスバスＡ１へ切り換える。
これにより、評価用ＣＰＵ１から出力されたアドレス
は、アドレスバスＡ１を通り、さらにアドレスバス選択
回路１４にて接続されたアドレスバスＡ３を通って変換
データ格納メモリ３に出力される。また、評価用ＣＰＵ
１からの読出し信号Ｒ１の入力により、読出し信号制御
回路１１が読出し信号Ｒ２の出力を許可する（以上ステ
ップＳ１６） 続いて、データ変換を行うアドレス範囲を設定する。ア
ドレス比較回路１６に変換を行う下限のアドレス（変換
下限アドレス）と、変換を行う上限のアドレス（変換上
限アドレス）を設定する（ステップＳ１７）。前記変換
下限アドレスと変換上限アドレスは、図示しないレジス
タに記憶されており、このレジスタよりアドレス比較回
路１６に出力される。

【００４３】制御用ＣＰＵ４からのデータ変換要求信号
ＤＲにより、データ変換許可信号生成回路１７がデータ
変換許可信号ＤＥ出力し、データ変換を許可する（ステ
ップＳ１８）。以上により、データ変換を終了する。

【００４４】さらに、図３、図５を用いてデータ評価の
流れを説明する。

【００４５】図５は、前記エミュレータにおけるデータ
評価の処理手順を示すフローチャートである。

【００４６】２．データ評価（変換データ読み出し） 変換データの読み出し時期を検知する。

【００４７】評価用ＣＰＵ１がデータ評価を行うアドレ
スをアドレスバスＡ１に出力する（ステップＳ２１）。
前記ステップ１７で設定されたアドレス範囲と、評価用
ＣＰＵ１がアドレスバスＡ１に出力したアドレスをアド
レス比較回路１６が比較し、アドレス範囲とアドレスが
一致するか否かを判定する（ステップＳ２２）。

【００４８】判定結果が一致した場合は、一致信号ＩＳ
を出力し、次のステップＳ２３へ移る。不一致の場合
は、評価用ＣＰＵ１の実行サイクルに合わせて、データ
バスＤ１とデータバスＤ２を使用してプログラム格納メ
モリ２への読出しまたは書込みを行う（ステップＳ２
４）。

【００４９】その後、データ評価を終了するか否かを判
定する（ステップＳ２７）。データ評価を終了する場合
はそのまま終了し、データ評価を終了しない場合は前記
ステップＳ２１へ戻り、ステップＳ２１以降の処理を繰
り返す。

【００５０】前記ステップＳ２２において、アドレス範
囲とアドレスバス１のアドレスが一致した場合、評価用
ＣＰＵ１の実行サイクルが読出しサイクルであるか否か
を検知する（ステップＳ２３）。読み出しサイクルであ
る場合は、データ変換許可信号生成回路１７がデータ変
換許可信号ＤＥを出力し、次のステップＳ２５へ移る。
読出しサイクルでない場合は、評価用ＣＰＵ１の実行サ
イクルに合わせて、データバスＤ１とデータバスＤ２を
利用してプログラム格納メモリ２への読出しまたは書込
みを行い（ステップＳ２４）、前記ステップＳ２７へ移
る。ステップＳ２７以降の処理は前述と同様である。

【００５１】前記ステップＳ２３において、読み出しサ
イクルである場合は前述したようにステップＳ２５へ移
り、評価用ＣＰＵ１がアクセスするメモリをプログラム
格納メモリ２から変換データ格納メモリ３へ切り替え
る。データ変換許可信号生成回路１７からのデータ変換
許可信号ＤＥの出力により、チップセレクト信号制御回
路１３がチップセレクト信号ＣＳ１の出力を禁止し、チ
ップセレクト信号ＣＳ２の出力を許可する（ステップＳ
２５）。

【００５２】続いて、変換データ格納メモリ３からデー
タバスＤ４を介して読み出したデータを、評価用ＣＰＵ
１のデータバスＤ１に出力する（ステップＳ２６）。詳
述すると、変換データ格納メモリ３から読み出されたデ
ータは、データバスＤ４を通り、さらにデータ切換回路
１８にて接続されたデータバスＤ１を通って評価用ＣＰ
Ｕ１に出力される。その後、前記ステップＳ２７へ移
る。ステップＳ２７以降の処理は前述と同様である。

【００５３】以降、被デバッグプログラムの実行が続く
限り、「２．データ評価（変換データ読み出し）」工程
を繰り返す。また、再度、メモリのデータを変換する場
合は「１．データ変換」工程から再開する。

【００５４】このエミュレータでは、評価用データを読
み出す場合、データ変換を行ったアドレス範囲と評価用
ＣＰＵ１から入力された読み出しを行うアドレスとを比
較し、一致した場合には評価用ＣＰＵ１が変換データ格
納メモリ３をアクセスするように、データ変換回路５が
アドレスバス／データバスの接続を切り換える。一方、
一致しない場合には、評価用ＣＰＵ１がプログラム格納
メモリ２をアクセスするように、データ変換回路５がア
ドレスバス／データバスの接続を切り換える。また、デ
ータ変換を行う場合は、制御用ＣＰＵ４が変換データ格
納メモリ３をアクセスするように、データ変換回路５が
アドレスバス／データバスの接続を切り換える。

【００５５】本実施の形態を用いることにより、評価用
ＣＰＵがプログラムの実行中でもメモリに格納されてい
るデータを変換することができる。これにより、周辺回
路の動作変化をリアルタイムで観測しながら、データの
変更が可能になる。

【００５６】本発明の応用範囲は広く、ＴＶの色調整
や、車、ビデオ、ＣＤ等のモータを制御する周辺回路に
特に有効である。

【００５７】例えば、ブラウン管にキャラクタを表示す
るオンスクリーンディスプレイの場合で表示する色を選
ぶとき、基本的に赤のみ、青のみ、緑のみではなく、そ
れらの合成色を数値で設定する必要がある。本発明を使
用すれば、実際に色を決定するデータをリアルタイムで
書き換え、ディスプレイに現れる色の変化を見ながら数
値を決定することが容易にできる。

【００５８】また、車の速度を調整する場合、アクセル
やブレーキの踏み具合、またギア比によってモータが制
御されている。車を発進させる場合、人の安全確保、乗
り心地の快適さの確保、及び車重量を考慮してモータに
負担が掛からないようにする必要がある。これらの条件
を満たすため、プログラムの開発時は、実際に人間が車
へ乗車し、予め用意した各種データ（パラメータ）でモ
ータを制御させ、人の安全確保、乗り心地の快適さの確
保、及びモータに負担が掛かっていないか実感しプログ
ラムをデバッグしている。

【００５９】モータのように段階的に回転数を変化させ
速度調整をしている場合、リアルタイムでデータを変化
させることは必須である。このため、従来はＯＴＰに各
種のデータパターンを書き込み、ＯＴＰを差し替えて最
適なデータを見つけだしていた。だが、本発明を用いれ
ば、容易にデータをリアルタイムで変化させることがで
き、プログラムの開発環境と開発効率が向上する。

【００６０】

【発明の効果】以上述べたように本発明によれば、評価
用のＣＰＵのプルグラム実行を停止させることなく、メ
モリに格納されたデータを変換でき、プログラムの開発
環境及び開発効率を向上できるエミュレータ及びエミュ
レータを用いたデータ評価方法を提供することが可能で
ある。

【図面の簡単な説明】

【図１】この発明の実施の形態のエミュレータの構成を
示すブロック図である。

【図２】前記実施の形態のエミュレータにおけるデバッ
グの流れを示すフローチャートである。

【図３】前記エミュレータ内のデータ変換回路の詳細な
構成を示すブロック図である。

【図４】前記エミュレータにおけるデータ変換の処理手
順を示すフローチャートである。

【図５】前記エミュレータにおけるデータ評価の処理手
順を示すフローチャートである。

【符号の説明】

１…評価用ＣＰＵ ２…プログラム格納メモリ ３…変換データ格納メモリ ４…制御用ＣＰＵ ５…データ変換回路 １１…読出し信号制御回路 １２…チップセレクト信号生成回路 １３…チップセレクト信号制御回路 １４…アドレスバス選択回路 １５…書込み制御回路 １６…アドレス比較回路 １７…データ変換許可信号生成回路 １８…データ切換回路

フロントページの続き (72)発明者 北田 雄一 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内 Ｆターム(参考） 5B048 AA13 BB02

Claims (3)

【特許請求の範囲】
1. 【請求項１】デバッグを行うプログラムを実行する第１
   のＣＰＵと、 前記プログラムを記憶する第１のメモリと、 前記第１のＣＰＵによる前記プログラムの実行中に、外
   部より入力される変換データを記憶する第２のメモリ
   と、 前記第２のメモリへの前記変換データの書き込みを制御
   する第２のＣＰＵと、 前記第１、第２のＣＰＵと前記第１、第２のメモリとの
   間に設けられたアドレスバス及びデータバスの接続を切
   り換え、前記第１、第２のＣＰＵと前記第１、第２のメ
   モリとの間の接続状態を制御する制御手段と、 を具備することを特徴とするエミュレータ。
2. 【請求項２】第１のＣＰＵにより、第１のメモリに記憶
   されたデータを含むプログラムを実行して周辺回路を動
   作させる第１ステップと、 前記周辺回路の動作状態を評価し前記動作状態を変更す
   る場合は、前記プログラムの実行及び前記周辺回路の動
   作を停止させずに、第２のＣＰＵにより前記データを変
   換データに置き換える第２ステップと、 前記第２ステップの後、前記第１のＣＰＵにより、前記
   プログラムを実行し前記変換データを用いて周辺回路を
   動作させる第３ステップと、 を具備することを特徴とするエミュレータを用いたデー
   タ評価方法。
3. 【請求項３】第１のＣＰＵにより、第１のメモリに記憶
   されたプログラムを実行する第１ステップと、 前記第１のＣＰＵにより、前記第１のメモリに記憶され
   たデータを用いて周辺回路を動作させる第２ステップ
   と、 前記周辺回路の動作状態を評価し前記動作状態を変更す
   る場合は、前記プログラムの実行及び前記周辺回路の動
   作を停止させずに、第２のＣＰＵにより前記データを変
   換データに置き換える第３ステップと、 前記第３ステップの後、前記第１のＣＰＵにより前記変
   換データを用いて前記周辺回路を動作させる第４ステッ
   プと、 を具備することを特徴とするエミュレータを用いたデー
   タ評価方法。