JP2581753B2 - 自己診断方法 - Google Patents
自己診断方法Info
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- JP2581753B2 JP2581753B2 JP63111670A JP11167088A JP2581753B2 JP 2581753 B2 JP2581753 B2 JP 2581753B2 JP 63111670 A JP63111670 A JP 63111670A JP 11167088 A JP11167088 A JP 11167088A JP 2581753 B2 JP2581753 B2 JP 2581753B2
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- JP
- Japan
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- buffer memory
- processor
- self
- slave device
- memory
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、副制御装置各々の内部に設けられているバ
ッファメモリをワーク用、主制御装置との間の双方向デ
ータ中継転送用として用いる以外に、診断プログラム格
納用として用い副制御装置が自己診断されるようにした
自己診断方法に関するものである。
ッファメモリをワーク用、主制御装置との間の双方向デ
ータ中継転送用として用いる以外に、診断プログラム格
納用として用い副制御装置が自己診断されるようにした
自己診断方法に関するものである。
これまでのプログラム診断方式としては、特開昭62−
229339号公報に記載のように、被診断装置あるいは副制
御装置（これらを以下従属装置と称す）におけるマイク
ロプログラム格納制御メモリはRAMとして構成されてお
り、従属装置自体による自己診断に際しては、そのRAM
に主制御装置より診断プログラムが転送記憶されたうえ
従属装置により実行されるようになっている。一方、以
上とは別に「電子計算機の方式設計」（（株）産報、19
72年７月１日発行）の頁227〜229には、通常処理はROM
に格納されたマイクロプログラムによって、診断処理は
RAMに格納された診断プログラムによって行なうことが
示されている。
229339号公報に記載のように、被診断装置あるいは副制
御装置（これらを以下従属装置と称す）におけるマイク
ロプログラム格納制御メモリはRAMとして構成されてお
り、従属装置自体による自己診断に際しては、そのRAM
に主制御装置より診断プログラムが転送記憶されたうえ
従属装置により実行されるようになっている。一方、以
上とは別に「電子計算機の方式設計」（（株）産報、19
72年７月１日発行）の頁227〜229には、通常処理はROM
に格納されたマイクロプログラムによって、診断処理は
RAMに格納された診断プログラムによって行なうことが
示されている。
しかしながら、従来技術としての前者による場合は、
診断処理の度に診断プログラムがRAMにローディングさ
れる必要があることは別として、通常処理用マイクロプ
ログラムは電源投入時は勿論のこと、診断処理より通常
処理に戻る度にRAMにローディングされる必要がある。
したがって、このローディングに要される時間によって
装置立上げが遅れてしまうという不具合があったもので
ある。また、後者による場合には、診断プログラム格納
用の専用のRAMが要され装置の自己診断が経済的に行な
われ得ないものとなっている。
診断処理の度に診断プログラムがRAMにローディングさ
れる必要があることは別として、通常処理用マイクロプ
ログラムは電源投入時は勿論のこと、診断処理より通常
処理に戻る度にRAMにローディングされる必要がある。
したがって、このローディングに要される時間によって
装置立上げが遅れてしまうという不具合があったもので
ある。また、後者による場合には、診断プログラム格納
用の専用のRAMが要され装置の自己診断が経済的に行な
われ得ないものとなっている。
本発明の目的は、診断プログラム格納用の専用RAMが
不要とされ、しかも通常処理用マイクロプログラムのロ
ーディングも不要とされた、従属装置における自己診断
方法を供するにある。
不要とされ、しかも通常処理用マイクロプログラムのロ
ーディングも不要とされた、従属装置における自己診断
方法を供するにある。
上記目的は、上位装置としての主制御装置に外部バス
を介して並列的に収容され、且つ通常処理はROMに格納
されたマイクロプログラムをプロセッサが実行すること
によって行なわれ、上記主制御装置との間に双方向デー
タ転送は、ワーク用RAMをも同時に兼ねた２ポートRAMと
してのバッファメモリを介し行なわれるべくなした従属
装置各々での自己診断方法であって、主制御装置による
主導制御下に従属装置各々が自己診断されるに際して
は、主制御装置によって該従属装置内のプロセッサが一
時的に停止され、かつ該プロセッサからROMへのアクセ
スアドレスがバッファメモリへのアクセスアドレスとな
るべくアドレス変換モードに設定された状態で、主制御
装置から該従属装置内のバッファメモリには診断プログ
ラムがDMA転送記憶された後、主制御装置によって該従
属装置内のプロセッサの一時的停止状態が解除されたこ
とに伴い該プロセッサが起動されることによって、該プ
ロセッサからROMへのアクセスアドレス各々はバッファ
メモリへのアクセスアドレス各々に変換された状態で、
該バッファメモリ上の診断プログラムが該プロセッサで
実行されることによって，該従属装置が自己診断された
上、自己診断結果はバッファメモリを介し主制御装置に
より読み取られることで達成される。
を介して並列的に収容され、且つ通常処理はROMに格納
されたマイクロプログラムをプロセッサが実行すること
によって行なわれ、上記主制御装置との間に双方向デー
タ転送は、ワーク用RAMをも同時に兼ねた２ポートRAMと
してのバッファメモリを介し行なわれるべくなした従属
装置各々での自己診断方法であって、主制御装置による
主導制御下に従属装置各々が自己診断されるに際して
は、主制御装置によって該従属装置内のプロセッサが一
時的に停止され、かつ該プロセッサからROMへのアクセ
スアドレスがバッファメモリへのアクセスアドレスとな
るべくアドレス変換モードに設定された状態で、主制御
装置から該従属装置内のバッファメモリには診断プログ
ラムがDMA転送記憶された後、主制御装置によって該従
属装置内のプロセッサの一時的停止状態が解除されたこ
とに伴い該プロセッサが起動されることによって、該プ
ロセッサからROMへのアクセスアドレス各々はバッファ
メモリへのアクセスアドレス各々に変換された状態で、
該バッファメモリ上の診断プログラムが該プロセッサで
実行されることによって，該従属装置が自己診断された
上、自己診断結果はバッファメモリを介し主制御装置に
より読み取られることで達成される。
従属装置ではROMに格納されたマイクロプログラムに
よる制御下に、ワークRAMとしてのバッファメモリを使
用しつつ本来機能としての通常処理が行なわれるように
なっている。さて、従属装置での処理動作が正常である
か否かを確認する必要が生じた際、従属装置による自己
診断が行なわれるが、自己診断に際しては先ず主制御装
置により従属装置での処理動作は一旦停止された状態
で、バッファメモリには主制御装置より診断プログラム
が転送記憶されるようになっている。この後はROMへの
アドレスをバッファメモリへのアドレスと変換すべく予
め設定されている状態で従属装置を起動すれば、結局RO
Mではなくバッファメモリがそれに代わってアクセスさ
れることで、診断プログラムの実行、即ち、自己診断処
理が行なわれるところとなるものである。自己診断処理
から通常処理に復帰する場合には、従属装置は初期設定
によりアドレス変換設定が解除された状態で再起動され
るようになっているものである。
よる制御下に、ワークRAMとしてのバッファメモリを使
用しつつ本来機能としての通常処理が行なわれるように
なっている。さて、従属装置での処理動作が正常である
か否かを確認する必要が生じた際、従属装置による自己
診断が行なわれるが、自己診断に際しては先ず主制御装
置により従属装置での処理動作は一旦停止された状態
で、バッファメモリには主制御装置より診断プログラム
が転送記憶されるようになっている。この後はROMへの
アドレスをバッファメモリへのアドレスと変換すべく予
め設定されている状態で従属装置を起動すれば、結局RO
Mではなくバッファメモリがそれに代わってアクセスさ
れることで、診断プログラムの実行、即ち、自己診断処
理が行なわれるところとなるものである。自己診断処理
から通常処理に復帰する場合には、従属装置は初期設定
によりアドレス変換設定が解除された状態で再起動され
るようになっているものである。
以下、本発明を第１図から第３図により説明する。
先ず本発明に係る制御処理システムについて説明すれ
ば、第１図はその一例でのシステム概要を示したもので
ある。これによる場合、主制御装置１に対しては複数の
従属装置21〜2nが外部バス３を介し並列的に収容された
構成となっている。従属装置21〜2n各々の処理機能とし
ては他データ処理装置との接続制御や、遠隔端末との回
線接続制御、固有なデータ処理を行なうなど、各種のも
のが考えられるが、本例では回線接続制御が想定される
ものとなっている。
ば、第１図はその一例でのシステム概要を示したもので
ある。これによる場合、主制御装置１に対しては複数の
従属装置21〜2nが外部バス３を介し並列的に収容された
構成となっている。従属装置21〜2n各々の処理機能とし
ては他データ処理装置との接続制御や、遠隔端末との回
線接続制御、固有なデータ処理を行なうなど、各種のも
のが考えられるが、本例では回線接続制御が想定される
ものとなっている。
図示のように主制御装置１では主プロセッサ11はROM
としての主制御メモリ12に予め格納されているブートス
トラップによる制御によってDMA制御部14を起動する結
果、外部メモリ15より内部バス16を介し、データ処理に
必要とされるプログラムはDMAモードでRAMとしての主メ
モリ13に転送記憶されるようになっている。以降主制御
メモリ12および主メモリ13に格納されたプログラムによ
ってデータ処理が実行されるものである。
としての主制御メモリ12に予め格納されているブートス
トラップによる制御によってDMA制御部14を起動する結
果、外部メモリ15より内部バス16を介し、データ処理に
必要とされるプログラムはDMAモードでRAMとしての主メ
モリ13に転送記憶されるようになっている。以降主制御
メモリ12および主メモリ13に格納されたプログラムによ
ってデータ処理が実行されるものである。
一方、従属装置21〜2n各々はその動作が主制御装置１
によって制御されており、主制御装置１との間の双方向
データ転送はRAMとしてのバッファメモリ（例えば具体
的には２ポートRAM）21を介し行なわれるようになって
いる。通常のデータ処理としては、主制御装置１からの
データは外部バス３を介し一旦バッファメモリ21に書込
されるようになっている。ROMとしての制御メモリ23に
予め格納されているプログラムに従って動作しているプ
ロセッサ22によって、バッファメモリ21よりそのデータ
が読み出されたうえ処理され、処理結果は内部バス25を
介し回線制御部24より外部に送出されるものとなってい
る。一方、外部からのデータは回線制御部24で受信され
た後は、プロセッサ22による制御下に内部バス25を介し
バッファメモリ21に一旦書込されるようになっている。
バッファメモリ21に書込されたデータはその後外部バス
３を介し主制御装置１に読み取られ、一旦主メモリ13に
書込された後データ処理に供されるようになっているも
のである。
によって制御されており、主制御装置１との間の双方向
データ転送はRAMとしてのバッファメモリ（例えば具体
的には２ポートRAM）21を介し行なわれるようになって
いる。通常のデータ処理としては、主制御装置１からの
データは外部バス３を介し一旦バッファメモリ21に書込
されるようになっている。ROMとしての制御メモリ23に
予め格納されているプログラムに従って動作しているプ
ロセッサ22によって、バッファメモリ21よりそのデータ
が読み出されたうえ処理され、処理結果は内部バス25を
介し回線制御部24より外部に送出されるものとなってい
る。一方、外部からのデータは回線制御部24で受信され
た後は、プロセッサ22による制御下に内部バス25を介し
バッファメモリ21に一旦書込されるようになっている。
バッファメモリ21に書込されたデータはその後外部バス
３を介し主制御装置１に読み取られ、一旦主メモリ13に
書込された後データ処理に供されるようになっているも
のである。
以上、主制御装置１、従属装置21〜2n各々での通常の
処理概要について説明したが、主制御装置１と従属装置
21〜2n各々との間でのデータ転送をバッファメモリ21を
介し行なうことは各種の面より有利となっている。その
バッファメモリ21に割り振られるメモリアドレスをそれ
ら装置各々の内部メモリ（主メモリ13、制御メモリ23）
のそれに連続させることによって、バッファメモリ21を
プログラム上内部メモリと同一に扱い得、プログラム処
理が簡単化されるものである。また、バッファメモリ2
1、主メモリ13間データ転送をDMA制御部14による制御下
にDMA転送モードで行なう場合は、主プロセッサ11の動
作とは独立にデータ転送が一括して実行されることにな
り、高速処理上有利であるというものである。
処理概要について説明したが、主制御装置１と従属装置
21〜2n各々との間でのデータ転送をバッファメモリ21を
介し行なうことは各種の面より有利となっている。その
バッファメモリ21に割り振られるメモリアドレスをそれ
ら装置各々の内部メモリ（主メモリ13、制御メモリ23）
のそれに連続させることによって、バッファメモリ21を
プログラム上内部メモリと同一に扱い得、プログラム処
理が簡単化されるものである。また、バッファメモリ2
1、主メモリ13間データ転送をDMA制御部14による制御下
にDMA転送モードで行なう場合は、主プロセッサ11の動
作とは独立にデータ転送が一括して実行されることにな
り、高速処理上有利であるというものである。
ところで、プロセッサとしては８ビット、あるいは16
ビットマイクロプロセッサ（例えば米モトローラ社の68
00や68000など）が装置構成の簡単化上よく用いられ
る。このようなマイクロプロセッサの電源投入時や手動
初期設定時での立上げにおいては、そのプログラム走行
開始メモリアドレスは全ビットが“0"の０番地、または
全ビットが“1"のFF………Ｆ番地（FF………Ｆは16進表
示）に設定されるようになっている。即ち、制御メモリ
23におけるメモリアドレス０〜Ｎ（FF………Ｆ）、ま
たはメモリアドレスＭ（＜FF………Ｆ）〜FF………Ｆの
メモリエリアには通常処理用のマイクロプログラムが格
納されているものである。
ビットマイクロプロセッサ（例えば米モトローラ社の68
00や68000など）が装置構成の簡単化上よく用いられ
る。このようなマイクロプロセッサの電源投入時や手動
初期設定時での立上げにおいては、そのプログラム走行
開始メモリアドレスは全ビットが“0"の０番地、または
全ビットが“1"のFF………Ｆ番地（FF………Ｆは16進表
示）に設定されるようになっている。即ち、制御メモリ
23におけるメモリアドレス０〜Ｎ（FF………Ｆ）、ま
たはメモリアドレスＭ（＜FF………Ｆ）〜FF………Ｆの
メモリエリアには通常処理用のマイクロプログラムが格
納されているものである。
さて、第３図はバッファメモリ21および制御メモリ23
に対する一例でのメモリアドレスの割付状態を示したも
のである。図示のように通常のデータ処理時にあって
は、バッファメモリ21は主制御装置１より16進表示のメ
モリアドレス100000〜107FFFの範囲内でアクセスされる
も、従属装置内ではメモリアドレス0000〜7FFFの範囲内
でアクセスされるようになっている。また、制御メモリ
23は従属装置内からのみメモリアドレス8000〜FFFFの範
囲内でアクセスされるようになっている。したがって，
従属装置の診断の際、バッファメモリ21に主制御装置１
より転送記憶された診断プログラムをプロセッサ22によ
って実行せしめるには、制御メモリ23をアクセスするた
めのメモリアドレス8000〜FFFFをメモリアドレス0000〜
7FFFにアドレス変換すればよいというものである。本例
では幸いメモリアドレスを構成する16ビットデータのう
ち、最上位ビット、即ち、215の重みをもったビットを
反転せしめればよいことになる。セレクタ26はそのビッ
トの反転制御のために従属装置内に設けられたものであ
る。
に対する一例でのメモリアドレスの割付状態を示したも
のである。図示のように通常のデータ処理時にあって
は、バッファメモリ21は主制御装置１より16進表示のメ
モリアドレス100000〜107FFFの範囲内でアクセスされる
も、従属装置内ではメモリアドレス0000〜7FFFの範囲内
でアクセスされるようになっている。また、制御メモリ
23は従属装置内からのみメモリアドレス8000〜FFFFの範
囲内でアクセスされるようになっている。したがって，
従属装置の診断の際、バッファメモリ21に主制御装置１
より転送記憶された診断プログラムをプロセッサ22によ
って実行せしめるには、制御メモリ23をアクセスするた
めのメモリアドレス8000〜FFFFをメモリアドレス0000〜
7FFFにアドレス変換すればよいというものである。本例
では幸いメモリアドレスを構成する16ビットデータのう
ち、最上位ビット、即ち、215の重みをもったビットを
反転せしめればよいことになる。セレクタ26はそのビッ
トの反転制御のために従属装置内に設けられたものであ
る。
ここで、従属装置の自己診断が如何に行なわれるかを
より詳細に説明すれば以下のようである。
より詳細に説明すれば以下のようである。
即ち、第２図にセレクタ26の一具体的構成をその周辺
回路とともに示すが、これによる場合、従属装置21〜2n
の何れかが自己診断されるに際しては、主制御装置１に
よって外部バス３を介してその従属装置内セレクタ26が
制御されるようになっている。図示のようにセレクタ26
内にはプロセッサホールト制御用のフリップフロップ26
4および最上位ビット反転制御用のフリップフロップ265
が設けられたものとなっている。先ず主制御装置１から
の制御信号によってデコーダ261を介しフリップフロッ
プ264がセットされるようになっている。これによりそ
のＱ出力としてのホールト信号27はプロセッサ22をホー
ルド状態におくことになり従属装置での動作は停止せし
められるものである。この状態でその後デコーダ261を
介しフリップフロップ265がセットされることで、デー
タバス251とともに内部バス25を構成しているアドレス
バス252のうち、最上位ビット信号28は排地的論理和ゲ
ート266で反転されるところとなるものである。結局ア
ドレスバス252上のメモリアドレス8000〜FFFFはフリッ
プフロップ265がセット状態に有る間、メモリアドレス0
000〜7FFFに変換されたうえバッファメモリ21および制
御メモリ23に与えられるものであり、アドレスバス252
上のメモリアドレス8000〜FFFFによってバッファメモリ
21はアクセス可とされるも、制御メモリ23へのアクセス
は不可となるものである。この後は更に主制御装置１か
らはその主メモリ13より外部バス３を介しバッファメモ
リ21に診断プログラムがDMA転送モードで転送記憶され
るようになっている。この転送記憶が終了した時点でデ
コーダ261を介しフリップフロップ264をリセットしプロ
セッサ22でのホールト状態を解除すれば、プロセッサ22
はバッファメモリ21のメモリアドレス7FFFより診断プロ
グラムを順次読み出しつつ診断動作を実行するところと
なるものである。診断結果は一旦バッファメモリ21に記
憶され、後に主制御装置１に読み出されるところとなる
ものである。
回路とともに示すが、これによる場合、従属装置21〜2n
の何れかが自己診断されるに際しては、主制御装置１に
よって外部バス３を介してその従属装置内セレクタ26が
制御されるようになっている。図示のようにセレクタ26
内にはプロセッサホールト制御用のフリップフロップ26
4および最上位ビット反転制御用のフリップフロップ265
が設けられたものとなっている。先ず主制御装置１から
の制御信号によってデコーダ261を介しフリップフロッ
プ264がセットされるようになっている。これによりそ
のＱ出力としてのホールト信号27はプロセッサ22をホー
ルド状態におくことになり従属装置での動作は停止せし
められるものである。この状態でその後デコーダ261を
介しフリップフロップ265がセットされることで、デー
タバス251とともに内部バス25を構成しているアドレス
バス252のうち、最上位ビット信号28は排地的論理和ゲ
ート266で反転されるところとなるものである。結局ア
ドレスバス252上のメモリアドレス8000〜FFFFはフリッ
プフロップ265がセット状態に有る間、メモリアドレス0
000〜7FFFに変換されたうえバッファメモリ21および制
御メモリ23に与えられるものであり、アドレスバス252
上のメモリアドレス8000〜FFFFによってバッファメモリ
21はアクセス可とされるも、制御メモリ23へのアクセス
は不可となるものである。この後は更に主制御装置１か
らはその主メモリ13より外部バス３を介しバッファメモ
リ21に診断プログラムがDMA転送モードで転送記憶され
るようになっている。この転送記憶が終了した時点でデ
コーダ261を介しフリップフロップ264をリセットしプロ
セッサ22でのホールト状態を解除すれば、プロセッサ22
はバッファメモリ21のメモリアドレス7FFFより診断プロ
グラムを順次読み出しつつ診断動作を実行するところと
なるものである。診断結果は一旦バッファメモリ21に記
憶され、後に主制御装置１に読み出されるところとなる
ものである。
なお、以上の説明ではフリップフロップ265は主制御
装置１によってその状態が制御されているが、場合によ
っては手動スイッチ267によってその状態を制御するよ
うにしてもよい。インバータ268,269およびオアゲート2
62,263は手動スイッチ267による制御を可能ならしめる
ためのものである。また、以上の例ではアドレス変換は
アドレスバス信号のうち、最上位ビット信号の反転のみ
によって表現されているが、一般的には通常処理用プロ
グラムと診断プログラム間の走行開始メモリアドレス差
と、アドレスバス信号とを演算することによって、アド
レス変換が行なわれることになる。更に制御メモリ23を
RAMで構成する場合には、電源投入時のみローディング
が要されるから、場合によってはRAMとして構成しても
よい。
装置１によってその状態が制御されているが、場合によ
っては手動スイッチ267によってその状態を制御するよ
うにしてもよい。インバータ268,269およびオアゲート2
62,263は手動スイッチ267による制御を可能ならしめる
ためのものである。また、以上の例ではアドレス変換は
アドレスバス信号のうち、最上位ビット信号の反転のみ
によって表現されているが、一般的には通常処理用プロ
グラムと診断プログラム間の走行開始メモリアドレス差
と、アドレスバス信号とを演算することによって、アド
レス変換が行なわれることになる。更に制御メモリ23を
RAMで構成する場合には、電源投入時のみローディング
が要されるから、場合によってはRAMとして構成しても
よい。
以上説明したように本発明による場合は、診断プログ
ラム格納用の専用RAMを不要とし、しかも通常処理用マ
イクロプログラムの診断終了時での再ローディングも不
要として、従属装置をプログラム診断し得るという効果
がある。
ラム格納用の専用RAMを不要とし、しかも通常処理用マ
イクロプログラムの診断終了時での再ローディングも不
要として、従属装置をプログラム診断し得るという効果
がある。
第１図は、本発明に係る制御処理システムの一例でのシ
ステム概要を示す図、第２図は、その要部としてのセレ
クタの一具体的構成をその周辺回路とともに示す図、第
３図は、従属装置内バッファメモリ及び制御メモリに対
するメモリアドレスの割付例を示す図である。 １……主制御装置、21〜2n……従属装置、３……外部バ
ス、21……バッファメモリ、22……プロセッサ、23……
制御メモリ、26……セレクタ。
ステム概要を示す図、第２図は、その要部としてのセレ
クタの一具体的構成をその周辺回路とともに示す図、第
３図は、従属装置内バッファメモリ及び制御メモリに対
するメモリアドレスの割付例を示す図である。 １……主制御装置、21〜2n……従属装置、３……外部バ
ス、21……バッファメモリ、22……プロセッサ、23……
制御メモリ、26……セレクタ。
Claims (1)
- 【請求項１】上位装置としての主制御装置に外部バスを
介し並列的に収容され、且つ通常処理はROMに格納され
たマイクロプログラムをプロセッサが実行することによ
って行なわれ、上記主制御装置との間の双方向データ転
送は、ワーク用RAMをも同時に兼ねた２ポートRAMとして
のバッファメモリを介し行なわれるべくなした従属装置
各々での自己診断方法であって、主制御装置による主導
制御下に従属装置各々が自己診断されるに際しては、主
制御装置によって該従属装置内のプロセッサが一時的に
停止され、かつ該プロセッサからROMへのアクセスアド
レスがバッファメモリへのアクセスアドレスとなるべく
アドレス変換モードに設定された状態で、主制御装置か
ら該従属装置内のバッファメモリには診断プログラムが
DMA転送記憶された後、主制御装置によって該従属装置
内のプロセッサの一時的停止が解除されたことに伴い該
プロセッサが起動されることによって、該プロセッサか
らROMへのアクセスアドレス各々はバッファメモリへの
アクセスアドレス各々に変換された状態で、該バッファ
メモリ状の診断プログラムが該プロセッサで実行される
ことによって，該従属装置が自己診断され上、自己診断
結果はバッファメモリを介し主制御装置により読み取ら
れるようにした自己診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111670A JP2581753B2 (ja) | 1988-05-10 | 1988-05-10 | 自己診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111670A JP2581753B2 (ja) | 1988-05-10 | 1988-05-10 | 自己診断方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282647A JPH01282647A (ja) | 1989-11-14 |
| JP2581753B2 true JP2581753B2 (ja) | 1997-02-12 |
Family
ID=14567204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111670A Expired - Lifetime JP2581753B2 (ja) | 1988-05-10 | 1988-05-10 | 自己診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581753B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667444A (en) * | 1979-11-07 | 1981-06-06 | Hitachi Ltd | Display system |
| JPS62229339A (ja) * | 1986-03-17 | 1987-10-08 | Fujitsu Ltd | マイクロプログラム診断方式 |
-
1988
- 1988-05-10 JP JP63111670A patent/JP2581753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01282647A (ja) | 1989-11-14 |
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