JPS63317827A

JPS63317827A - メモリ制御回路

Info

Publication number: JPS63317827A
Application number: JP62155003A
Authority: JP
Inventors: Shuichi Mimura; 秀一三村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-06-22
Filing date: 1987-06-22
Publication date: 1988-12-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、パーソナルコンピュータ等ＣＰＵ。

ＲＡＭ、ＲＯＭを備えたコンピュータシステムに係り、
そのメモリ制御回路に関する。

（ロ）従来の技術パーソナルコンピュータ等のシステムにおいては、第２
図のメモリマツプに示すように、ＣＰＵのアドレス空間
にＲＡＭ（１）やＲＯＭ（２）が割り付けられ、ＲＡＭ
（１）はり一ド／ライト女能に、そして、ＲＯＭ（２）
はリードのみ可能なように、メモリ制御回路にて制御さ
れる。又、ＲＯＭ（２）に　′は、通常、イニシャルプ
ログラムローダ（以下、ＩＰＬと略す）や、ベーシック
アウトプットインプットシステム（以下、ＢＩＯ５と略
す）等のプログラムが記憶される。

そして、このようなＲＯＭに記憶されたプログラムをデ
バッグするには、特開昭５９−１６１７４８号公報に開
示されているように、特別なデパック装置を、デバッグ
しようとするＲＯＭを備えたコンピュータシステムに接
続して実行していた。

（ハ）発明が解決しようとする問題点従来は、上述の如く、ＲＯＭ内のプログラムをデバッグ
するのに、特別なデパック装置を用意しなければならな
いという問題があり、更には、デバッグ時やプログラム
の修正時には、最終的にＲＯＭをイレーズし、修正した
プログラムを再書込みするという作業が必要であり、不
便であった。

し）問題点を解決するための手段本発明は、ＣＰＵのアドレス空間にＲＡＭ及びプログラ
ムを記憶したＲＯＭを割り付けたコンピュータシステム
において、メモリ制御回路に、前記ＲＡＭの所定のメモ
リ領域を書込み不能とし読出し専用に切替える手段と、
前記ＣＰＵの前記ＲＯＭに対するアドレスを前記ＲＡＭ
の前記所定のメモリ領域に対するアドレスに切替える手
段とを設けて、上記問題点を解決するものである。

（＊）作用本発明では、上記手段を設けたので、ＲＡＭの所定のメ
モリ領域にＲＯＭのプログラムを書込めば、特別なデパ
ック装置を用いることなく、このプログラムのデバッグ
が可能となり、しかも、デバッグ時にプログラムが破壊
されることも極力防ぐことができる。更には、デバッグ
により修正したプログラムを、ＲＡＭの所定のメモリ領
域に書込めば、このリードオンリーＲＡＭがＲＯＭの代
わりに機能することとなり、従って、ＲＯＭのイレーズ
及び再書込みも不要にすることが可能となる。

（へ）実施例第１図は、本発明の実施例としてのメモリ制御回路を含
むパーソナルコンピュータの構成を示すブロック図であ
り、（３）はＡ、〜Ａ、、のアドレスを発生シ’　００
０００ＭＪ〜「ＦＦＦＦＦ１４Ｊ（７）１Ｍバイトのア
ドレス空間をアクセス可能なＣＰＵ、（４）はアドレス
バス、（５）はデータバス、（１）は５１２にバイトの
ＲＡＭ、（２）はＩＰＬ及びＢＩＯ８を記憶した１２８
にバイトのＲＯＭ、（６）はアドレスＡ、〜ＡＩ、をラ
ッチするアドレスラッチ、（７）はタイミングコントロ
ーラ／コマンドデコーダ、そして、（８）がメモリ制御
回路である。又、（９）は外部記憶装置としてのフロッ
ピーディスク装［ＦＤＤ、（１０）はフロッピーディス
ク制御装置ＦＤＣ，（１１）は表示装置としてのディス
プレイＤＩ　Ｓ　Ｐ、　（１２）は表示制御装置ＣＲＴ
Ｃ５（１３）は入力装置としてのキーボード、（１４）
はインターフェースＩ１０である。

メモリ制御回路（８）は、ハードスイッチ（１５）と、
入力がデータバス（５）に接続きれ、出力がバッファ（
１６）を介してデータバス（５）に接続され、デコーダ
（１７）の出力をストローブ信号ＳＴＢとして、ＣＰＵ
（３）によりデータがセットされるラッチ回路（１８）
とを備え、このラッチ回路にてソフトスイッチク１９）
及び（２０）を構成している。ハードスイッチ（１５）
の出力Ｈ８Ｗとソフトスイッチ（１９）及び（２０）の
出力ｓｓｗｏ及び５ＳＷＩは、ゲート回路（２１）及び
（２２）に入力され、’Ｈ８Ｗ、５ＳＷＯ，５ＳＷＩ　
Ｊが’１，１，０．のとき出力ＳＷＯ，’　１　、１　
、１　」（７）トｉ！出力ｓＷ１カ「Ｉ　Ｊとなる。

更に、メモリ制御回路（８）は、アドレスＡｔ、〜Ａｌ
ｅを入力し、入力アドレスが’　ＥＩＩＪであるとき「
６Ｈ」に、’　ＦＨＪであるとき「７８」に変換し、’
　ＥＩＩＪ　ｅ　’　ＦＨＪ以外はそのままのアドレス
を出力するアドレス変換回路（２３）と、ＣＰＵ（３）
のアドレスＡＨ〜Ａ３．と変換アドレス＊Ａ、、〜Ａ＋
ｓのいずれか一方を信号ＳＷＩに応じて選択するマルチ
プレクサＭ　Ｐ　Ｘ　（２４）と、ＲＡＭ（１）をフン
トロールするためのＲＡＭコントローラ（２５）と、Ｒ
ＯＭ　（２）をコントロールするためのＲＯＭコントロ
ーラ（２６）とを備えている。ＲＡＭコントローラ（２
５）は、入力されるアドレスＡ０〜Ａ　１ｓ　Ｘ　Ａ　
Ｉｓ〜Ｘ　Ａ　Ｉｍのうち、下位アドレスＡ、〜Ａ、を
ローアドレス、上位アドレスＡ、。〜Ａ０ｘＡ１．〜ｘ
Ａｌ、をカラムアドレスとして、ＲＡＭ（１）に供給し
、アドレスＡ１．〜ｘＡＩ、がｒＯＨ」〜ｒ８Ｈ」であ
れば、信号ＲＡＳ　、ＣＡＳを出力する。そして、信号
ＳＷＯ及びＳＷＩが共に「０」であるときは、従来通り
、メモリライト信号ＭＷＴＣに応じてライトイネーブル
ＷＥを出力する。しかしながら、信号ＳＷＯ又はＳＷＩ
が「１」であるときは、ア）’　Ｌ／　スＸＡ　Ｂ〜Ｘ
ＡＢカｒ６１４Ｊ　”ｂ　Ｌ／　＜　４ｔ　’　７ＨＪ
であるときに限り、メモリライト信号ＭＷＴＣが入力さ
れても、ライトイネーブルＷＥを出力しないよう禁止す
る構成である。

又、ＲＯＭコントローラ（２６）は、アドレスｘＡ１、
〜ＸＡ、、が”ＥＨＪ〜「ＦＨ」であるとき、メモリリ
ード信号ＭＲＤＣに応じて、チップイネーブルσ１及び
アウトプットイネーブルＧ１を出力する構成であり、ア
ドレスＡ０〜Ａｌｌ１が直接ＲＯＭ（２）に供給されて
いる。

従って、本実施例では、ハードスイッチ（１５）がオフ
であれば、第２図に示すように、ＲＡＭ（１）はアドレ
ス空間ｏ　ｏ　ｏ　ｏ　ＯＨ−７ＦＦＦＦＨに割り付け
られ、ＲＯＭ（２）はアドレス空間ＥＯＯＯＯ。

〜Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　Ｍに割り付けられる。一方、ハ
ードスイッチ（１５）がオンの状態で、ソフトスイッチ
（１９）がオンとなれば、信号ＳＷＯが「１」になるの
で、ＲＡＭ（１）のアドレス空間６００００Ｈ〜７ＦＦ
ＦＦＨに割り付けられたメモリ領域（１ａ）は、書込み
不能となってリードオンリーに定義され、更に、この状
態でソフトスイッチ（２０）がオンになると、信号ＳＷ
１が「１．になるので、マルチプレクサ（２４〉におい
ては、ｃｐＵ（３）のアドレス１ｍ〜Ａ８．に代わって
、アドレス変換回路（２３）で変換されたアトｌ／　ス
＊　Ａ　ｔ　＊　〜＊　Ａ　ｔ　＊が、ＸＡＩ＠　〜Ｘ
Ａ、９として選択きれるようになる。つまり、ＲＯＭ（
２）に対するＥ　００００　Ｈ〜ＦＦＦＦＦ、のアドレ
スは、ＲＡＭ（１）のリードオンリーに定義されたメモ
リ領域（１ａ）のアドレス６００００．〜７ＦＦＦＦ、
に変換され、このため、この状態では第３図に示すよう
にメモリマツプが切替えられて、ＣＰＵ（３）がＲＯＭ
（２）をアクセスすると、リードオンリーＲＡＭ（ｌａ
）がアクセスされ、ＲＯＭ（２）へのアクセスは無効と
なる。尚、ｏｏｏｏｏ□〜５Ｆ　Ｆ　Ｆ　ＦｔｔのＲＡ
Ｍに対しては、リード／ライト可能である。

メモリ制御回路（８）は、以上のように構成されている
ので、メモリマツプを切替える前に、ＲＯＭ（２）内の
プログラムを、ＲＡＭ（１）の６００００８〜７　Ｆ　
Ｆ　Ｆ　Ｆ　ｕのメモリ領域（１ａ）に書込み、ハード
スイッチ（１５）をオンにした状態において、プログラ
ムの動作確認時はソフトスイッチ（１９）及び（２０）
をオンに、そして、プログラムの修正時はソフトスイッ
チ（１９）及び（２０）をオフにすることにより、メモ
リ領域（１ａ）に移したＲＯＭ（２）のプログラムを、
パーソナルコンピュータそのものでデバッグすることが
できる。

デバッグ後は、従来通り、ＲＯＭ（２）をイレーズして
、修正後のプログラムを再書込みすれば良い。しかしな
がら、本発明のメモリ制御回路を利用すれば、以下のよ
うに、ＲＯＭ（２）のイレーズ及び再書込みを不要にす
ることも可能である。

即ち、電源投入時は、第２図に示すメモリマツプの状態
にあり、ＲＯＭ（２）内のＩＰＬにより、Ｆ　Ｄ　Ｄ　
（９）に装着されたフロッピーディスクＦＤ（２７）か
らＯ８がＲＡＭ（１）にロードされ、続いて、このＯ８
によってフロッピーディスクＦＤ（２７）内のアプリケ
ーションプログラムが、ＲＡＭ（１）にロードされる。

従って、デバッグ終了後、修正したプログラムをフロッ
ピーディスクＦＤ（２７）の特定領域に格納すると共に
、アプリケーションプログラムにおいて、第４図のフロ
ーチャートに示すように、電源投入時に、ハードスイッ
チ（１５）のオンオフを判定し、オンであれば、フロッ
ピーディスクＦＤ（２７）の特定領域に格納された修正
後のプログラムを、ＲＡＭ（１）の６００００ｔｔ〜７
ＦＦＦＦ、のメモリ領域（１ａ）にロードし、次に、ソ
フトスイッチ（１９〉をオンしてメモリ領域（１ａ）を
リードオンリーに定義し、続いて、ソフトスイッチ（２
０）をオンしてアドレスを切替え、最終に、イニシャル
時のスタートアドレス、例えば、ＦＦＦＦ０工にジャン
プさせるようにすれば、リードオンリーＲＡＭ（ｌａ）
をＲＯＭ（２）に代わるものとして機能させることが可
能となる。

ところで、上記フロッピーディスクＦＤ＜２７）の特定
領域に、修正プログラムではなくＲＯＭ（２）ハードス
イッチ（１５）により、いずれかのＢＩＯ５を選択する
コンピュータシステムをも実現できる。

（ト）発明の効果本発明に依れば、特別なデパック装置を用いなくても、
デバッグしようとするＲＯＭを備えたコンピュータシス
テムそのものでデバッグが可能となり、更には、デバッ
グ後の面倒なＲＯＭのイレープ及び修正プログラムの再
書込みを不要にすることも可能となる。又、１台のパー
ソナルコンピュータに複数のＢＩＯ３を搭載することも
可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を含むコンピュータシステムの
構成を示すブロック図、第２図は本実施例における切替
前のメモリマツプ、第３図は本実施例における切替後の
メモリマツプ、第４図は本実施例を利用したー処理内容
を示すフローチャートである。（１）・・・ＲＡＭ、　　（２）・・・ＲＯＭ、　　（
３）・・・ＣＰＵ、　　（８）・・・メモリ制御回路、
　（１５）・・・ハードスイッチ、（１９）（２０）・
・・ソフトスイッチ、（２３）・・・アドレス変換回路
、（２４）・・・ＲＡＭコントローラ、　　（２６）・
・・ＲＯＭコントローラ。

Claims

【特許請求の範囲】

（１）ＣＰＵのアドレス空間にＲＡＭ及びプログラムを
記憶したＲＯＭを割り付けたコンピュータシステムにお
いて、前記ＲＡＭの所定のメモリ領域を書込み不能とし
読出し専用に切替える手段と、前記ＣＰＵの前記ＲＯＭ
に対するアドレスを前記ＲＡＭの前記所定のメモリ領域
に対するアドレスに切替える手段とを有することを特徴
としたメモリ制御回路。