JP3006487B2 - エミュレーション装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内蔵されたマイク
ロプログラムにより動作制御を行うマイクロコンピュー
タを用いたエミュレーション装置に関し、特に応用装置
を開発するための評価用マイクロコンピュータを用いた
エミュレーション装置に関する。

【０００２】

【従来の技術】今日、マイクロコンピュータ（以下、マ
イコンと称す）の多様化に伴い、その動作をマイコン自
体に内蔵されたマイクロプログラムで制御するマイクロ
プログラム方式のマイコンが主流となっている。

【０００３】このようなマイクロプログラム方式のマイ
コンでは、マイコン自体に種々のマイクロプログラムを
内蔵することによって、同一のハードウエアで異なる処
理の実行が可能なため応用範囲が広がるという利点があ
る。

【０００４】ところで、このようなマイコンでは、マイ
クロプログラムはマイコン内のマイクロＲＯＭとよばれ
るＲＯＭに格納されている。従って、マイコンを利用し
た応用装置を開発するために用いられる評価用マイコン
（以下、エバチップと称す）も、一般のマイコンと同様
の構成にならざるを得なかった。すなわち、エバチップ
の動作を制御するマイクロプログラムはエバチップ内の
ＲＯＭに格納して持つ必要があった。

【０００５】しかし、マイクロプログラムを内部ＲＯＭ
に格納して持つ形式のエバチップを用いたエミュレーシ
ョン装置では、エバチップの開発時に、ＣＰＵコア部の
命令セット拡張等の簡単な機能拡張が煩わしい。例えば
『ユーザーズ・マニュアルμＰＤ７８４０２６シリーズ
１６／８ビットシングルチップマイクロコンピュータ
（暫定版）』の５０８ページから５４１ページに記載さ
れているように、予め備えられているマクロサービス機
能にさらに新しいマクロサービスの機能を追加する場
合、それに対応するマイクロプログラムをＲＯＭに追加
しなければならない。しかし、既に製造されてしまって
いるＲＯＭに対して新たなプログラムの追記はできな
い。従って、マイクロプログラムのほんの一部の変更や
追加であっても、それごとにエバチップを改めて作らな
ければなず、コストおよび時間がかかることとなる。

【０００６】そこで従来は、エバチップにＲＯＭではな
くＲＡＭを内蔵させ、エミュレーション装置の起動時に
エミュレーション装置の外部から動作制御用のマイクロ
プログラムを前記ＲＡＭに書き込むことにより、マイク
ロプログラムの変更に対応していた。この場合、エミュ
レーション装置に外部から入力される動作制御用のマイ
クロプログラムを一時的に格納する一時格納用メモリを
設け、エミュレーション装置の起動時に外部から入力さ
れるマイクロプログラムを前記一時格納用メモリに一旦
書き込み、更にこの一時格納用メモリからエバチップ内
のＲＡＭにマイクロプログラムを書き込んでいた。この
ようなエミュレーション装置のブロック図を図５に示
す。

【０００７】図には、エバチップ内のＲＡＭにエミュレ
ーション装置外部からマイクロプログラムを書き込むた
めに必要な構成のみを記載し、他の周辺回路は省略して
いる。 尚、スーパーバイザＣＰＵ１０１には外部ホス
トマシン（図示せず）が接続されており、エミュレーシ
ョン装置と外部との通信はこのスーパーバイザＣＰＵを
介して行われる。この動作モードを特権モードまたはス
ーパバイザモードと呼ぶ。

【０００８】図示のように、従来のエミュレーション装
置は、エバチップ１００、エミュレーション装置とエミ
ュレーション装置外部のホストマシンとの通信やエミュ
レーション装置内のエバチップ１００との通信を行って
エミュレーション装置を制御するスーパーバイザＣＰＵ
１０１と制御部５０１、ユーザのプログラムメモリ領域
やマイコン内部のメモリを代替するエミュレーションメ
モリ５０３、外部のホストマシンから入力されるマイク
ロプログラムを一時的に格納しておく一時格納用メモリ
５０２で構成されている。

【０００９】エバチップ１００は、アドレスバスＥＭＡ
１０４およびデータバスＥＭＤ１０５を介してエミュレ
ーションメモリ５０３や一時格納用メモリ５０２をアク
セスする。ＥＭＲＤ１１１およびＥＭＷＲ１１３はそれ
ぞれ、エミュレーションメモリ５０３に対するリード信
号およびライト信号である。ＭＤＬＣ１１２は、一時格
納用メモリに格納されたマイクロプログラムを内部ＲＡ
Ｍ１００にロードするマイクロプログラムロードストロ
ーブ信号である。ＳＶＭＯＤ１１０は、エミュレーショ
ン装置の制御をエバチップに渡すかスーパーバイザＣＰ
Ｕ１０１に渡すかを切り替える信号である。

【００１０】スーパーバイザＣＰＵ１０１は、エミュレ
ーション装置外部との通信を行うものであり、アドレス
バスＳＡ１０６およびデータバスＳＤ１０７を介してエ
ミュレーションメモリや一時格納用メモリをアクセスす
る。ＳＶＲＤ１１６、ＳＶＷＲ１１７はそれぞれ、エミ
ュレーションメモリ５０３に対するリード信号およびラ
イト信号である。尚、ＳＶＷＲは一時格納用メモリに外
部からマイクロプログラム書き込む時のライトストロー
ブ信号としても使用される。

【００１１】図６は制御部５０１の構成を示すブロック
図である。制御部５０１は、アドレスセレクタ３００、
データセレク夕３０１、アドレスデコーダ６０１、ＮＯ
Ｒゲート６０２と３０４、ＯＲゲート３０５およびＮＡ
ＮＤゲート３０６をから構成されている。

【００１２】制御部５０１は、エバチップやスーパバイ
ザＣＰＵがら出力される上述の信号を受けて、アドレス
バス１０８とデータバス１０９をＥＭＡ、ＥＭＤに、ま
たはＳＡ、ＳＤにそれぞれ接続するとともに、エミュレ
ーションメモリに対するチップセレクト信号１１８、リ
ードストローブ信号としてのメモリリード１１９、ライ
トストローブ信号としてのメモリライト１２０、および
一時格納用メモリに対するチップセレクト信号５０３を
出力する。

【００１３】従来は、上記のように構成したエミュレー
ション装置にて、エミュレーション装置の起動時に一時
格納用メモリからエバチップに内蔵されたＲＡＭにマイ
クロプログラムをロードすることによりマイクロプログ
ラムの変更に対応するようにしていた。なお、この種の
技術としては、例えば特開昭６０−１８６９３４号公報
や特開昭６１一８４７３７号公報に開示されたている。

【００１４】

【発明が解決しようとする課題】上述したように、外部
からマイクロプログラムを入力出来るようにした従来の
エミュレーション装置では、ユーザプログラム領域やエ
バチップが動作するに必要なメモリ領域としてのエミュ
レーションメモリの他に、マイクロプログラムを一時的
に格納するメモリを別個に設ける必要がある。従って、
アドレスバスやデータバスをエミュレーションメモリだ
けでなくマイクロプログラム一時格納用メモリにも引き
回す必要が生じてくる。よって、バスの引き回し分だけ
パターン面積が多くなり、エミュレーション装置が大き
くなる欠点がある。

【００１５】特に、今日ではマイコンの高機能化および
高速化に伴い、マイクロプログラムアドレスおよびアド
レス／データバスによるインターフェースは増加する一
方であり、バスの引き回しによるパターン面積もそれに
伴い増大する方向にある。その一方で、装置のダウンサ
イジングや製品のコストダウンの要求が今日強くなって
きている。

【００１６】また、高速動作においては、バス配線の面
積増大によるノイズの影響が無視できない。このノイズ
の影響をできる限り少なくするためには、基板パターン
を吟味する必要があり、設計工数が大きくなる、という
別の欠点が起きる。

【００１７】従って、ダウンサイジング化に伴う基板面
積の縮小や製品の短ライフサイクル化に伴う設計工数の
削減が要求されるという観点から見れば、マイクロＲＯ
Ｍ形式のエバチップを使用したエミュレーション装置
（この場合は、メモリはエミュレーションメモリのみで
良い）の設計資産をできる限り流用するのが好ましい。
すなわち、今までの既存の回路部分にはなるべく手を加
えずに回路を追加する方が評価の工数等の増加を抑える
ことができ経済的である。

【００１８】本発明の目的は、内蔵ＲＡＭにマイクロプ
ログラムを格納するエバチップを用い、一時的にマイク
ロプログラムを格納する手段を備えながらバスの増大お
よび基板のパターン面積の増大を回避することのできる
エミュレーション装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、書き換え可能なマイクロプログラム格納
手段を有する評価用マイクロコンピュータと、ユーザプ
ログラムの記憶手段を代替する代替手段と、特権モード
処理を行うマイクロコンピュー夕と、前記各部の動作を
制御する制御手段とを備え、前記代替手段が、前記評価
用マイクロコンピュータに格納する動作制御用のマイク
ロプログラムを一時的に格納する領域を確保する構成と
している。

【００２０】他の形態では、前記評価用マイクロコンピ
ュータが、前記マイクロプログラム格納手段と、前記マ
イクロプログラム格納手段に格納されたマイクロプログ
ラムに記述された命令を実行する実行手段と、外部から
入力されるリセット信号がアクティブレベルである場合
に前記マイクロプログラムを前記マイクロプログラム格
納手段に書き込むストローブ信号を生成するストローブ
信号生成手段と、を備える構成としている。

【００２１】また、他の好ましい形態では、前記制御手
段が、前記評価用マイクロコンピュータまたは前記特権
モード処理用マイクロコンピュータからのアドレスデー
タの一方を選択して出力する第１の選択手段と、前記代
替手段に格納されたデータのうち前記動作制御用のマイ
クロプログラムまたは該マイクロプログラム以外のデー
タの一方を選択して読み出す第２の選択手段と、前記代
替手段から前記マイクロプログラムを読み出し前記評価
用マイクロコンピュータのマイクロプログラム格納手段
に書き込むデータ読み書き手段とを備える構成としてい
る。

【００２２】本発明によれば、書き換え可能なマイクロ
プログラム格納手段を有する評価用マイクロコンピュー
タを用いたエミュレーション装置において、ユーザプロ
グラムの記憶手段を代替する代替手段が、前記評価用マ
イクロコンピュータに格納する動作制御用のマイクロプ
ログラムを一時的に格納する領域を確保することによ
り、何ら構成を物理的に追加することなく評価用マイク
ロコンピュータへ書き込むマイクロプログラムを格納す
ることができる。

【００２３】

【実施の形態】本発明の好ましい実施の形態の一例につ
いて図面を参照して説明する。

【００２４】図１は本発明のエミュレーション装置の構
成を示すブロック図である。図において、従来と同じ構
成および機能を有する要素には従来技術と同じ参照番号
を付してある。図には、エバチップ内のＲＡＭにエミュ
レーション装置外部からマイクロプログラムを書き込む
ために必要な構成のみを記載し、他の周辺回路は省略し
ている。

【００２５】尚、スーパーバイザＣＰＵ１０１には外部
ホストマシン（図示せず）が接続されており、エミュレ
ーション装置と外部との通信はこのスーパーバイザＣＰ
Ｕを介して行われる。

【００２６】本実施の形態のエミュレーションメモリ１
０３は、記憶領域が分割されており、ユーザプログラム
やエバチップが命令実行処理を行う上で必要になるデー
タ（以降、一般データ）を格納する記憶領域の他に動作
制御用のマイクロプログラムを一時的に格納するマイク
ロプログラム格納領域１０３Ａとを備える。

【００２７】スーパーバイザＣＰＵ１０１は、エミュレ
ーション装置外部から入力されるスーパバイザ割込み要
求信号がアクティブになった（特権モード）時に、ホス
トマシンから送られてくるアドレスやデータをアドレス
バスＳＡ１０６およびデータバスＳＤ１０７に出力し
て、エミュレーションメモリ１０３内の一般データ格納
領域にユーザプログラムを、一時格納用領域１０３Ａに
動作制御用のマイクロプログラムを書込む。

【００２８】制御部１０２は、エバチップ１００やスー
パーバイザＣＰＵ１０１がエミュレーションメモリ１０
３をアクセスするのを制御する役割を持ち、その制御は
エバチップ１０１やスーパーバイザＣＰＵ１０１が出力
する様々な制御信号によって行われる。

【００２９】ここで各制御信号のアクティブレベルを、
ＳＶＭＯＤ１１０＝「１」、ＥＭＲＤ１１１＝「０」、
ＭＤＬＣ１１２＝「０」、ＥＭＷＲ１１３＝「０」、パ
ワーＯＮ入力１１４＝「１」、ＲＢＳＥＴ１１５＝
「０」、ＳＶＲＤ１１６＝「０」、ＳＶＷＲ１１７＝
「０」、チップセレクト１１８＝「０」、メモリリード
１１９＝「０」、メモリライト１２０＝「０」、ＳＶＩ
ＲＱ１２１＝「１」とそれぞれ定義する。尚、ＥＭＲ
Ｄ，ＥＭＷＲ，ＳＶＲＤおよびＳＶＷＲは互いに排他的
であり、同時にアクティブレベルになることはない。

【００３０】図２は、本実の形態の構成要素の１つであ
るエバチップ１００の構成を示すブロック図である。

【００３１】エバチップ１００は、フリップフロップ２
００、インバータ２０１および実行ユニット２０２、ス
ーパーバイザフラグ２０３から構成されている。

【００３２】フリップフロップ２００は、パワーＯＮ入
力１１４が「１」でかつＲＥＳＥＴ１１５が「０」のと
きのみ出力が「１」となり、インバータ２０１の出力Ｍ
ＤＬＣ１１２が「０」となる。

【００３３】実行ユニット２０２は、フリップフロップ
２００の出力が「１」でかつＳＶＭＯＤ１１０が「１」
の場合、エミュレーションメモリ１０３内のマイクロプ
ログラム格納領域１０３ＡのアドレスをＥＭＡ１０４に
出力し、ＥＭＤ１０５よりよりマイクロＲＡＭ２０４に
マイクロプログラムのデータを入力する。

【００３４】一方、ＳＶＭＯＤ１１０が「０」のとき
は、実行ユニット２０２はエミュレーションメモリ１０
３に格納されているユーザープログラムに基づいた命令
実行処理を行う。このとき、実行ユニット２０２はエミ
ュレーションメモリ１０３へのアクセスのためにＥＭＡ
１０４にアドレスを出力し、ＥＭＤ１０５でデータを入
出力し、さらにアクセスストローブとしてリード信号Ｅ
ＭＲＤ１１１やライト信号ＥＭＷＲ１１８を出力する。

【００３５】尚、実行ユニット２０２は、ユーザープロ
グラム内のスーパーバイザモードから復帰する命令「Ｒ
ＥＴＳＶＩ命令」を実行した場合にＲＥＴＳＶＩ２０５
を「１」にして出力する。

【００３６】スーパーバイザフラグ２０３は、外部から
のスーパーバイザ割り込み要求信号ＳＶＩＲＱ１２１が
「１」のときにセットされ、リセット信号であるＲＥＳ
ＥＴ１１５が「１」か、スーパーバイザ割り込みから復
帰したことを示すＲＥＴＳＶＩ２０５が「１」のときに
リセットされる。スーパーバイザフラグ２０３の出力信
号はスーパーバイザモード中か否かを示す信号ＳＶＭＯ
Ｄ１１０としてエバチップ１００から出力される。ここ
で、ＳＶＭＯＤが「１」のときがスーパバイザモードで
あることを示す。

【００３７】図３は本実の形態の構成要素の１つである
制御部１０２の構成を示すブロック図である。

【００３８】図示のように、制御部１０２は、アドレス
セレクタ３００、データセレクタ３０１、アドレスデコ
ーダ３０２、ＮＯＲゲート３０３と３０４、ＯＲゲート
３０５およびＮＡＮＤゲート３０６から構成されてい
る。

【００３９】アドレスセレクタ３００は、ＳＶＭＯＤ１
１０が「０」のとき、またはＳＶＭＯＤ１１０が「１」
かつＭＤＬＣ１１２が「０」のとき、すなわちＮＡＮＤ
ゲート３０６の出力が「１」のときにＥＭＡ１０４の値
をアドレスバス１０８に出力する。また、ＳＶＭＯＤ１
１０が「１」でＭＤＬＣ１１２が「１」のとき、すなわ
ちＮＡＮＤゲート３０６の出力が「０」のときにＳＡ１
０６の値をアドレスバス１０８に出力する。

【００４０】アドレスデコーダ３０２は、ＮＡＮＤゲー
ト３０６の出力信号とアドレスバス１０８の値を入力し
て、チップセレクト１１８を出力する。

【００４１】ここで、スーパーバイザＣＰＵ１０１から
見たエミュレーションメモリ１０３の一般のデータ用の
記憶領域のアドレスマッピングを「０〜ＦＦＦＦｈ」番
地とし、マイクロプログラム格納領域１０３Ａのアドレ
スマッピングを「１００００〜１ＦＦＦＦｈ」番地とす
ると、ＳＶＭＯＤ１１０＝「１」で、アドレスバス上の
値が「１００００〜１ＦＦＦＦｈ」までの値が出力され
ている場合にチップセレクト１１８は「０」となるよう
に構成されている。

【００４２】ＮＯＲゲート３０３の出力であるメモリリ
ード１１９は、ＥＭＲＤ１１１、ＳＶＲＤ１１６および
ＭＤＬＣ１１２のいずれかが「０」のときにアクティブ
レベル「０」となる。また同様にＮＯＲゲート３０４の
出力であるメモリライト１２０はＥＭＷＲ１１２かＳＶ
ＷＲ１１７のどちらか一方が「０」のときにアクティブ
レベル「０」となる。

【００４３】データセレクタ３０１は、ＤＩＲ３０７が
「０」のときにはＥＭＤ１０５またはＳＤ１０７の値を
データバス１０９に出力し、ＤＩＲ３０７が「１」のと
きにはデータバス１０９の値をＥＭＤ１０５またはＳＤ
１０７に取り込む。このとき、ＮＡＮＤゲート３０６の
出力信号が「１」のときにはＥＭＤ１０５を、「０」の
ときにはＳＤ１１７をそれぞれ選択する。

【００４４】次に、図４のタイムチャートを参照して、
スーパーバイザＣＰＵ１０１に接続されている外部ホス
トマシンからエミュレーションメモリ内のマイクロプロ
グラム格納領域１０３Ａへのマイクロプログラムの書込
み、及び書き込まれたマイクロプログラムをエバチップ
１００内のマイクロＲＡＭ２０４へ書き込む動作を説明
する。

【００４５】最初に、スーパーバイザＣＰＵ１０１が、
エミュレーションメモリ１０３にマイクロプログラムを
格納するシーケンスについて説明する。

【００４６】まず、ＲＥＳＥＴ１１５に「１」が、パワ
ーＯＮ入力１１４に「０」、ＳＶＩＲＱ１２１に「０」
がそれぞれ外部から入力される。これにより、スーパー
バイザフラグ２０３はリセットされてその出力ＳＶＭＯ
Ｄ１１０は「０」となる。また、エバチップ１００内の
フリップフロップ２００の出力は「０」となり、ＭＤＬ
Ｃ１１２は「１」となる。その後ＲＥＳＥＴ１１５を
「０」に、ＳＶＩＲＱ１２１を「１」にする。Ｆ／Ｆ２
００の出力は不変でＭＤＬＣ１１２は「１」を持続し、
一方、ＳＶＭＯＤ１１Ｏはスーパバイザフラグ２０３が
セットされるため「１」になる。

【００４７】ＳＶＭＯＤ１１０が「１」かつＭＤＬＣ１
１２が「１」なので、制御部１０２内のＮＡＮＤゲート
３０６の出力信号は「０」となる。ＮＡＮＤゲート３０
６の出力が「０」の時は、アドレスセレクタ３００はＳ
Ａ１０６をアドレスバス１０８に接続し、またデータセ
レクタ３０１はＳＤ１０７をデータバス１０９に接続す
る。

【００４８】この後、スーパーバイザＣＰＵ１０１は、
マイクロプログラムをエミュレーションメモリ１０３に
格納する処理を開始する。シーケンスは以下に示す通り
である。

【００４９】１−１） スーパーバイザＣＰＵ１０１
は、ＳＡ１０６に１０３Ａ内のマイクロプログラム書込
開始アドレス「１００００ｈ」を、ＳＤＩ０７に外部か
ら送られてくるマイクロプログラムのデータをそれぞれ
出する。

【００５０】１−２） その後、スーパーバイザＣＰＵ
はＳＶＷＲ１１７のみを「０」にする。これにより、制
御部１０２内のＯＲゲート３０４の出力が０になり、メ
モリライト信号１２０は「０」になる。

【００５１】１−３） ＮＡＮＤゲート３０６の出力が
「０」、ＯＲゲート３０５の出力ＤＩＲ３０７が「０」
となり、アドレスセレクタ３００はＳＡ１０６の値をア
ドレスバス１０８に出力し、データセレクタ３０１はＳ
Ｄ１０７のデータをデータバス１０９に出力する。

【００５２】１−４）アドレスバス１０８の値は「１０
０００ｈ」であり、ＮＡＮＤゲート３０６の出力は
「０」なので、アドレスデコーダ３０２はチップセレク
ト１１８を「０」として出力する。

【００５３】１−５） よって、マイクロプログラム格
納領域１０３Ａ内のアドレス「１００００ｈ」番地にマ
イクロプログラムのデータが書き込まれる。

【００５４】１−６） 次に、スーパーバイザＣＰＵ１
０１はＳＡをインクリメントし、外部ホストマシンから
送られてきた次のデータをＳＤ１０７に出力する。

【００５５】上述のステップ１−１）〜１−５）を、マ
イクロプログラム書込終了アドレス「１ＦＦＦＦｈ」が
出力されるまで繰り返すことにより、全てのマイクロプ
ログラムを、領域１０３Ａに書き込む。

【００５６】次に、領域１０３Ａに書き込まれたマイク
ロプログラムをエバチップ１００内部のマイクロＲＡＭ
２０４に書き込むシーケンスについて説明する。

【００５７】まず、ＲＥＳＥＴ１１５は「０」、ＳＶＩ
ＲＱ１２１は「１」のままで、パワーＯＮ入力１１４を
「１」にセットする。従って、プ１００内のフリップフ
ロップ２００の出力は「１」となり、ＭＤＬＣ１１２は
アクティブレベルの「０」となる。

【００５８】ＳＶＭＯＤ１１０が「１」かつＭＤＬＣ１
１２が「０」なので、制御部１０２内のＮＡＮＤゲート
３０６の出力信号は「１」となり、ＯＲゲート３０３の
出力は「０」になる。この時は、アドレスセレクタ３０
０はエバチップが出力したＥＭＡ１０４の値をアドレス
バス１０８に送出し、データセレクタ３０１はデータバ
ス１０９を介してエミュレーションメモリ１０３から送
られてくるデータをＥＭＤ１０５に出力するように接続
する。

【００５９】次に、エバチップ１００は、マイクロプロ
グラムを領域１０３Ａから読込み、エバチップ１００内
部のマイクロＲＡＭ２０４に格納する処理を始める。シ
ーケンスは以下に示す通りである。

【００６０】２−１） エバチップ１００はＭＡ１０４
に領域１０３Ａ内のマイクロプログラム読込開始アドレ
ス「１００００ｈ」を出力する。

【００６１】２−２） ＮＡＮＤゲート３０６の出力が
「１」、ＯＲゲート３０５の出力が「０」となるため、
アドレスセレクタ３００はＥＭＡ１０４の値をアドレス
バス１０８に出力する。また、データセレクタ３１０は
データバス１０９上のデータをＥＭＤ１０５に出力す
る。

【００６２】２−３） ＭＤＬＣ１１２が「０」である
ことによりメモリリード信号１１９が「０」なので、領
域１０３Ａのアドレス「１００００ｈ」番地にあるマイ
クロプログラムのデータがデータバス１０９に読み出さ
れ、データバス１０９のデータがＥＭＤ１０５に送出さ
れる。

【００６３】２−４） マイクロＲＡＭ２０４のアドレ
ス「１００００ｈ」番地（ＥＭＡ１０４に出力されたマ
イクロプログラム読込開始アドレス）にＥＭＤ１０５に
読み出されたマイクロプログラムのデータが書き込まれ
る。

【００６４】２−５） エバチップ１００はＥＭＡをイ
ンクリメントしていき、マイクロプログラム書込終了ア
ドレス「１ＦＦＦＦｈ」が出力されるまで２−１）〜２
−３）のシーケンスを繰り返すことにより、全てのマイ
クロプログラムを、エバチップ１００内部のマイクロＲ
ＡＭ２０４に書き込む。

【００６５】上記に於いては、マイクロプログラムを一
時格納領域１０３Ａに格納したり、１０３Ａに格納され
たマイクロプログラムをエバチップ内のマイクロＲＡＭ
に書込む動作説明のみの説明を行った。ユーザプログラ
ムを一般データ領域に書込む場合は、アドレスが一般デ
ータ領域に対するものになること以外は上述の動作と同
じである。また、スーパーバイズ信号ＳＶＭＯＤが
「０」の時は、エバチップはエミュレーションメモリ１
０３の一般データ格納領域中のユーザープログラムの命
令に基づいた命令実行を行うのは言うまでもない。

【００６６】以上好ましい形態をあげて本発明を説明し
たが、本発明は必ずしもこの形態に限定されるものでは
ない。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
何ら構成を物理的に追加することなく評価用マイクロコ
ンピュータへ書き込むマイクロプログラムを格納するこ
とができ、マイクロプログラムの変更にも容易に対応す
ることができる。従って、既存のハードエウェア資源を
そのまま使用し、評価の工数等を押さえることができ、
経済的である。

【００６８】また、既存のハードウェア資源をそのまま
使用することにより、基板上のパターン面積の増大を防
止することができる。

【００６９】さらに、エミュレーション装置のダウンサ
イジングや大幅なコストダウンを図ることができる。

【００７０】また、制御部の回路をゲートアレイやＰＬ
Ｄによって構成すれば、ハードウエア資源を全く増やす
必要がないため、いっそう効果的である。

【図面の簡単な説明】

【図１】本発明の実施の形態の一例によるエミュレーシ
ョン装置の構成を示すブロック図。

【図２】本実施の形態のエバチップの構成を示すブロッ
ク図。

【図３】本実施の形態の制御部の構成を示すブロック
図。

【図４】本実施の形態のエミュレーション装置の動作を
示すタイミングチャート。

【図５】従来のエミュレーション装置の構成を示すブロ
ック図。

【図６】従来のエミュレーション装置に用いられる制御
部の構成を示すブロック図。

【符号の説明】

１００ エバチップ １０１ スーパーバイザＣＰＵ １０２ 制御部 １０３ エミュレーションメモリ １０３Ａ マイクロプログラム格納部 ２０４ マイクロＲＡＭ

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】動作制御用のマイクロプログラムを格納す
   る書換え可能な第１のＲＡＭを内蔵する第１のマイクロ
   コンピュータと、ユーザープログラムを格納する書換え
   可能な第２のＲＡＭと、外部からの割込み命令が入った
   ときに割込み処理等の特権モードの制御を行う第２のマ
   イクロコンピュータと、前記第１および第２のマイクロ
   コンピュータが出力するさまざまな制御に基づいてこれ
   らマイクロコンピュータと前記第２のＲＡＭとの通信を
   制御する制御部とを備え、前記第２のＲＡＭは前記第１
   のＲＡＭに格納するマイクロプログラムを一時的に格納
   する一時格納領域を有することを特徴とするエミュレー
   ション装置。
2. 【請求項２】 前記第１のマイクロコンピュータは、更
   に、前記第１のＲＡＭに格納されたマイクロプログラム
   命令を実行する実行手段と、外部から入力される第１及
   び第２の制御信号に基づいて前記一時格納領域へのリー
   ドストローブ信号を生成する第１の論理回路と、外部か
   ら入力される第３の信号に基づいて前記特権モードに入
   ることを示す特権モード信号を生成する第２の論理回路
   とを有していることを特徴とする請求項１記載のエミュ
   レーション装置。
3. 【請求項３】前記制御部は、前記特権モード信号がアク
   ティブレベルでかつ前記リードストローブ信号がノンア
   クティブレベルのときに、前記第２のマイクロコンピュ
   ータを介して外部から入力されたマイクロプログラムを
   前記一時格納領域に格納し、前記特権モード信号がアク
   ティブレベルでかつ前記リードストローブ信号がアクテ
   ィブレベルにときに、前記一時格納領域に格納された前
   記マイクロプログラムを前記第１のＲＡＭに移す動作を
   することを特徴とする請求項２に記載のエミュレーショ
   ン装置。
4. 【請求項４】前記制御部は、前記第１または第２のマイ
   クロコンピュータからのアドレスデータの一方を選択し
   て前記第２のＲＡＭに出力する第１の選択手段と、前記
   第２のＲＡＭの入出力データバスを前記第１のマイクロ
   コンピュータの入出力データバスか前記第１のマイクロ
   コンピュータのデータバスの一方を接続する第２の選択
   手段とを有し、前記第１の選択手段は前記特権モード信
   号がアクティブでかつ前記リードストローブ信号がノン
   アクティブの時は第２のマイクロコンピュータが出力す
   るアドレスを選択し、前記特権モード信号がアクティブ
   でかつ前記リードストローブ信号がアクティブの時は前
   記第１のマイクロコンピュータが出力するアドレスを選
   択し、前記第２の選択手段は前記特権モード信号がノン
   アクティブの時は前記第１のマイクロコンピュータのデ
   ーターバスを選択し、前記特権モード信号がアクティブ
   でかつ前記リードストローブ信号がノンアクティブの時
   は前記第２のマイクロコンピュータのデータバスを選択
   し、前記特権モード信号がアクティブでかつ前記リード
   ストローブ信号がアクティブの時は前記第１のマイクロ
   コンピュータのデータバスを選択することを特徴とする
   請求項２記載のエミュレーション装置。
5. 【請求項５】 前記第１のマイクロコンピュータは、マ
   イクロコンピュータを利用した応用装置を開発するため
   に用いる評価用マイクロコンピュータであることを特徴
   とする請求項１、２、３または４記載のエミュレーショ
   ン装置。
6. 【請求項６】 書き換え可能なマイクロプログラム格納
   手段を有する評価用マイクロコンピュータと、 ユーザプログラムの記憶手段を代替する代替手段と、 特権モード処理を行うマイクロコンピュー夕と、 前記各部の動作を制御する制御手段とを備え、 前記代替手段が、前記評価用マイクロコンピュータに格
   納する動作制御用のマイクロプログラムを一時的に格納
   する領域を確保することを特徴とするエミュレーション
   装置。
7. 【請求項７】 前記評価用マイクロコンピュータが、 前記マイクロプログラム格納手段と、 前記マイクロプログラム格納手段に格納されたマイクロ
   プログラムに記述された命令を実行する実行手段と、 外部から入力されるリセット信号がアクティブレベルで
   ある場合に前記マイクロプログラムを前記マイクロプロ
   グラム格納手段に書き込むストローブ信号を生成するス
   トローブ信号生成手段と、 を備えることを特徴とする請求項６に記載のエミュレー
   ション装置。
8. 【請求項８】 前記マイクロプログラム格納手段がマイ
   クロＲＡＭであることを特徴とする請求項７に記載のエ
   ミュレーション装置。
9. 【請求項９】 前記制御手段が、 前記評価用マイクロコンピュータまたは前記特権モード
   処理用マイクロコンピュータからのアドレスデータの一
   方を選択して出力する第１の選択手段と、 前記代替手段に格納されたデータのうち前記動作制御用
   のマイクロプログラムまたは該マイクロプログラム以外
   のデータの一方を選択して読み出す第２の選択手段と、 前記代替手段から前記マイクロプログラムを読み出し前
   記評価用マイクロコンピュータのマイクロプログラム格
   納手段に書き込むデータ読み書き手段とを備えることを
   特徴とする請求項６に記載のエミュレーション装置。