JPH05204416A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH05204416A JPH05204416A JP1043892A JP1043892A JPH05204416A JP H05204416 A JPH05204416 A JP H05204416A JP 1043892 A JP1043892 A JP 1043892A JP 1043892 A JP1043892 A JP 1043892A JP H05204416 A JPH05204416 A JP H05204416A
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- data
- register
- sequence program
- mpu
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Abstract
(57)【要約】
【目的】 シーケンスプログラム実行時にシステム管理
や数値演算を含むファンクション処理を行うマイクロコ
ンピュータ25と、シーケンスプログラムのビット演算処
理を行うカスタムＬＳＩ33と、シーケンスプログラムを
格納するプログラムメモリ43と、データを格納するデー
タメモリ45とを備えたプログラマブルコントローラにお
いて、カスタムＬＳＩを複雑にするることなくファンク
ション処理時間を短縮すること。 【構成】 マイクロコンピュータ25がファンクション処
理によりデータのリード／ライトを行うとき、特定アド
レスに対してリード／ライトのアクセスを行うことによ
りシーケンスプログラムで指定されるレジスタ論理アド
レスを物理アドレスに変換してデータメモリ45にアクセ
スし、前記特定アドレスのデータとしてリード／ライト
する手段（47〜57）を前記カスタムＬＳＩ33に設けたも
の。
や数値演算を含むファンクション処理を行うマイクロコ
ンピュータ25と、シーケンスプログラムのビット演算処
理を行うカスタムＬＳＩ33と、シーケンスプログラムを
格納するプログラムメモリ43と、データを格納するデー
タメモリ45とを備えたプログラマブルコントローラにお
いて、カスタムＬＳＩを複雑にするることなくファンク
ション処理時間を短縮すること。 【構成】 マイクロコンピュータ25がファンクション処
理によりデータのリード／ライトを行うとき、特定アド
レスに対してリード／ライトのアクセスを行うことによ
りシーケンスプログラムで指定されるレジスタ論理アド
レスを物理アドレスに変換してデータメモリ45にアクセ
スし、前記特定アドレスのデータとしてリード／ライト
する手段（47〜57）を前記カスタムＬＳＩ33に設けたも
の。
Description
【０００１】
【産業上の利用分野】本発明は、カスタムＬＳＩ（ゲー
トアレイ）の使用により演算処理能力（速度）を向上さ
せたプログラマブルコントローラに関する。
トアレイ）の使用により演算処理能力（速度）を向上さ
せたプログラマブルコントローラに関する。
【０００２】
【従来の技術】プログラマブルコントローラ（以下ＰＣ
と呼ぶ）が実行するシーケンスプログラムのデータは一
般に論理アドレスを用いて作成される。従って、ＰＣが
データをアクセスする場合には、論理アドレスから物理
アドレスへ変換する必要がある。従来、この変換処理は
ＰＣ内のマイクロプロセッサユニット（ＭＰＵ）で行っ
ている。シーケンスプログラムにおいてデータを指定す
る場合、そのデータが格納されているレジスタを命令中
で指定する場合と、データそのものを直接命令中で指定
する場合がある。従って、ＭＰＵはデータ指定がレジス
タなのか、それとも定数なのかを判断する必要がある。
このため、ＭＰＵの負荷が重くなり、処理速度の向上を
妨げている。
と呼ぶ）が実行するシーケンスプログラムのデータは一
般に論理アドレスを用いて作成される。従って、ＰＣが
データをアクセスする場合には、論理アドレスから物理
アドレスへ変換する必要がある。従来、この変換処理は
ＰＣ内のマイクロプロセッサユニット（ＭＰＵ）で行っ
ている。シーケンスプログラムにおいてデータを指定す
る場合、そのデータが格納されているレジスタを命令中
で指定する場合と、データそのものを直接命令中で指定
する場合がある。従って、ＭＰＵはデータ指定がレジス
タなのか、それとも定数なのかを判断する必要がある。
このため、ＭＰＵの負荷が重くなり、処理速度の向上を
妨げている。
【０００３】この問題を解決するために、従来図４に示
すようなＰＣが開発されている。図４において、ＭＰＵ
１はコントロールバス３、データバス５、およびアドレ
スバス７を介してカスタムＬＳＩ（Large Scale Integr
ation ）２と接続されるとともに、データバス５および
アドレスバス７を介して、ＭＰＵ１のシステムプログラ
ムを格納するリードオンリイメモリ（ＲＯＭ）11と、シ
ステムデータのワークエリアとなるランダムアクセスメ
モリ（ＲＡＭ）12と、シーケンスプログラムを格納する
ＲＡＭ13とシーケンスデータを格納するＲＡＭ14と接続
されている。カスタムＬＳＩ２はゲートアレイで構成さ
れ、ＭＰＵ１と調整を取りながらビット演算処理を専用
に行う。ビット演算処理とは、たとえばリレーシーケン
ス処理である。ＭＰＵ１はファンクション処理を実行す
る。ファンクション処理とは、たとえば、算術論理演
算、データ転送、関数処理などである。すなわち、ＭＰ
Ｕ１はシーケンスプログラムＲＡＭ13からシーケンスプ
ログラムコードを読みだし、そのシーケンスプログラム
コードをデコードして、データ指定がレジスタにより指
定されているかあるいは定数により指定されているか判
断する。シーケンスプログラムコードとは、コンバイラ
言語で書かれたアプリケーション（ユーザ）プログラム
のオプジェクトコードである。レジスタにより指定され
ている場合には、レジスタの論理アドレスを物理アドレ
スに変換して、シーケンスデータＲＡＭ14にアクセス
し、シーケンス処理を実行する。
すようなＰＣが開発されている。図４において、ＭＰＵ
１はコントロールバス３、データバス５、およびアドレ
スバス７を介してカスタムＬＳＩ（Large Scale Integr
ation ）２と接続されるとともに、データバス５および
アドレスバス７を介して、ＭＰＵ１のシステムプログラ
ムを格納するリードオンリイメモリ（ＲＯＭ）11と、シ
ステムデータのワークエリアとなるランダムアクセスメ
モリ（ＲＡＭ）12と、シーケンスプログラムを格納する
ＲＡＭ13とシーケンスデータを格納するＲＡＭ14と接続
されている。カスタムＬＳＩ２はゲートアレイで構成さ
れ、ＭＰＵ１と調整を取りながらビット演算処理を専用
に行う。ビット演算処理とは、たとえばリレーシーケン
ス処理である。ＭＰＵ１はファンクション処理を実行す
る。ファンクション処理とは、たとえば、算術論理演
算、データ転送、関数処理などである。すなわち、ＭＰ
Ｕ１はシーケンスプログラムＲＡＭ13からシーケンスプ
ログラムコードを読みだし、そのシーケンスプログラム
コードをデコードして、データ指定がレジスタにより指
定されているかあるいは定数により指定されているか判
断する。シーケンスプログラムコードとは、コンバイラ
言語で書かれたアプリケーション（ユーザ）プログラム
のオプジェクトコードである。レジスタにより指定され
ている場合には、レジスタの論理アドレスを物理アドレ
スに変換して、シーケンスデータＲＡＭ14にアクセス
し、シーケンス処理を実行する。
【０００４】しかしながら、図４に示すＰＣでは、カス
タムＬＳＩ２の構成は簡単になるが、ＭＰＵ１は上述し
たように、データの指定がレジスタにより指定されてい
るかあるいは定数により指定されているかの判断、およ
びレジスタの論理アドレスを物理アドレスに変換せねば
ならず、ＰＣの演算処理速度が遅くなるという欠点を有
している。
タムＬＳＩ２の構成は簡単になるが、ＭＰＵ１は上述し
たように、データの指定がレジスタにより指定されてい
るかあるいは定数により指定されているかの判断、およ
びレジスタの論理アドレスを物理アドレスに変換せねば
ならず、ＰＣの演算処理速度が遅くなるという欠点を有
している。
【０００５】この欠点を克服するために図５に示すよう
なＰＣが開発されている。図５に示すＰＣでは、カスタ
ムＬＳＩ21がビット演算処理とファンクション処理を実
行する。この例ではカスタムＬＳＩ21がシーケンスプロ
グラムＲＡＭ13からシーケンスプログラムコードを読み
出す。さらに、ＬＳＩ21は読みだしたプログラムコード
をデコードし、レジスタ論理アドレスを物理アドレスに
変換し、対応するデータをシーケンスデータＲＡＭ14か
ら読み出す。さらに、ＬＳＩ21はファンクション処理を
実行する際、前記デコードしたプログラムシーケンスコ
ードに対応するファンクション処理実行データをＲＯＭ
23からアクセスし、実行する。ファンクション処理実行
データコードとは、例えばアセンブラ言語で書かれ、上
述した算術論理演算、データ転送、フラッグ処理を行う
ためのオブジェクトコードである。
なＰＣが開発されている。図５に示すＰＣでは、カスタ
ムＬＳＩ21がビット演算処理とファンクション処理を実
行する。この例ではカスタムＬＳＩ21がシーケンスプロ
グラムＲＡＭ13からシーケンスプログラムコードを読み
出す。さらに、ＬＳＩ21は読みだしたプログラムコード
をデコードし、レジスタ論理アドレスを物理アドレスに
変換し、対応するデータをシーケンスデータＲＡＭ14か
ら読み出す。さらに、ＬＳＩ21はファンクション処理を
実行する際、前記デコードしたプログラムシーケンスコ
ードに対応するファンクション処理実行データをＲＯＭ
23からアクセスし、実行する。ファンクション処理実行
データコードとは、例えばアセンブラ言語で書かれ、上
述した算術論理演算、データ転送、フラッグ処理を行う
ためのオブジェクトコードである。
【０００６】
【発明が解決しようとする課題】図４の例では、ＭＰＵ
１がレジスタ・定数判断やアドレス変換を行わなければ
ならず、ファンクション処理時間全体に占めるアドレス
変換時間が大きいため、ＰＣとしての演算処理速度が遅
くなってしまう。今、ＭＰＵ１が図６のシーケンスプロ
グラム（加算）処理を行うものとする。
１がレジスタ・定数判断やアドレス変換を行わなければ
ならず、ファンクション処理時間全体に占めるアドレス
変換時間が大きいため、ＰＣとしての演算処理速度が遅
くなってしまう。今、ＭＰＵ１が図６のシーケンスプロ
グラム（加算）処理を行うものとする。
【０００７】まず、カスタムＬＳＩ２はシーケンスプロ
グラムＲＡＭ13のアドレスｎから”ＦＮＣ”（ファンク
ション）を読み出す。カスタムＬＳＩ２はファンクショ
ン処理を実行できないので、ＭＰＵ１に処理を依頼す
る。ＭＰＵ１は再度アドレスｎの”ＦＮＣ”とアドレス
ｎ＋１の”Ｎｏ．”を読みだして加算処理と判断する。
さらに、ＭＰＵ１は被加数（ＷＯＰＲ＋Ａ）、加数（Ｃ
Ｌ＋Ｂ）および加算結果（ＷＯＰＲ＋Ｃ）についてそれ
ぞれが、レジスタか定数かを判定し、レジスタと定数の
それぞれの処理を実行する。レジスタの場合、演算に使
用するのはレジスタアドレスの内容であり、そのために
は物理的なレジスタアドレスを求めた後にその内容をＭ
ＰＵ１はアクセスする必要がある。また、定数の場合は
シーケンスプログラムの読み込み値をそのまま使用す
る。図６の例ではＡとＣがレジスタ論理アドレスでＢが
定数である。すなわち、図６はシーケンスプログラムの
プログラムコードの構造を示す。図６の例では、アドレ
スｎにファンクション（ＦＮＣ）が格納され、アドレス
ｎ＋１にファンクション番号が格納され、アドレスｎ＋
２にはオペランドがレジスタにより指定されることを示
すワードオペランド（ＷＯＰＲ）が格納されている。従
って、アドレスｎ＋３に格納されているアドレスＡは物
理アドレスＡ′に変換される。また、アドレスｎ＋４に
は、次のオペランドが定数であることを示すコンスタン
ト（Constant Low）が格納されている。従って、アドレ
スｎ＋５に格納されている定数Ｂは変換されない。さら
にアドレスｎ＋６には、オペランドがレジスタにより指
定されることを示すワードオペランド（ＷＯＰＲ）が格
納されているので、次にアドレスｎ＋７に格納されてい
るアドレスＣは物理アドレスＣ′に変換される。これら
の処理で、ＭＰＵ１は、レジスタ論理アドレスから物理
アドレスを求めるのに次の処理が必要となる。 １．レジスタか定数かの判定 ２．レジスタ種別の判定 ３．レジスタ種別毎の指定固定オフセット加算 ４．プログラム付属の指定不定オフセット種別判定 ５．プログラム付属の指定不定オフセット量読み込み ６．プログラム付属の指定不定オフセット量加算 ７．その他不定オフセット量の判定、読み込み、加算
グラムＲＡＭ13のアドレスｎから”ＦＮＣ”（ファンク
ション）を読み出す。カスタムＬＳＩ２はファンクショ
ン処理を実行できないので、ＭＰＵ１に処理を依頼す
る。ＭＰＵ１は再度アドレスｎの”ＦＮＣ”とアドレス
ｎ＋１の”Ｎｏ．”を読みだして加算処理と判断する。
さらに、ＭＰＵ１は被加数（ＷＯＰＲ＋Ａ）、加数（Ｃ
Ｌ＋Ｂ）および加算結果（ＷＯＰＲ＋Ｃ）についてそれ
ぞれが、レジスタか定数かを判定し、レジスタと定数の
それぞれの処理を実行する。レジスタの場合、演算に使
用するのはレジスタアドレスの内容であり、そのために
は物理的なレジスタアドレスを求めた後にその内容をＭ
ＰＵ１はアクセスする必要がある。また、定数の場合は
シーケンスプログラムの読み込み値をそのまま使用す
る。図６の例ではＡとＣがレジスタ論理アドレスでＢが
定数である。すなわち、図６はシーケンスプログラムの
プログラムコードの構造を示す。図６の例では、アドレ
スｎにファンクション（ＦＮＣ）が格納され、アドレス
ｎ＋１にファンクション番号が格納され、アドレスｎ＋
２にはオペランドがレジスタにより指定されることを示
すワードオペランド（ＷＯＰＲ）が格納されている。従
って、アドレスｎ＋３に格納されているアドレスＡは物
理アドレスＡ′に変換される。また、アドレスｎ＋４に
は、次のオペランドが定数であることを示すコンスタン
ト（Constant Low）が格納されている。従って、アドレ
スｎ＋５に格納されている定数Ｂは変換されない。さら
にアドレスｎ＋６には、オペランドがレジスタにより指
定されることを示すワードオペランド（ＷＯＰＲ）が格
納されているので、次にアドレスｎ＋７に格納されてい
るアドレスＣは物理アドレスＣ′に変換される。これら
の処理で、ＭＰＵ１は、レジスタ論理アドレスから物理
アドレスを求めるのに次の処理が必要となる。 １．レジスタか定数かの判定 ２．レジスタ種別の判定 ３．レジスタ種別毎の指定固定オフセット加算 ４．プログラム付属の指定不定オフセット種別判定 ５．プログラム付属の指定不定オフセット量読み込み ６．プログラム付属の指定不定オフセット量加算 ７．その他不定オフセット量の判定、読み込み、加算
【０００８】なお、上述２．のレジスタ種別の判定は、
レジスタの種類によりオフセット値が異なるので、レジ
スタの種別を判定し、それによりオフセット値を決定す
る必要がある。プログラム付属の指定不定オフセットと
は、ユーザがアプリケーションプログラムにおいて指定
されたインデックスレジスタの内容である。
レジスタの種類によりオフセット値が異なるので、レジ
スタの種別を判定し、それによりオフセット値を決定す
る必要がある。プログラム付属の指定不定オフセットと
は、ユーザがアプリケーションプログラムにおいて指定
されたインデックスレジスタの内容である。
【０００９】この場合、図７に示すように、ＭＰＵはス
テップＳＴ１においてファンクションの種類を判別す
る。ファンクションの種類が加算であれば、ステップＳ
Ｔ３において被加数はレジスタによる指定かそれとも定
数かを判別する。ステップＳＴ３において、レジスタに
よる指定であると判別すると、ＭＰＵはステップＳＴ５
において、レジスタ種別を判定する。次に、ステップＳ
Ｔ７においてレジスタ種別毎のオフセット量を被加数の
レジスタＮｏに加算する。さらに、ステップＳＴ９にお
いて、ＭＰＵはプログラム付属の指定不定オフセット種
別を判別する。すなわちアプリケーションプログラムの
中で、インデックス修飾がなされているかどうか判別す
る。
テップＳＴ１においてファンクションの種類を判別す
る。ファンクションの種類が加算であれば、ステップＳ
Ｔ３において被加数はレジスタによる指定かそれとも定
数かを判別する。ステップＳＴ３において、レジスタに
よる指定であると判別すると、ＭＰＵはステップＳＴ５
において、レジスタ種別を判定する。次に、ステップＳ
Ｔ７においてレジスタ種別毎のオフセット量を被加数の
レジスタＮｏに加算する。さらに、ステップＳＴ９にお
いて、ＭＰＵはプログラム付属の指定不定オフセット種
別を判別する。すなわちアプリケーションプログラムの
中で、インデックス修飾がなされているかどうか判別す
る。
【００１０】ステップＳＴ９において、インデックス修
飾がなされていると判断すると、ＭＰＵは、インデック
スレジスタにより指定された不定オフセット量を被加数
のレジスタＮｏに加算する。さらに、ステップＳＴ13に
おいて、その他の不定オフセット量の判定、読み込み、
および加算を行う。このようにして、求めたアドレス値
が、そのレジスタが割り付けられているメモリアドレス
空間の規定の範囲内にあるかどうか判断する。ステップ
ＳＴ15において、規定の範囲内にあると判断すると、Ｍ
ＰＵはステップＳＴ17において、計算により求めたアド
レスを用い、レジスタの内容を読み込む。さらに、図８
のステップＳＴ21において加数データの読み込み処理を
行い、ステップＳＴ23において、加数と被加数との加算
処理を行う。そして、ステップＳＴ25において、加算結
果をメモリに格納する。
飾がなされていると判断すると、ＭＰＵは、インデック
スレジスタにより指定された不定オフセット量を被加数
のレジスタＮｏに加算する。さらに、ステップＳＴ13に
おいて、その他の不定オフセット量の判定、読み込み、
および加算を行う。このようにして、求めたアドレス値
が、そのレジスタが割り付けられているメモリアドレス
空間の規定の範囲内にあるかどうか判断する。ステップ
ＳＴ15において、規定の範囲内にあると判断すると、Ｍ
ＰＵはステップＳＴ17において、計算により求めたアド
レスを用い、レジスタの内容を読み込む。さらに、図８
のステップＳＴ21において加数データの読み込み処理を
行い、ステップＳＴ23において、加数と被加数との加算
処理を行う。そして、ステップＳＴ25において、加算結
果をメモリに格納する。
【００１１】上述のように、ＭＰＵ１によりレジスタ論
理アドレスを物理アドレスに変換するには多くの処理を
行わなければならず、しかも上述の処理はＦＮＣ処理の
時に必要となる。
理アドレスを物理アドレスに変換するには多くの処理を
行わなければならず、しかも上述の処理はＦＮＣ処理の
時に必要となる。
【００１２】また、図５に示すＰＣでは、ＰＣの演算処
理速度は向上するが、カスタムＬＳＩ21のゲート数の増
大と周辺素子（ＲＯＭ23等）が増加し、ＰＣ全体として
回路が複雑になるとともに、コスト面から経済的でな
い。
理速度は向上するが、カスタムＬＳＩ21のゲート数の増
大と周辺素子（ＲＯＭ23等）が増加し、ＰＣ全体として
回路が複雑になるとともに、コスト面から経済的でな
い。
【００１３】この発明の目的は、ＰＣのシステム構成を
抑えてコストの上昇を抑えるとともに、ユーザが要求す
るＰＣのシーケンス処理実行時間を満足するプログラマ
ブルコントローラを提供することである。
抑えてコストの上昇を抑えるとともに、ユーザが要求す
るＰＣのシーケンス処理実行時間を満足するプログラマ
ブルコントローラを提供することである。
【００１４】
【課題を解決するための手段】上記目的を達するため
に、本発明は、シーケンスプログラム実行時にシステム
管理や数値演算を含むファンクション処理を行うマイク
ロコンピュータと、シーケンスプログラムのビット演算
処理を行うカスタムＬＳＩと、シーケンスプログラムを
格納するプログラムメモリと、データを格納するデータ
メモリとを備えたプログラマブルコントローラにおい
て、前記マイクロコンピュータがファンクション処理に
よりデータのリード／ライトを行うとき、特定アドレス
に対してリード／ライトのアクセスを行うことによりシ
ーケンスプログラムで指定されるレジスタ論理アドレス
を物理アドレスに変換して前記データメモリにアクセス
し、前記特定アドレスのデータとしてリード／ライトす
る手段を前記カスタムＬＳＩに設ける。
に、本発明は、シーケンスプログラム実行時にシステム
管理や数値演算を含むファンクション処理を行うマイク
ロコンピュータと、シーケンスプログラムのビット演算
処理を行うカスタムＬＳＩと、シーケンスプログラムを
格納するプログラムメモリと、データを格納するデータ
メモリとを備えたプログラマブルコントローラにおい
て、前記マイクロコンピュータがファンクション処理に
よりデータのリード／ライトを行うとき、特定アドレス
に対してリード／ライトのアクセスを行うことによりシ
ーケンスプログラムで指定されるレジスタ論理アドレス
を物理アドレスに変換して前記データメモリにアクセス
し、前記特定アドレスのデータとしてリード／ライトす
る手段を前記カスタムＬＳＩに設ける。
【００１５】
【作用】上記構成により、マイクロコンピュータがファ
ンクション処理によりデータのリード／ライトを行うと
き、特定アドレスに対してアクセスすれば、カスタムＬ
ＳＩに設けられた前記手段により、シーケンスプログラ
ムで指定されるレジスタ論理アドレスを物理アドレスに
変換して前記データメモリにアクセスすることが可能と
なり、カスタムＬＳＩを複雑にすることなくマイクロコ
ンピュータの負担を軽減してシーケンスプログラムの処
理速度の向上したプログラマブルコントローラが得られ
る。
ンクション処理によりデータのリード／ライトを行うと
き、特定アドレスに対してアクセスすれば、カスタムＬ
ＳＩに設けられた前記手段により、シーケンスプログラ
ムで指定されるレジスタ論理アドレスを物理アドレスに
変換して前記データメモリにアクセスすることが可能と
なり、カスタムＬＳＩを複雑にすることなくマイクロコ
ンピュータの負担を軽減してシーケンスプログラムの処
理速度の向上したプログラマブルコントローラが得られ
る。
【００１６】
【実施例】本発明のプログラマブルコントローラの一実
施例を図１に示し、その要部詳細を図２に示す。
施例を図１に示し、その要部詳細を図２に示す。
【００１７】図１において、マイクロプロセッサユニッ
ト（以下ＭＰＵと呼ぶ）25はコントロールバス（リード
／ライトラインを含む）27、アドレスバス29、データバ
ス31を介してカスタムＬＳＩ33と接続されている。さら
にＭＰＵ25はアドレスバス29およびデータバス31を介し
てシステムＲＯＭ35およびシステムＲＡＭ37と接続され
ている。システムＲＯＭ35には、ＭＰＵ25のオペレーテ
ィングシステムが格納されている。システムＲＡＭ37は
ＭＰＵ25のワークエリアや演算エリアとして使用され
る。また、カスタムＬＳＩ33は、アドレスバス39および
データバス41を介してシーケンスプログラムＲＡＭ43お
よびシーケンスデータＲＡＭ45と接続されている。
ト（以下ＭＰＵと呼ぶ）25はコントロールバス（リード
／ライトラインを含む）27、アドレスバス29、データバ
ス31を介してカスタムＬＳＩ33と接続されている。さら
にＭＰＵ25はアドレスバス29およびデータバス31を介し
てシステムＲＯＭ35およびシステムＲＡＭ37と接続され
ている。システムＲＯＭ35には、ＭＰＵ25のオペレーテ
ィングシステムが格納されている。システムＲＡＭ37は
ＭＰＵ25のワークエリアや演算エリアとして使用され
る。また、カスタムＬＳＩ33は、アドレスバス39および
データバス41を介してシーケンスプログラムＲＡＭ43お
よびシーケンスデータＲＡＭ45と接続されている。
【００１８】シーケンスプログラムＲＡＭ43には、ユー
ザアプリケーションプログラムが格納されている。シー
ケンスデータＲＡＭ45には被演算データ、演算結果、ス
テータス情報、シーケンスプログラムにより指定された
レジスタの内容等が格納されている。
ザアプリケーションプログラムが格納されている。シー
ケンスデータＲＡＭ45には被演算データ、演算結果、ス
テータス情報、シーケンスプログラムにより指定された
レジスタの内容等が格納されている。
【００１９】カスタムＬＳＩ33はたとえばゲートアレイ
で構成される。カスタムＬＳＩ33はシーケスプログラム
ＲＡＭ43からシーケンスプログラムをフェッチし、自身
で処理可能か否かを判断する。フェッチしたシーケンス
プログラムがビット演算処理のように自身で処理可能な
場合、カスタムＬＳＩ33は、プログラムコードをデコー
ドし、論理アドレスから物理アドレスへの変換を行い、
対応するデータをシーケンスデータＲＡＭ45から読みだ
し、ビット演算処理を行う。
で構成される。カスタムＬＳＩ33はシーケスプログラム
ＲＡＭ43からシーケンスプログラムをフェッチし、自身
で処理可能か否かを判断する。フェッチしたシーケンス
プログラムがビット演算処理のように自身で処理可能な
場合、カスタムＬＳＩ33は、プログラムコードをデコー
ドし、論理アドレスから物理アドレスへの変換を行い、
対応するデータをシーケンスデータＲＡＭ45から読みだ
し、ビット演算処理を行う。
【００２０】一方、ファンクション演算などのようにカ
スタムＬＳＩ33で処理できないシーケンスプログラムを
フェッチした場合は、カスタムＬＳＩ33はファンクショ
ン処理内容に応じたベクタを内部レジスタ用意してＭＰ
Ｕ25に処理を依頼する。ＭＰＵ25はファンクション処理
を要求されると上記ベクタから処理すべき内容を把握し
て特定アドレスに対してリード／ライトを行う。これに
よりカスタムＬＳＩはシーケンスプログラムで指定され
たアドレスのシーケンスデータＲＡＭ45にアクセスしＭ
ＰＵ25との間でデータの授受が行われる。ファンクショ
ン処理が終了するとＭＰＵ25は処理終了情報を出力し、
これによりカスタムＬＳＩはシーケンス処理を再開す
る。
スタムＬＳＩ33で処理できないシーケンスプログラムを
フェッチした場合は、カスタムＬＳＩ33はファンクショ
ン処理内容に応じたベクタを内部レジスタ用意してＭＰ
Ｕ25に処理を依頼する。ＭＰＵ25はファンクション処理
を要求されると上記ベクタから処理すべき内容を把握し
て特定アドレスに対してリード／ライトを行う。これに
よりカスタムＬＳＩはシーケンスプログラムで指定され
たアドレスのシーケンスデータＲＡＭ45にアクセスしＭ
ＰＵ25との間でデータの授受が行われる。ファンクショ
ン処理が終了するとＭＰＵ25は処理終了情報を出力し、
これによりカスタムＬＳＩはシーケンス処理を再開す
る。
【００２１】これらの動作を行うカスタムＬＳＩ33は、
図２に示すように、データバス制御部47、ゲートコント
ロール部49、インストラクションポインタ発生回路51、
アドレスバス制御部53、アドレスラッチ部54、アドレス
変換部55、アドレス修飾部57を有している。
図２に示すように、データバス制御部47、ゲートコント
ロール部49、インストラクションポインタ発生回路51、
アドレスバス制御部53、アドレスラッチ部54、アドレス
変換部55、アドレス修飾部57を有している。
【００２２】データバス制御部47は、ゲートコントロー
ル部49からの指令で制御されるバスドライバ47ａ，47ｂ
を有しデータバス31と41間で双方向にデータ伝送すると
共に、多数の内部レジスタ47ｃを有し、ゲートコントロ
ール部49からの指令によりデータバス31，41からアクセ
スすることができる。
ル部49からの指令で制御されるバスドライバ47ａ，47ｂ
を有しデータバス31と41間で双方向にデータ伝送すると
共に、多数の内部レジスタ47ｃを有し、ゲートコントロ
ール部49からの指令によりデータバス31，41からアクセ
スすることができる。
【００２３】ゲートコントロール部49は、アドレスバス
29のアドレスデータを判別するアドレスデコーダ49ａ
と、リード／ライト指令線を含むコントロールバス27に
接続されるＣＰＵインタフェース49ｂと、アドレスデコ
ーダ49ａ、ＣＰＵインタフェース49ｂ、アドレス変換部
55からの指令により各種制御指令を発生するタイミング
回路49ｃを有している。インストラクションポインタ発
生回路51は、カスタムＬＳＩ33がＲＡＭ43のシーケンス
プログラムをアクセスするときにそのアドレスを生成す
る。
29のアドレスデータを判別するアドレスデコーダ49ａ
と、リード／ライト指令線を含むコントロールバス27に
接続されるＣＰＵインタフェース49ｂと、アドレスデコ
ーダ49ａ、ＣＰＵインタフェース49ｂ、アドレス変換部
55からの指令により各種制御指令を発生するタイミング
回路49ｃを有している。インストラクションポインタ発
生回路51は、カスタムＬＳＩ33がＲＡＭ43のシーケンス
プログラムをアクセスするときにそのアドレスを生成す
る。
【００２４】アドレスバス制御部53は、バスドライバ53
ａ〜53ｃを有しアドレスバス39に送出するアドレスを、
アドレスバス29かアドレスラッチ部54のいずれか１つの
アドレスを選択する。
ａ〜53ｃを有しアドレスバス39に送出するアドレスを、
アドレスバス29かアドレスラッチ部54のいずれか１つの
アドレスを選択する。
【００２５】アドレス変換部55は、ＲＡＭ43から読み出
されたシーケンスプログラムのオペコードによりオペラ
ンドのデータが定数であるのかレジスタ論理アドレスな
のかを判別すると共に、レジスタ論理アドレスのときレ
ジスタの種別判定を行いレジスタ別に定めたオフセット
を加算して物理アドレスに変換する。また、レジスタ論
理アドレスの場合、インデックスの種別判定を行いアド
レス修飾部57のインデックスレジスタの内容を一緒に加
算して物理アドレスとする。また、オペコードによりデ
ータ種別判定を行いファンクション処理が必要と判定し
たとき、処理要求の信号を出しゲートコントロール部49
を介してＭＰＵ25にファンクション処理を要求する。上
記構成において、図６に示すファンクション処理のシー
ケンスプログラムの実行について以下に説明する。
されたシーケンスプログラムのオペコードによりオペラ
ンドのデータが定数であるのかレジスタ論理アドレスな
のかを判別すると共に、レジスタ論理アドレスのときレ
ジスタの種別判定を行いレジスタ別に定めたオフセット
を加算して物理アドレスに変換する。また、レジスタ論
理アドレスの場合、インデックスの種別判定を行いアド
レス修飾部57のインデックスレジスタの内容を一緒に加
算して物理アドレスとする。また、オペコードによりデ
ータ種別判定を行いファンクション処理が必要と判定し
たとき、処理要求の信号を出しゲートコントロール部49
を介してＭＰＵ25にファンクション処理を要求する。上
記構成において、図６に示すファンクション処理のシー
ケンスプログラムの実行について以下に説明する。
【００２６】カスタムＬＳＩ33はインストラクションポ
インタ発生回路51で生成されたアドレスをアドレスラッ
チ部54、アドレスバス制御部53を介してアドレスバス39
に出力しＲＡＭ43に格納されたシーケンスプログラムを
データバス41に読み出して図示しないビット演算処理部
により次々とビット演算処理を行い、今、アドレスｎの
プログラムコード”ＦＮＣ”がデータバス41に読み出さ
れたとする。アドレス変換部55のデータ種別判定部55ａ
はこのプログラムコード”ＦＮＣ”によりファンクショ
ン処理であることを認識し、アドレスｎ＋１のプログラ
ムコード”Ｎｏ”を読み出しファンクション処理内容に
応じたベクタとしてデータバス制御部47の所定の内部レ
ジスタ47ｃに格納すると共にゲートコントロール部49、
コントロールバス27を介してＭＰＵ25にファンクション
処理を要求する。
インタ発生回路51で生成されたアドレスをアドレスラッ
チ部54、アドレスバス制御部53を介してアドレスバス39
に出力しＲＡＭ43に格納されたシーケンスプログラムを
データバス41に読み出して図示しないビット演算処理部
により次々とビット演算処理を行い、今、アドレスｎの
プログラムコード”ＦＮＣ”がデータバス41に読み出さ
れたとする。アドレス変換部55のデータ種別判定部55ａ
はこのプログラムコード”ＦＮＣ”によりファンクショ
ン処理であることを認識し、アドレスｎ＋１のプログラ
ムコード”Ｎｏ”を読み出しファンクション処理内容に
応じたベクタとしてデータバス制御部47の所定の内部レ
ジスタ47ｃに格納すると共にゲートコントロール部49、
コントロールバス27を介してＭＰＵ25にファンクション
処理を要求する。
【００２７】ＭＰＵ25はファンクション処理の要求を受
け付けると上記所定の内部レジスタ47ｃのベクタを読み
出しファンクション処理の内容を把握する。（図６の例
では２つの数値ＡとＢを加算してＣとして求めるファン
クション処理であることを認識する。）
け付けると上記所定の内部レジスタ47ｃのベクタを読み
出しファンクション処理の内容を把握する。（図６の例
では２つの数値ＡとＢを加算してＣとして求めるファン
クション処理であることを認識する。）
【００２８】ＭＰＵ25はファンクション処理の内容に基
づいてアドレスバス29およびコントロールバス27を介し
特定アドレスのデータをリードアクセスするとゲートコ
ントロール部49のアドレスデコーダ49ａとＣＰＵインタ
フェース49ｂを介してタイミング回路49ｃが作用しイン
ストラクションポインタのアドレスｎ＋２がアドレスバ
ス39に出力されプログラムコード”ＷＯＰＲ”がカスタ
ムＬＳＩ33に取り込まれる。アドレス変換部55はこのプ
ログラムコード（オペコード）”ＷＯＰＲ”から次のプ
ログラムコード（オペランドデータ）”Ａ”がレジスタ
論理アドレスであると判定すると共にインデックス種別
判定を行いレジスタ別オフセットとインデックス修飾の
インデックスレジスタを決定する。
づいてアドレスバス29およびコントロールバス27を介し
特定アドレスのデータをリードアクセスするとゲートコ
ントロール部49のアドレスデコーダ49ａとＣＰＵインタ
フェース49ｂを介してタイミング回路49ｃが作用しイン
ストラクションポインタのアドレスｎ＋２がアドレスバ
ス39に出力されプログラムコード”ＷＯＰＲ”がカスタ
ムＬＳＩ33に取り込まれる。アドレス変換部55はこのプ
ログラムコード（オペコード）”ＷＯＰＲ”から次のプ
ログラムコード（オペランドデータ）”Ａ”がレジスタ
論理アドレスであると判定すると共にインデックス種別
判定を行いレジスタ別オフセットとインデックス修飾の
インデックスレジスタを決定する。
【００２９】次にインストラクションポインタをインク
リメントしてＲＡＭ43からプログラムコード”Ａ”をア
ドレス変換部55に取り込みこのレジスタ論理アドレスに
上記レジスタ別オフセットとインデックスレジスタの内
容を加算してレジスタ物理アドレスを生成しＲＡＭ45の
シーケンスデータからレジスタデータをデータバス41上
に読み出すと共にバスドライバ47ａをエネーブルとして
レジスタデータをデータバス31上に伝達する。ＭＰＵ25
はこのデータバス31上のレジスタデータを特定アドレス
のデータとして読み込む。その後、ＭＰＵ25は再び特定
アドレスに対してリードアクセスを行うと、ＲＡＭ43か
らプログラムコード（オペコード）”ＣＬ”がアドレス
変換部55に取り込まれ次のプログラムコード（オペラン
ドデータ）”Ｂ”が定数であると判定した後インストラ
クションポインタをインクリメントしてＲＡＭ43からプ
ログラムコード”Ｂ”をデータバス41上に読み出す。こ
の場合は、オペランドデータが定数であると判定したの
でオペランドデータがそのまゝデータバス31に伝達さ
れ、ＭＰＵ25は特定アドレスのデータとしてオペランド
データを読み込む。ＭＰＵ25は読み込んだ２つの数値Ａ
とＢの和を自己のファンクション処理機能によって演算
しその結果Ｃをデータバス31上に乗せ特定アドレスに対
しライトアクセスを行う。これによりインストラクショ
ンポインタのアドレスｎ＋６がアドレスバス39に出力さ
れＲＡＭ43からプログラムコード（オペコード）”ＷＯ
ＰＲ”がアドレス変換部55にフェッチされる。アドレス
変換部55はこのオペコード”ＷＯＰＲ”から次のプログ
ラムコード（オペランドデータ）”Ｃ”がレジスタ論理
アドレスであると判定すると共にインデックスレジスタ
とレジスタ別オフセットを決定しインストラクションポ
インタをインクリメントしてアドレスｎ＋７のオペラン
ドデータ”Ｃ”をＲＡＭ43からデータバス41上に読み出
す。アドレス変換部55はこのオペランドデータ”Ｃ”の
論理アドレスにインデックスレジスタとレジスタ別オフ
セットを加算して物理アドレスに変換する。この物理ア
ドレスがアドレスバス39に出力されＲＡＭ45の所定場所
が指示される。一方、ＭＰＵ25からライトアクセスされ
たファンクション処理結果Ｃはこの時点でデータバス41
上に伝達されＲＡＭ45の物理アドレスにファンクション
処理結果Ｃが格納される。これらの一連のファンクショ
ン処理が終了すると、カスタムＬＳＩ33はインストラク
ションポインタをインクリメントして再びビット演算処
理を開始する。上述した一連のファンクション処理の概
要を図３に示す。
リメントしてＲＡＭ43からプログラムコード”Ａ”をア
ドレス変換部55に取り込みこのレジスタ論理アドレスに
上記レジスタ別オフセットとインデックスレジスタの内
容を加算してレジスタ物理アドレスを生成しＲＡＭ45の
シーケンスデータからレジスタデータをデータバス41上
に読み出すと共にバスドライバ47ａをエネーブルとして
レジスタデータをデータバス31上に伝達する。ＭＰＵ25
はこのデータバス31上のレジスタデータを特定アドレス
のデータとして読み込む。その後、ＭＰＵ25は再び特定
アドレスに対してリードアクセスを行うと、ＲＡＭ43か
らプログラムコード（オペコード）”ＣＬ”がアドレス
変換部55に取り込まれ次のプログラムコード（オペラン
ドデータ）”Ｂ”が定数であると判定した後インストラ
クションポインタをインクリメントしてＲＡＭ43からプ
ログラムコード”Ｂ”をデータバス41上に読み出す。こ
の場合は、オペランドデータが定数であると判定したの
でオペランドデータがそのまゝデータバス31に伝達さ
れ、ＭＰＵ25は特定アドレスのデータとしてオペランド
データを読み込む。ＭＰＵ25は読み込んだ２つの数値Ａ
とＢの和を自己のファンクション処理機能によって演算
しその結果Ｃをデータバス31上に乗せ特定アドレスに対
しライトアクセスを行う。これによりインストラクショ
ンポインタのアドレスｎ＋６がアドレスバス39に出力さ
れＲＡＭ43からプログラムコード（オペコード）”ＷＯ
ＰＲ”がアドレス変換部55にフェッチされる。アドレス
変換部55はこのオペコード”ＷＯＰＲ”から次のプログ
ラムコード（オペランドデータ）”Ｃ”がレジスタ論理
アドレスであると判定すると共にインデックスレジスタ
とレジスタ別オフセットを決定しインストラクションポ
インタをインクリメントしてアドレスｎ＋７のオペラン
ドデータ”Ｃ”をＲＡＭ43からデータバス41上に読み出
す。アドレス変換部55はこのオペランドデータ”Ｃ”の
論理アドレスにインデックスレジスタとレジスタ別オフ
セットを加算して物理アドレスに変換する。この物理ア
ドレスがアドレスバス39に出力されＲＡＭ45の所定場所
が指示される。一方、ＭＰＵ25からライトアクセスされ
たファンクション処理結果Ｃはこの時点でデータバス41
上に伝達されＲＡＭ45の物理アドレスにファンクション
処理結果Ｃが格納される。これらの一連のファンクショ
ン処理が終了すると、カスタムＬＳＩ33はインストラク
ションポインタをインクリメントして再びビット演算処
理を開始する。上述した一連のファンクション処理の概
要を図３に示す。
【００３０】なお、以上の実施例ではデータバス31と41
のビット数が同じ場合について説明したがビット数が異
なる（例えば８ビットと16ビットの）場合、データバス
制御部47の内部レジスタ47ｃを利用して複数回（例えば
２回）に分けてデータの授受を行うことができる。ま
た、シーケンスプログラムコードとしてレジスタ種別デ
ータをオペランドデータに含めても同様に実施すること
ができる。
のビット数が同じ場合について説明したがビット数が異
なる（例えば８ビットと16ビットの）場合、データバス
制御部47の内部レジスタ47ｃを利用して複数回（例えば
２回）に分けてデータの授受を行うことができる。ま
た、シーケンスプログラムコードとしてレジスタ種別デ
ータをオペランドデータに含めても同様に実施すること
ができる。
【００３１】
【発明の効果】本発明によれば、ＭＰＵがファンクショ
ン処理を行うとき、アドレス変換の処理が不要となり負
担が軽減し実行時間を短縮して高速化を図り性能の向上
したプログラマブルコントローラを提供することができ
る。
ン処理を行うとき、アドレス変換の処理が不要となり負
担が軽減し実行時間を短縮して高速化を図り性能の向上
したプログラマブルコントローラを提供することができ
る。
【図１】本発明のプログラマブルコントローラの一実施
例を示すブロック図。
例を示すブロック図。
【図２】図１に示すカスタムＬＳＩの要部詳細ブロック
図。
図。
【図３】本発明におけるファンクション処理の概要を示
すフローチャート。
すフローチャート。
【図４】カスタムＬＳＩがビット演算処理を行う従来の
プログラマブルコントローラのブロック図。
プログラマブルコントローラのブロック図。
【図５】カスタムＬＳＩがビット演算処理とファンクシ
ョン処理の両方を行う従来のプログラマブルコントロー
ラのブロック図。
ョン処理の両方を行う従来のプログラマブルコントロー
ラのブロック図。
【図６】ファンクション処理を必要とするシーケンスプ
ログラムの具体例を示す図。
ログラムの具体例を示す図。
【図７】論理アドレスを物理アドレスに変換する手順を
示すフローチャート。
示すフローチャート。
【図８】図７の続きを示すフローチャート。
25…ＭＰＵ 27…コントロールバス 29，39…アドレスバス 31，41…データバス 33…カスタムＬＳＩ 35…システムＲＯＭ 37…システムＲＡＭ 43…シーケンスプログラムＲＡＭ 45…シーケンスデータＲＡＭ 47…データバス制御部 49…ゲートコントロール部 51…インストラクションポインタ発生回路 53…アドレスバス制御部 54…アドレスラッチ部 55…アドレス変換部
Claims (1)
- 【請求項１】 シーケンスプログラム実行時にシステム
管理や数値演算を含むファンクション処理を行うマイク
ロコンピュータと、シーケンスプログラムのビット演算
処理を行うカスタムＬＳＩと、シーケンスプログラムを
格納するプログラムメモリと、データを格納するデータ
メモリとを備えたプログラマブルコントローラにおい
て、前記マイクロコンピュータがファンクション処理に
よりデータのリード／ライトを行うとき、特定アドレス
に対してリード／ライトのアクセスを行うことによりシ
ーケンスプログラムで指定されるレジスタ論理アドレス
を物理アドレスに変換して前記データメモリにアクセス
し、前記特定アドレスのデータとしてリード／ライトす
る手段を前記カスタムＬＳＩに設けたことを特徴とする
プログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043892A JPH05204416A (ja) | 1992-01-24 | 1992-01-24 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043892A JPH05204416A (ja) | 1992-01-24 | 1992-01-24 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204416A true JPH05204416A (ja) | 1993-08-13 |
Family
ID=11750167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043892A Pending JPH05204416A (ja) | 1992-01-24 | 1992-01-24 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223668A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Mach Co Ltd | ハードウェアロジック部を有するｐｌｃ |
-
1992
- 1992-01-24 JP JP1043892A patent/JPH05204416A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223668A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Mach Co Ltd | ハードウェアロジック部を有するｐｌｃ |
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